中文摘要 : 本計畫研究低電壓低功率完全自我檢查加法器設計之主要著重於探討研究內嵌式架構低電壓低功率高性能完全自我測試 (Totally Self Testing) 加法器運算電路系統核心設計之相關議題主要用以解決目前設計完全自我測試電路相關設計面臨之問題及困境如下 :(1) 自我測試電路常佔

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耕暂时
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1 行政院國家科學委員會專題研究計畫成果報告低電壓低功率完全自我檢查加法器設計研究成果報告 ( 精簡版 ) 計畫類別 : 個別型計畫編號 :NSC E 執行期間 :99 年 08 月 01 日至 100 年 07 月 31 日執行單位 : 國立勤益科技大學電子工程系計畫主持人 : 謝韶徽共同主持人 : 洪玉城報告附件 : 出席國際會議研究心得報告及發表論文公開資訊 : 本計畫涉及專利或其他智慧財產權,2 年後可公開查詢中華民國 100 年 12 月 09 日

2 中文摘要 : 本計畫研究低電壓低功率完全自我檢查加法器設計之主要著重於探討研究內嵌式架構低電壓低功率高性能完全自我測試 (Totally Self Testing) 加法器運算電路系統核心設計之相關議題主要用以解決目前設計完全自我測試電路相關設計面臨之問題及困境如下 :(1) 自我測試電路常佔用過多額外 (Overhead) 晶片面積, 以致於降低其實用性 ;(2) 目前自我測試電路設計常採用比例式邏輯 (Ratio Logic) 檢查器以減少電晶體數 (Transistor Count), 此種設計對電晶體尺寸 (Sizing) 非常敏感, 以致於晶片設計常常無法通過 Conner Test, 亦即晶片設計受製程變異 (Process Variation) 之影響太大, 可製造性 (Manufacturability) 較差 (3) 自我測試電路屬於線上測試 (On-line Test) 技術, 目前檢查器設計常隨著自我檢查加法器之位元數變大形成樹狀結構, 而拉長檢查器之傳遞延遲, 以致於失去線上測試之能力, 同時功率消耗亦隨著位元數變大成非線性增加, 直接影響總體積體電路之功率消耗等問題採用高可靠度的電子或電腦系統在許多重要應用的場合是非常重要的, 例如 : 太空船及飛行器的導航系統智慧型晶片系統以及飛彈的導引系統等等讓電子系統能立即偵測到錯誤並以備份模組更換錯誤模組, 以避免資料毀壞損及系統功能或運算結果, 不但可以提高電子系統的可靠度, 亦可將錯誤對電子系統造成之損害降至最低程度當電子系統設計愈來愈形複雜時, 傳統離線測試並不是一個可接受之好方法因此, 我們愈來愈多高可靠度的電子系統渴望系統電路有自我測試 (Self Testing) 的能力錯誤偵測編碼 (Error Correcting Code) 已經被證實是達成電路具有此種自我測試的能力目的的好方法自我測試系統在正常操作下, 電路接收到輸入碼會產生正確的輸出碼, 但當電路有錯誤 (Fault) 時, 至少存在有一輸入碼可讓電路產生非正確的輸出碼自我測試電路的輸出必須被一檢查器 (Checker) 所檢查, 稱為完全自我檢查 (Totally Self Checking; TSC) 檢查器 ; 自我測試電路的可靠度與 TSC 檢查器的正確操作能力有關, 亦即自我測試電路有內部錯誤存在時,TSC 檢查器仍然能夠正確的操作本計畫規劃為一年期執行之研究計畫, 其研究重點在於 :(1) 探討研究內嵌式架構適合於低電壓環境下操作之電路核心如何設計 ;(2) 如何達成低功率消耗又具有高性能運算能力之電路設計相關議題 ;(3) 提出自我檢查加法器設計分別在系統層次 (System-Level) 電閘層次 (Gate-Level) 及開關層次 (Switch-Level) 之三種不同層次觀點完成系統化之設計方法 ;(4) 使用不同的錯誤偵測碼包括 m/n 碼 (m-out-of-n

3 Codes), 伯格碼 (Berger code), 伯登碼 (Borden Code), 伯斯林碼 (Bose-Lin Code) 等不同的錯誤偵測碼之編碼方式的完全自我測試系統電路之設計探討 ; (5) 分別使用傳統數位二元電壓模式 (Binary Voltage-Mode) 之邏輯設計, 及根據冗餘數系理論之多值電流模 (Multiple-Valued Current-Mode) 邏輯電路設計技巧之優缺點及差異性本計劃之目標在於完成系統層次電閘層次及開關層次之三種不同層次觀點分別提出系統化之設計方法來設計一系列共八類基於使用不同的錯誤偵測碼包括 :m/n 碼 (m-out-of-n Codes), 伯格碼 (Berger code), 伯登碼 (Borden Code), 伯斯林碼 (Bose-Lin Cod) 共四種 ; 並分別使用傳統數位之二元電壓模式邏輯設計, 及根據冗餘數系數學理論之多值電流模邏輯電路設計技巧中文關鍵詞 : 完全自我檢查, 多值電流模, 錯誤偵測碼, 冗餘數系, 低功率設計, 超大型積體電路英文摘要 : The reliability of an electronic system is critical in many important applications, such as the computer system on an aircraft or a space ship, the smart card system or accounting system in a bank, and the navigation system on a missile, etc. To increase the reliability, it is important to detect fault immediately and replace the faulty modules with the spare one to avoid crashing data or damaging system. The capability of self-checking for repair and maintenance is getting more and more essential for highly reliable electronic systems. The self checking system based on the error detecting codes is then designed to meet the requirement. However, the self checking system output must be checked by a totally self-checking (TSC) checker to observe whether the outpit is valid or not. The reliability of a self checking system depends on the ability of its checker to behave correctly in spire of the possible occurrence of internal faults. It has been proven that the reliability is achieved when the checker satisfies the totally self-checking (TSC) or the strongly code-disjoint (SCD) property. The TSC checker is a circuit which satisfies the self testing, fault secure and code disjoint properties. Based on error correcting cores, different design enhancements in connection with simulation and

4 analysis are put upon to optimize these cores. Our goal is to achieve a family of low voltage low power high performance arithmetic totally self testing adder cores with driving capability, which have the least number of transistors, the best computation speed, the less computation complexity, the lowest power consumption, and the best performance under all the possible practical applications in embedded system or system-on-a-chip design. 英文關鍵詞 : totally self checking (TSC), multiple-valued currentmode (MVCM), error correcting code, redundant number system, low-voltage low-power design

低電壓低功率完全自我檢查加法器設計計畫編號 :NSC 99-2221-E-167-29 主持人 : 謝韶徽單位 : 國立勤益科技大學電子工程系 E-mail: ssh@ncut.edu.tw 電話 : (04)23924505 ext 7371 計畫簡介本計畫主要提出 (1) 伯格碼完全自我檢測加法 3. 技術移轉 - 無 4.

5 低電壓低功率完全自我檢查加法器設計計畫編號 :NSC E 主持人 : 謝韶徽單位 : 國立勤益科技大學電子工程系 ssh@ncut.edu.tw 電話 : (04) ext 7371 計畫簡介本計畫主要提出 (1) 伯格碼完全自我檢測加法 3. 技術移轉 - 無 4. 競賽得獎 ILT Conference Best Paper Awards 器設計, 經 CIC 製作成晶片, 晶粒面積為 mm2, 工作頻率 100 MHz 時功率消耗 C 1 C 0 d 0 Weight Decoder d1 d2 d 3 C p Vdd M mw, 實驗結果證明, 在檢查碼產生器的電路設計上, 比 CMOS 設計的電路減少 % 的電晶 M1 Vdd INV0 ` pm 0 pm 1 pm 2 pm 3 pm I nm0 nm1 nm nm 2 3 t 2 t 1 Q0 體數, 由於設計可減少權重解碼器充放電時間, 因 INV1 pm 0 pm 1 pm 2 pm 3 pm I t 1 Q1 而節省功率消耗 %;(2) 提出雙軌碼完全自我 nm 0 nm1 nm2 nm 3 t 2 INV2 檢測進位選擇加法器, 使用的電晶體數比 [Vasudevan 2007] 少 25.02%; 此外, 當運算元之位元數越高, 使用的電晶體數量減少額度越佳, 擴充性也越好同時,(3) 設計完全自我檢查加法器電路之應用系統, 以實驗證明本研究為實用而有效 x1 x2 x 3 圖 1 Self-Checking Berger Code Checker c 2 b 2 I a 2 c 1 b 1 a 1 FA FA 0 sum 2 sum 2 sum 1 sum 1 t 研究項目應用範圍 1. 需能執行線上自我測試的系統 2. 高可靠度的電子或電腦系統 3. 航太軍事的導航系統 c o 0 1 c i 1 0 c i 1 0 c i s 2 s 1 Check Code Generator Add-1 Circuit 主要創新技術 1. Self-Checking Berger Code Checker ( 圖 1) 2. Totally Self-Checking Carry Select Adder ( 圖 2) 3. Demo Board for On-line Test (Fault Injected) ( 圖 3) Y 2 X 2 圖 2 Totally Self-Checking Carry Select Adder Y 1 Two-Rail Checker Z 2 Z 1 X 1 計畫成果 1. 論文發表 [1]. Ching-Hwa Cheng, Shao-Hui Shieh and Chiou-Kou Tung, A Survey of Low-Voltage Low-Power Techniques and Challenges for CMOS Digital Circuits, Journal of Circuits, Systems, and Computers (JCSC), Vol. 20, No. 1, pp , (SCI) [2]. Shao-Hui Shieh, Low Power Self-Checking Two-Rail Code Checker Design, The 3rd Asia Symposium on Quality Electronic Design (ASQED 2011), Session 3C-2, Kuala Lumpur, Malaysia, July 19-20, 專利 - 無圖 3 Demo Board for On-line Test (Fault Injected)

99 年度行政院國家科學委員會補助專題研究計畫出國報告計畫名稱 : 低電壓低功率完全自我檢查加法器設計研究類型 : 一般型研究計畫 ( 個別型 ) 學門名稱 : 積體電路及系統設計研究性質 : 應用研究執行期限 : 99/08/01 ~ 100/07/31 計畫編號 : NSC 99-2221-E-167-029 執行機構 : 國立勤益科技大學主持人 : 謝韶徽副教授 ( 電子工程系 )

Plaza Mutiara 飯店舉行 ASQED 2011 第一天主要是開幕式以及 keynotes 與 Tutorials, 個人 (Shao-Hui Shieh) 的論文 Low Power Self-Checking Two-Rail Code Checker Design 被安排在 20 日之 SESSION 3C:Fault Detection and Correction

6 99 年度行政院國家科學委員會補助專題研究計畫出國報告計畫名稱 : 低電壓低功率完全自我檢查加法器設計研究類型 : 一般型研究計畫 ( 個別型 ) 學門名稱 : 積體電路及系統設計研究性質 : 應用研究執行期限 : 99/08/01 ~ 100/07/31 計畫編號 : NSC E 執行機構 : 國立勤益科技大學主持人 : 謝韶徽副教授 ( 電子工程系 ) ****************************************************************** 今年的 Third Asia Symposium on Quality Electronic Design (ASQED 2011) 於 ( 西元 2011 年 ) 七月日, 在馬來西亞之首府吉隆坡 (Kuala Lumpur) 的 Crowne Plaza Mutiara 飯店舉行 ASQED 2011 第一天主要是開幕式以及 keynotes 與 Tutorials, 個人 (Shao-Hui Shieh) 的論文 Low Power Self-Checking Two-Rail Code Checker Design 被安排在 20 日之 SESSION 3C:Fault Detection and Correction 報告,Chair 為韓籍教授 Cha-Keon Cheong (Hoseo University), 而 Co-Chair 為馬來西亞籍 Chin Hai Ang 博士 (Altera Corporation) 兩天的 ASQED 2011 研討會後於 21 日,ASQED 大會安排有 Foreign Professors Visiting Program, 主要參觀 (1) Selangor Human Resource Development Centre (SHRDC): 馬來西亞官方於西元 1992 年建立之類似職訓中心,(2) 馬來西亞微電子系統機構 MIMOS: MIMOS 是馬來西亞政府獨資擁有的研究機構, 致力於電子資訊與通訊微電子技術 ASQED 2011 活動剪影 ASQED 2011 開幕式 ASQED 2011 右方為計畫主持人謝韶徽 1 計畫編號 : NSC E

7 ASQED 2011 Keynotes Speech 剪影與好友香港科技大學 Amine BERMAK 教授 ( 右 ) 及交通大學電機所鄭惠文合影參觀馬來西亞微電子系統機構 MIMOS 計畫主持人參觀馬來西亞 MIMOS 參觀馬來西亞官方 SHRDC 職訓中心與 SHRDC 日籍顧問合影 2 計畫編號 : NSC E

8 國科會補助計畫衍生研發成果推廣資料表日期 :2011/09/14 國科會補助計畫計畫名稱 : 低電壓低功率完全自我檢查加法器設計計畫主持人 : 謝韶徽計畫編號 : E 學門領域 : 積體電路及系統設計無研發成果推廣資料

9 99 年度專題研究計畫研究成果彙整表計畫主持人 : 謝韶徽計畫名稱 : 低電壓低功率完全自我檢查加法器設計國內論文著作專利技術移轉成果項目計畫編號 : E 實際已達成數 ( 被接受或已發表 ) 量化預期總達成數 ( 含實際已達成數 ) 期刊論文 % 研究報告 / 技術報告 % 本計畫實際貢獻百分比研討會論文 % 專書 % 申請中件數 % 已獲得件數 % 單位件數 % 件權利金 % 千元篇件備註 ( 質化說明 : 如數個計畫共同成果成果列為該期刊之封面故事... 等 ) 國外參與計畫人力 ( 本國籍 ) 論文著作專利技術移轉參與計畫人力 ( 外國籍 ) 碩士生 % 博士生 % 博士後研究員 % 人次專任助理 % 期刊論文 % 研究報告 / 技術報告 % 篇研討會論文 % 專書 % 章 / 本申請中件數 % 已獲得件數 % 件件數 % 件權利金 % 千元碩士生 % 博士生 % 人次博士後研究員 % 專任助理 %

10 無其他成果 ( 無法以量化表達之成果如辦理學術活動獲得獎項重要國際合作研究成果國際影響力及其他協助產業技術發展之具體效益事項等, 請以文字敘述填列 ) 科教處計畫加填項目成果項目量化名稱或內容性質簡述測驗工具 ( 含質性與量性 ) 0 課程 / 模組 0 電腦及網路系統或工具 0 教材 0 舉辦之活動 / 競賽 0 研討會 / 工作坊 0 電子報網站 0 計畫成果推廣之參與 ( 閱聽 ) 人數 0

11 國科會補助專題研究計畫成果報告自評表請就研究內容與原計畫相符程度達成預期目標情況研究成果之學術或應用價值 ( 簡要敘述成果所代表之意義價值影響或進一步發展之可能性 ) 是否適合在學術期刊發表或申請專利主要發現或其他有關價值等, 作一綜合評估 1. 請就研究內容與原計畫相符程度達成預期目標情況作一綜合評估達成目標未達成目標 ( 請說明, 以 100 字為限 ) 實驗失敗因故實驗中斷其他原因說明 : 2. 研究成果在學術期刊發表或申請專利等情形 : 論文 : 已發表未發表之文稿撰寫中無專利 : 已獲得申請中無技轉 : 已技轉洽談中無其他 :( 以 100 字為限 ) 論文發表 Journal of Circuits, Systems, and Computers (JCSC)(SCI) 一篇, 以及 The 3rd Asia Symposium on Quality Electronic Design (ASQED 2011) 一篇 3. 請依學術成就技術創新社會影響等方面, 評估研究成果之學術或應用價值 ( 簡要敘述成果所代表之意義價值影響或進一步發展之可能性 )( 以 500 字為限 ) 研究項目可應用於需能執行線上自我測試的系統, 高可靠度的電子或電腦系統, 以及航太軍事的導航系統

鄉親幫助他支撐巧妙的設計下, 進到台灣最深林, 也是離他故鄉最近的地方 1

鄉親幫助他支撐巧妙的設計下, 進到台灣最深林, 也是離他故鄉最近的地方 1 行政院國家科學委員會專題研究計畫成果報告鍾肇政大河小說論研究成果報告 ( 精簡版 ) 計畫類別 : 個別型計畫編號 :NSC 99-2410-H-156-021- 執行期間 :99 年 08 月 01 日至 100 年 07 月 31 日執行單位 : 真理大學台灣文學系計畫主持人 : 錢鴻鈞計畫參與人員 : 講師級 - 兼任助理人員 : 莊永清處理方式 : 本計畫涉及專利或其他智慧財產權,2