ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

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钗卢
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1 嵌入式计算机系统 Lecture #2 ARM 7 体系结构内容来自于 ARM 嵌入式系统基础教程及其配套课件

2 ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

3 2.1 ARM 简介 ARM 公司简介 ARM 是 Advanced RISC Machines 的缩写, 它是一家微处理器行业的知名企业, 该企业设计了大量高性能廉价耗能低的 RISC ( 精简指令集 ) 处理器公司的特点是只设计芯片, 而不生产它将技术授权给世界上许多著名的半导体软件和 OEM 厂商, 并提供服务

4 2.1 ARM 简介 ARM 公司简介将技术授权给其它芯片厂商... 形成各具特色的 ARM 芯片

5 2.1 ARM 简介 ARM 体系结构为了使 ARM 能够更好地满足嵌入式应用的需要, ARM 体系结构还有以下特点 : 每条数据处理指令可同时包含算术逻辑单元 (ALU) 的运算和移位处理, 实现 ALU 和移位器的最大利用 ; 使用地址自增和自减的寻址方式优化程序循环 ; 装载 / 保存指令对数据的批量传输, 实现最大数据吞吐量 ; 大多数指令的条件执行, 实现最快速的代码执行

6 2.1 ARM 简介常用 ARM 处理器系列 ARM 公司开发了很多系列的 ARM 处理器核, 目前最新的系列是 Cortex, 而 ARM6 核以及更早的系列已经很罕见了当前应用比较多的 ARM 处理器核系列有 : ARM7 ARM9 ARM9E ARM10E ARM11 Cortex Xscale

7 2.1 ARM 简介 ARM7 系列简介该系列包括 ARM7TDMI ARM7TDMI-S 带有高速缓存处理器宏单元的 ARM720T 和扩充了 Jazelle 的 ARM7EJ-S 该系列处理器提供 Thumb 16 位压缩指令集和 EmbededICE 软件调试方式, 适用于更大规模的 SoC 设计中 ARM7 系列广泛应用于多媒体和嵌入式设备, 包括 Internet 设备网络和调制解调器设备, 以及移动电话 PDA 等无线设备

8 ARM 架构的特点 1. RISC(Reduced Instruction Set Computer) 型处理器结构尽量减少复杂功能指令每条指令在单机器周期内执行每条指令都是 32bit, 具有多种操作功能访问存储空间指令采用 LOAD/STORE 结构多寄存器结构

9 ARM 架构的特点 2. 运行 Thumb(16 位 ) 与 ARM(32 位 ) 双指令集 Thumb 指令集为 ARM 指令集的功能子集, 但与等价的 ARM 代码相比较, 可节省 30%~40% 以上的存储空间, 同时具备 32 位代码的所有优点以 16 位系统的成本, 提供 32 位 RISC 性能

10 ARM 架构的特点 3. 多处理器状态模式 ARM 可以支持用户快中断中断管理中止系统和未定义等七种处理器模式, 除了用户模式外, 其余的均为特权模式, 可以大大提高 ARM 处理器的效率 ( 这也是 ARM 的特色之一 )

11 ARM 架构的特点 4. 嵌入式在线仿真调试 ARM 架构的处理器芯片都嵌入了在线仿真 ICE RT 逻辑, 便于通过 JTAG 来仿真调试 ARM 架构芯片另外, 在处理器核中还可以嵌入跟踪宏单元 ETM(Embedded Trace Macrocell), 用于监控内部总线, 实时跟踪指令和数据的执行

12 ARM 架构的特点 5. 灵活和方便的接口 ARM 架构具有协处理器接口, 允许接 16 个协处理器 A R M 处理器核还具有片上总线的 AMBA(Advanced Microcontroller Bus Architecture) AMBA 定义了三组总线 : 先进高性能总线 AHB 先进系统总线 ASB 和先进外围总线 APB 通过 AMBA 来方便扩充各种处理器及 I/O, 可以把 DSP 其他处理器和 I/O( 如 UART 定时器和接口等 ) 都集成在一块芯片中

13 ARM 架构的特点 6. 体积小低电压低功耗高性能由于 ARM 架构的处理器主要用于手持式嵌入式系统之中, ARM 架构在设计中十分注意到这点, 因而, 在手持式嵌入式系统得到广泛的应用根据 CMOS 电路的功耗关系 :

14 ARM 架构的特点 ARM 架构的设计采用了以下一些措施 : 降低电源电压, 可工作在 3.0V 以下减少门的翻转次数, 当某个功能电路不需要时禁止门翻转降低时钟频率

15 ARM 架构的特点 7. 大量使用寄存器, 指令执行速度快 8. 大多数数据处理操作都在寄存器中完成 9. 指令长度固定 10. 寻址方式灵活简单, 执行效率高

16 ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

17 2.2 ARM7TDMI 简介 ARM7TDMI 是基于 ARM 体系结构 V4 版本的低端 ARM 核其弥补了 ARM6 很难在低于 5V 电压下稳定工作的不足, 还增加了后缀所对应的功能 : ARM7TDMI-S ARM7TDMI 的可综合 (synthesizable) 版本 ( 软核 ), 对应用工程师来说其编程模型与 ARM7TDMI 一致 ; 支持 EmbededICE 观察硬件 ; 支持 64 位乘法 ; 支持片上调试 ; 支持高密度 16 位的 Thumb 指令集 ;

18 2.2 ARM7TDMI 简介注意 : ARM 核并非芯片,ARM 核与其它部件如 RAM ROM 片内外设组合在一起才能构成现实的芯片 ARM7TDMI-S ARM7TDMI 的可综合 (synthesizable) 版本 ( 软核 ), 对应用工程师来说其编程模型与 ARM7TDMI 一致 ; 支持 EmbededICE 观察硬件 ; 支持 64 位乘法 ; 支持片上调试 ; 支持高密度 16 位的 Thumb 指令集 ;

19 2.2 ARM7TDMI 存储器的字与半字字 ; 从偶数地址开始的连续 2 个字节构成一个半字 ; 以能被 4 整除的地址开始的连续 4 个字节构成一个 ARM 指令的长度刚好是一个字,Thumb 指令的长度刚好是一个半字

20 存储器的存储方式 2.2 ARM7TDMI 如果一个数据是从偶地址开始的连续存储, 那么它就是半字对齐, 否则就是非半字对齐 ; 如果一个数据是以能被 4 整除的地址开始的连续存储, 那么它就是字对齐, 否则就是非字对齐方式半字对齐字对齐地址特征 0x4002 0x4004 Bit0=0 其他位为任意值 0x4004 0x4008 Bit1=0,Bit0=0 其他位为任意值

21 2.2 ARM7TDMI 三级流水线 ARM 正常操作过程中处理器使用流水线来增加处理器指令流的速, 在执行一条指令的同时对下一条度 ( 第二条, 这样可使几个操作同时进行 ) 指令进行译码, 并将第三条指令从存储器中取, 并使处理和存储器系统连续操作出, 能提供 0.9MIPS/MHz 的指令执行速度在 ARM Thumb 状态下,, 流水线上各指令的地址为 :: ARM7TDMI 的流水线分 3 级, 分别为 : PC PC-4 PC-2 PC-8 PC-4 取指译码执行处理指令并将结果写回寄存器识别将要被执行的指令从寄存器装载一条指令

22 2.2 ARM7TDMI 三级流水线结构的指令执行顺序 PC PC-8 PC-4 PC+4 指令 1 指令 2 指令 3 指令 4 程序存储器周期 1 周期 2 周期 3 周期 4 周期 5 周期 6 取指译码执行取指译码执行处理器执行一条指令的三个阶段取指译码执行取指译码执行在第个周期,PC 指令指向指令 1 执行完成 1, 2, 3,, 此时指指令 2 令和指令 1 进入三级流水线的取指阶段进入三级流水线的译码阶段进入三级流水线的执行阶段 3 流水线推进一级, 同时开始指令, 同时取出 2 进入 4 的指令译码阶段取指处理 2, 取出指令

2.2 ARM7TDMI 思考题 PC 地址 0x4000 0x4004 0x4008 0x400C 指令 ADD PC,PC,#4 PC PC-4 PC-8 ADD 取指译码执行 ARM7 的 3 级流水线一般来说, 人们习惯性约定将执行程序计数器 PC 指向 ADD 正在执行 0x4000 0x4004 0x4008 PC,PC,#4

23 2.2 ARM7TDMI 思考题 PC 地址 0x4000 0x4004 0x4008 0x400C 指令 ADD PC,PC,#4 PC PC-4 PC-8 ADD 取指译码执行 ARM7 的 3 级流水线一般来说, 人们习惯性约定将执行程序计数器 PC 指向 ADD 正在执行 0x4000 0x4004 0x4008 PC,PC,#4 R15(PC) 地址的, 总是指向指令作为参考点取指译码指令后执行 ADD,PC 指令正在取指的值为多少, 所以指则的指 :? 令 PC 令执行的结果为值, = 而不是指向当前程序执行位置 : 正在执 PC=PC +8 行 +4=0x4008+4= 的指令或正在译码 0x400C 的指令注 :ARM 状态时, 每条指令为 4 字节长

24 ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

25 2.3 ARM 模块框图 DBGRNG(0) DBGRNG(1) DBGEXT(0) DBGEXT(1) LOCK WRITE SIZE[1:0] PROT[1:0] TRANS[1:0] ADDR[31:0] WDATA[31:0] RDATA[31:0] 读写总线 EmbeddedICE-RT 宏单元数据总线数据总线扫描链 2 扫描链 1 EmbeddedICE-RT TAP 控制器 EmbedICE 硬件仿真功能模块扫描 1 链扫描链 1 CPU 协处理器信号接口 CPU 协处理接口信号 DBGTCKEN DBGTMS 片上调试系统 DBGnTRST DBGTDI DBGTDO

26 2.3 ARM 内核框图 ADDR[31:0 ] 地址寄存器地址增加器寄存器组 31*32 位寄存器 (6 个状态寄存器 ) 乘法器扫描调试控制指令译码和控制逻辑 CLK CLEN CFGBIGEND nirq nfiq nreset ABORT LOCK WRITE SIZE[1:0] PROT[1:0] TRANS[1:0] DBG 输出 DBG 输入 CP 控制 CP 握手 32 位 ALU 桶形移位器写数据寄存器指令管线读数据寄存器 Thumb 指令译码器 WDATA[31:0] RDATA[31:0]

DBGTMS DBGTDI DBGnTRST DBGTDO DBGnTDOEN ADDR[31:0] WDATA[31:0] RDATA[31:0] ABORT WRITE SIZE[1:0]

27 2.3 ARM 功能框图 ARM7TDMI-S 处理器 LOCK CLK CLKEN nirq nfiq nreset CFGBIGEND DBGRQ DMORE DBGINSTRVAILD DBGBREAK DBGACK DBGnEXEC DBGEXT[1] DBGEXT[0] DBGEN DBGCOMMTX DBGCOMMRX DBGRNG[0] DBGRNG[1] DBGTCKEN DBGTMS DBGTDI DBGnTRST DBGTDO DBGnTDOEN ADDR[31:0] WDATA[31:0] RDATA[31:0] ABORT WRITE SIZE[1:0] PROT[1:0] TRANS[1:0] CPnTRANS CPnOPC CPnMREQ CPSEQ CPTBIT CPnI CPA CPB 同步的扫描调试访问接口存储器接口存储器管理接口协处理器接口时钟中断总线控制仲裁调试

28 ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

29 2.4 ARM 处理器状态处理器状态 ARM7TDMI 处理器内核包含 2 套指令系统, 分别为 ARM 指令集和 Thumb 指令, 并且各自对应 1 种处理器的状态 : ARM 状态 :32 位, 处理器执行字方式的 ARM 指令, 处理器默认为此状态 ; Thumb 状态 :16 位, 处理器执行半字方式的 Thumb 指令注意 : 两个状态之间的切换并不影响处理器模式或寄存器内容

30 2.4 ARM 处理器状态状态切换的一个例子使用 BX 指令将 ARM 内核的操作状态在 ARM 状态和 Thumb 状态之间进行切换 ARM 指令集 Thumb 指令集指令集关系从 ARM Thumb 状态切换到 Thumb ARM 状态的程序代码如下 : CODE32 CODE16 LDR R0, =Lable+1 BX CODE16 CODE32 R0 Lable MOV R1, #12 #10 程序代码跳转地址标号地址最低位为 0, 1, 表示切换到 ARM Thumb 状态状态执行完 BX 指令, 处理器切换到 Thumb ARM 状状态态,, 开始执行 ARM Thumb 指令指令

31 ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

32 2.5 ARM 处理器模式简介 ARM 体系结构支持 7 种处理器模式, 分别为 : 用户模式快中断模式中断模式管理模式中止模式未定义模式和系统模式这样的好处是可以更好的支持操作系统并提高工作效率 ARM7TDMI 完全支持这七种模式

33 处理器模式这两种模式都不能由异常进入, 想要进入必须修改除用户模式外这五种模式称为异常模式它们除了可以通过程序, 其它模式均为特权模式 ARM 内部 CPSR, 而且它们使用完全相同的寄存器组系统模式寄存器和一些片内外设在硬件设计上只允许切换进入外, 也可以由特定的异常进入当特定的异常出 ( 或者可选为是特权模式不受用户模式的限制操作系统在该模式只允许现时,) 处理器进入相应的模式每种异常模式都有一些独特权模式下访问此外, 特权模式可以自由的切下访问用户模式的寄存器就比较方便, 而且操作系统的换处理器模式立的寄存器,, 以避免异常退出时用户模式的状态不可靠而用户模式不能直接切换到别的模式一些特权任务可以使用这个模式访问一些受控的资源处理器模式说明备注何时进入异常模式, 具体规定如下 : 用户 (usr) 正常程序运行的工作模式不能直接从用户模式切换到其它模式处理器复位之后进入管理模式, 操作系统内核通常处于用于支持操作系统的特权任务与用户模式类似, 但具有可以直接切换系统 (sys) 管理模式 ; 等到其它模式等特权快中断 (fiq) 快速中断请求处理只有在 FIQ 异常响应时, 才进入此模式特当处理器访问存储器失败时异, 进入数据访问中止模式 ; 中断 (irq) 中断请求处理只有在 IRQ 异常响应时, 才进入此模式权当处理器遇到没有定义或不支持的指令时, 进入未定义常模供操作系统使用的一种保护模只有在系统复位和软件中断响应时, 才管理 (svc) 模式 ; 式进入此模式式模中止 (abt) 用于虚拟内存和 / 或存储器保护在 ARM7 内核中没有多大用处中断模式与快速中断模式分别对 ARM 处理器 2 种不同级式未定义别的中断作出响应支持软件仿真的硬件协处理器 (und) 只有在未定义指令异常响应时, 才进入此模式

34 ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

35 2.6 ARM 内部寄存器简介在 ARM 处理器内部共有 37 个用户可访问的寄存器, 分别为 31 个通用 32 位寄存器和 6 个状态寄存器 ARM 处理器共有 7 种不同的处理器模式, 每种模式都有一组相应的寄存器组, 最多可以 18 个活动的寄存器

36 寄存器类别通用寄存器和程序计数器状态寄存器寄存器在汇编中的名称 R0(a1) R1(a2) R2(a3) R3(a4) R4(v1) ARM 状态各模式下的寄存器各模式下实际访问的寄存器用户系统管理中止未定义中断快中断 R5(v2) 所有的 37 个寄存器 R6(v3), 分成两大类 : R7(v4) R8(v5) R8 R8_fiq 31 个通用 32 位寄存器 ; R9(SB,v6) R9 R9_fiq R10(SL,v7) R10 R10_fiq 6 个状态寄存器 R11(FP,v8) R11 R11_fiq R12(IP) R12 R12_fiq R13(SP) R13 R13_scv R13_abt R13_und R13_irq R13_fiq R14(LR) R14 R14_svc R14_abt R14_und R13_irq R14_fiq R15(PC) CPSR R0 R1 R2 R3 R4 R5 R6 R7 R15 CPSR SPSR - SPSR_svc SPSR_abt SPSR_und SPSR_irq SPSR_fiq

37 ARM 状态各模式下可以访问的寄存器寄存器类别寄存器在汇编中的名称 R0(a1) R1(a2) R2(a3) 各模式下实际访问的寄存器用户系统管理中止未定义中断快中断 R0 R1 R2 通用寄存器和程序计数器 R3(a4) R3 R4(v1) R4 R5(v2) R5 R6(v3) R6 R7(v4) R7 R8(v5) R8 R8_fiq R9(SB,v6) R9 R9_fiq R10(SL,v7) R10 R10_fiq R11(FP,v8) R11 R11_fiq R12(IP) R12 R12_fiq R13(SP) R13 R13_svc R13_abt R13_und R13_irq R13_fiq R14(LR) R14 R14_svc R14_abt R14_und R14_irq R14_fiq R15(PC) R15 状态寄存器 CPSR CPSR SPSR - SPSR_svc SPSR_abt SPSR_und SPSR_irq SPSR_fiq

38 寄存器类别通用寄存器和程序计数器状态寄存器寄存器在汇编中的名称 R0(a1) R1(a2) R2(a3) R3(a4) R4(v1) R5(v2) R6(v3) R7(v4) 未分组的通用寄存器程序计数器状态寄存器第一类分组的通用寄存器第二类分组的通用寄存器各模式下实际访问的寄存器用户系统管理中止未定义中断快中断 R3 R4 寄存器 R14 称为链接寄存器 (LR), R5 R8(v5) R8 R8_fiq R9(SB,v6) R9 R9_fiq R10(SL,v7) R10 R10_fiq R11(FP,v8) R11 R11_fiq R12(IP) R12 R12_fiq R13(SP) R13 R13_scv R13_abt R13_und R13_irq R13_fiq R14(LR) R14 R14_svc R14_abt R14_und R13_irq R14_fiq R15(PC) CPSR 寄存器 R0 ~ R7 为未分组的通用寄存器, 它们在任何处理器模式都对应于相同的寄存器在结构上有两个特殊功能 R13 R14 32 分别 : R6 位物理寄存器 R8 ~ R12 有在发生当使用 6 个分组的物理寄存 R13 FIQ BL 中断指令调用子程序时通常作为 R7, 返回有两个分组的物堆栈指针寄存器器后地址将自动存入, 1 处理器不必个用于用户和系 CPSR (SP), 为当前程序状态寄存器 R14 中 ;, 在异理寄存器一个用于保存待使用的寄常模式中统模式为保护寄存器而当发生异常时,, 其余另外一个寄存器 5, 个分别将 R14 对应的异常程序状态保存寄寄存器用于除 FIQ 模式存器的内容用于浪费时间模式版本设置为异常返回地址 (SPSR) R15 称为程序 5 种异常模式, 从而可以被访问每种异常都有 ( 有计数器自己的之外的所有寄存 (PC), 它指加速了些异常有一个小的固定偏移量 SPSR, FIQ 的处在进入异常时它保存 ) CPSR 的向正在当前值器模式取指另一个的指令理速度, 异常退出时可通过它恢复 CPSR 用于 FIQ 模式 R0 R1 R2 R15 CPSR SPSR - SPSR_svc SPSR_abt SPSR_und SPSR_irq SPSR_fiq

39 2.6 ARM 内部寄存器在 Thumb 状态各模式下实际访问的寄存器 Thumb 状态寄存器集是 ARM 状态集的子集, 程序员可以直接访问的寄存器为 : 8 个通用寄存器 R0 ~ R7; 程序计数器 (PC); 堆栈指针 (SP); 链接寄存器 (LR); 当前程序状态寄存器 ( CPSR)

40 在 Thumb 状态各模式下的寄存器第二类分组的通用寄存器未分组的通用寄存器寄存器类别通用寄存器和程序计数器状态寄存器寄存器在汇编中的名称 R0(a1) R1(a2) R2(a3) R3(a4) R4(v1) R5(v2) R6(v3) R7(v4,WR) 各模式下实际访问的寄存器用户系统管理中止未定义中断快中断 R0 堆栈指针 SP 对应 ARM 状态的寄存器 R1 R13 R2 每个异常模式都有其自身的 SP 分组版本, R3 链接寄存器 SP 通常指向各异常模式所专用的堆栈 LR 对应 ARM 状态寄存器 R14 R4 注意 : 在发生异常时, R5 处理器自动进入 R6 ARM 状态 SP R13 R13_scv R13_abt R13_und R13_irq R13_fiq 在汇编语言中寄存器 R0 ~ R7 为通用寄存 LR R14 R14_svc R14_abt R14_und R13_irq R14_fiq PC 器, 对于任何处理器模式 R15, 它们中的每 CPSR 一个都对应于相同的 32 CPSR 为物理寄存器 R

41 Thumb 寄存器在 ARM 状态寄存器上的映射 Thumb 状态 R0 R1 R2 R3 R4 R5 R6 R7 堆栈指针 (SP) 连接寄存器 (LR) 程序计数器 (PC) CPSR ARM 状态 R0 R1 R2 R3 R4 R5 R6 R7 R8 R9 R10 R11 R12 堆栈指针 (R13) 连接寄存器 (R14) 程序计数器 (R15) CPSR 1 Thumb 状态 R0 ~ R7 与 ARM 状态 R0 ~ R7 相同 ; 2 低端寄存器 Thumb 状态 SP 映射到 ARM 状态 R13; 3 Thumb 状态 LR 映射到 ARM 状态 R14; 4 Thumb 高端寄存器状态 PC 映射到 ARM 状态 R15(PC); 5 在 Thumb 状态中, 高端 Thumb 状态 CPSR( 无寄存器的访问是受到限制的, SPSR) 与 ARM 状态 CPSR 只有 MOV CMP 和 ADD 指相同令可以对其访问, 可以用于数据的快速暂存 SPSR

42 状态切换过程系统复位在再次通过处理器进入中断异常异常处理完毕 Thumb 程序在正常运行的过程中 BX, 状态下 BX 和自动切换到 BLX 和, BLX 返回正常程序正常程序执行时产生中断异常指令改变当前处理器模式, ARM 自动的将模式切换到状态, 复位事件产生, 此时处理器自动的,, ARM 使之从导状 ARM 态将模式切换到从致系统复位 Thumb 状态切换到 Thumb 状态 ARM 状态事件正常程序中断服务程序 Reset BX 异常发生 ARM Thumb ISR1 ARM ISR2 ARM BX ARM ISRn ARM

43 ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

44 2.7 当前程序状态寄存器简介 ARM 内核包含 1 个 CPSR 和 5 个仅供异常处理程序使用的 SPSR CPSR 反映当前处理器的状态, 其包含 : 4 个条件代码标志 ( 负标志 N 零标志 Z 进位标志 C 和溢出标志 V ); 2 个中断禁止位 (IRQ 禁止与 FIQ 禁止 ); 5 个对当前处理器模式进行编码的位 (M[4:0]); 1 个用于指示当前执行指令的位 (ARM 指令还是 Thumb 指令 )

45 2.7 当前程序状态寄存器程序状态寄存器的格式条件代码标志保留控制位 N Z C V... I F T M4 M3 M2 M1 M0 溢出标志进位或借位扩展零负或小于模式位状态位 FIQ 禁止 IRQ 禁止

46 2.7 当前程序状态寄存器条件代码标志各标志位的含义如下 : 负标志 N: 运算结果的第 31 位值, 记录标志设置操作的结果 ; 零标志 Z: 如果标志设置的操作为 0, 则置位 ; 进位标志 C: 记录无符号加法溢出, 减法无借位, 循环移位 ; 溢出标志 V: 记录标志设置操作的有符号溢出

47 2.7 当前程序状态寄存器控制位处理器状态位处理器模式位中断禁止控制位 T; M0 I ~和 M4 F; M[4:0] 模式可见的 Thumb 状态寄存器可见的 ARM 状态寄存器当控制位 I T 置位时,IRQ, 处理器正在中断被禁止 Thumb ; 状态下运行 ; 用户 R0~R7, SP, LR, PC, CPSR R0~R14, PC, CPSR 快速中断 R0~R7, SP_fiq, LR_fiq, PC, CPSR, SPSR_fiq R0~R7, R8_fiq~R14_fiq, PC, CPSR, SPSR_fiq 当控制位 F T R0~R7, 置位时清零时 SP_irq,,FIQ LR_irq, 处理器正在 PC, 中断被禁止 R0~R12, ARM R13_irq, 状态下运行 R14_irq, PC, 中断管理 CPSR, SPSR_fiq R0~R7, SP_svc, LR_svc, PC, CPSR, SPSR_svc CPSR, SPSR_irq R0~R12, R13_svc, R14_svc, PC, CPSR, SPSR_svc 警告 : 绝对不要强制改变 R0~R7, SP_abt, LR_abt, PC, CPSR R0~R12, 寄存器中的控 R13_abt, R14_abt, PC, 中止 CPSR, SPSR_abt CPSR, SPSR_abt 制位 T 如果这样做注意 : 不是所有模式位的组合都定义了有, 处理器将进入一个无法预测 R0~R7, SP_und, LR_und, R0~R12, R13_und, R14_und, 的状态未定义 PC, PC, 效的处理器模式 CPSR,, SPSR_und 如果将非法值写入 CPSR, SPSR_und M[4:0] 中, 处理器将进入一个无法恢复的模式 R0~R7, SP, LR, PC, R0~R14, PC, 系统 CPSR CPSR

48 2.7 当前程序状态寄存器保留位 CPSR 中的保留位被保留将来使用当改变 CPSR 标志和控制位时, 请确认没有改变这些保留位另外, 请确保您的程序不依赖于包含特定值的保留位, 因为将来的处理器可能会将这些位设置为 1 或者

49 ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

50 2.8 ARM 体系的异常异常简介只要正常的程序流被暂时中止, 处理器就进入异常模式例如在用户模式下执行程序时, 当外设向处理器内核发出中断请求导致内核从用户模式切换到异常中断模式如果同时发生两个或更多异常, 那么将按照固定的顺序来处理异常

51 异常入口 / 出口汇总下表所示为异常返回地址值以及退出异常处理程序所推荐使用的指令异常或入口返回指令返回地址 SWI MOVS PC,R14_svc R14 未定义的指令 MOVS PC,R14_und R14 预取中止 SUBS PC,R14_abt,#4 R14-4 快速中断 SUBS PC,R14_fiq,#4 R14-4 中断 SUBS PC,R14_irq,#4 R14-4 数据中止 SUBS PC,R14_abt,#8 R14-8 复位无 - 注意 : MOVS PC,R14_svc 是指在管理模式执行 MOVS PC,R14 指令, 同样类似的指令还有 MOVS PC,R14_und SUBS PC,R14_abt,#4 等

52 2.8 ARM 体系的异常异常向量表地址异常进入时的模式进入时 I 的状态进入时 F 的状态 0x 复位管理禁止禁止 0x 未定义指令未定义 I F 0x 软件中断异常管理禁止 F 0x C 中止 ( 预取 ) 中止 I F 0x 中止 ( 数据 ) 中止 I F 0x 保留保留 - - 0x IRQ 中断禁止 F 0x C FIQ 快速中断禁止禁止注 : 表中的 I 和 F 表示不对该位有影响, 保留原来的值

53 2.8 ARM 体系的异常异常优先级当多个异常同时发生时, 一个固定的优先级决定系统处理它们的顺序优先级由高到低优先级异常 1 复位 2 数据中止 3 FIQ 4 IRQ 5 预取指中止 6 未定义指令中止 6 软件中断异常

54 2.8 ARM 体系的异常异常的进入当一个异常导致模式切换时程序代码正常运行在用户模式下, 内核自动的做如下处理 : 将异常处理程序的返回地址设置 CPSR PC 为相应异常处理程序的中断入口向量地址的当前值保存到相应异常模式下的为相应的异常模式 (; 加固定的偏移量 SPSR; ) 保存, 跳到相应异常模式下的转到相应的异常中断处理程序执行 LR; ; 异常模式用户模式 R0~R13 BackAddr JumpAddr ExceptionMode UserMode R14(LR) R15(PC) CPSR SPSR

55 2.8 ARM 体系的异常异常的进入当一个异常导致模式切换时, 内核自动的做如下处理 : 将异常处理程序的返回地址 ( 加固定的偏移量 ) 保存到相应异常模式下的 LR; 将 CPSR 的当前值保存到相应异常模式下的 SPSR; 设置 CPSR 为相应的异常模式 ; 设置 PC 为相应异常处理程序的中断入口向量地址, 跳转到相应的异常中断处理程序执行 ;

56 2.8 ARM 体系的异常异常的退出当异常处理程序结束时, 异常处理程序必须 : 返回到发生异常中断的指令的下一条指令处执行将 SPSR 的值复制回 CPSR;, 即就是说将 LR 中的值减去偏移量后移入 PC; 异常模式用户模式 R0~R13 BackAddr BackAddr-Off CurrentAddr ExceptionMode UserMode R14(LR) R15(PC) CPSR SPSR

57 2.8 ARM 体系的异常异常的退出当异常处理程序结束时, 异常处理程序必须 : 返回到发生异常中断的指令的下一条指令处执行, 即就是说将 LR 中的值减去偏移量后移入 PC; 将 SPSR 的值复制回 CPSR; 清零在入口处置位的中断禁止标志

58 复位异常 2.8 ARM 体系的异常当 nreset 信号被拉低时,ARM 处理器放弃正在执行的指令, 等到 nreset 信号再次变高时, 处理器执行以下操作 : 强制 M[4:0] 变为 b10011, 系统进入管理模式 ; 将 CPSR 中的标志位 I 和 F 置位,IRQ 与 FIQ 中断被禁止 ; 将 CPSR 中的标志位 T 清零, 处理器处于 ARM 状态 ; 强制 PC 从地址 0x00 开始对下一条指令进行取指 ; 返回到 ARM 状态并恢复执行

59 2.8 ARM 体系的异常中断请求异常只有当 CPSR 中相应的中断屏蔽位被清除时, 才可能发生 IRQ 异常, 中断请求 (IRQ) 异常是一个由 nirq 输入端的低电平所产生的正常中断注 : 中断异常产生时, 中断异常模式下的 R14 保存的是 PC 的值周期 1 周期 2 周期 3 周期 4 周期 5 指令 1 的执行不会中断 ; 指令 1 指令 2 指令 3 PC-8 PC-4 PC 取指译码执行取指译码执行取指译码执行中断发生周期异常程序结束时返回到指令 2; 进入中断服务程序时, 指令 3 地址被保存在 R14 中

60 2.8 ARM 体系的异常进入 IRQ 异常模式修改程序运行在用户模式下设置用户模式的将将异常处理程序的返回地址保存到异常模式下的 CPSR, IRQ 中断异常模式的栈顶指针保存到禁止新的 CPSR PC 被保存到新的 IRQ 为, IRQ 中断产生当一个异常处理程序的中断入 IRQ, 异常中断发生进入中断异常模式 R13_irq ARM 状态中, 时 R14(R14_irq) SPSR_irq 设置为口向量地址之后软件处理程序调用中断服务程序为中断源服务, 内核切换到 IRQ 中模式 0x 中中断模式, 并自动的做如下处理 : R0~R12 R13_usr R14_usr R15 1 R13_irq R14_irq 5 ISR 代码将寄存器压栈 4 异常向量地址 0x0018 CPSR - 2 SPSR_irq 3 I=1,T=0,mod=irq USR 模式 IRQ 模式

61 2.8 ARM 体系的异常退出 IRQ 异常模式 12 3 从将由于流水线的特性中断服务程序执行完毕后 R13_irq SPSR_irq 中获取中的内容复制到 IRQ, 中断异常模式的栈顶指针将 R14_irq, CPSR 系统将通过以下几步软指向的地址减去一个偏移量后存入件操作返回用户模式 R15(PC), : 实现指令为 : SUBS PC,R14_irq,#4 R0~R12 R13_usr R14_usr R15 R13_irq R14_irq 1 ISR 代码将寄存器出栈 3 R14 减 4 后为返回地址 CPSR - USR 模式 SPSR_irq IRQ 模式 2 恢复 CPSR

62 2.8 ARM 体系的异常快速中断请求异常快速中断请求 (FIQ) 适用于对一个突发事件的快速响应, 这得益于在 ARM 状态中, 快中断模式有 8 个专用的寄存器可用来满足寄存器保护的需要 ( 这可以加速上下文切换的速度 ) 不管异常入口是来自 ARM 状态还是 Thumb 状态, FIQ 处理程序都会通过执行下面的指令从中断返回 : SUBS PC,R14_fiq,#4 在一个特权模式中, 可以通过置位 CPSR 中的 F 位来禁止 FIQ 异常

FIQ 中断的例子 Thumb FIQ 在系统模式下运行用指令中断相应过程中中断异常处理结 1 的在执行过程不是一个完, FIQ

状态下执行现场保状态下执行恢复中指令 Thumb, 将处理器从指令望处理器只执行于成以下动作 : 护等操作 ARM Thumb 断现场等操作, 执行注状态切换到 : 完成指令

通过置位通过清除寄存器的值复寄存器内容存 CPSR 的集处理器还允许入 FIQ T 制回位实现 IRQ 模式的 CPSR LR 寄存器 SPSR IRQ 和 ; 寄存 FIQ,

异常为 PC, 4), 后即必要时可以借助于完善 FIQ 中断服务函数的入口复制到清零 T PC 位 ( 寄存器进入 ARM, 跳转状的地址 ARM, 实现跳转指令集, 比如,

1 指令 2 指令 3 R0~R7 R8 ~ R12 SP_sys FIQ 模式 ARM BX 指令 Thumb BX 指令 ARM R8_fiq ~ R12_fiq SP_fiq

63 FIQ 中断的例子 Thumb FIQ 在系统模式下运行用指令中断相应过程中中断异常处理结 1 的在执行过程不是一个完, FIQ 中断服务程序开中断服务程序使中断服务程序在整的体系结构户程序产生了硬件自动执行如下动作束后,, FIQ 异常处理程序完当前处理器处中断, 不能指 : 始执行用 ARM BX 状态下执行现场保状态下执行恢复中指令 Thumb, 将处理器从指令望处理器只执行于成以下动作 : 护等操作 ARM Thumb 断现场等操作, 执行注状态切换到 : 完成指令 Thumb ARM 1 的执指令而不支持 Thumb 指令代码 ARM, 同时指令行后才响应中断状态将下一条的地址存入 CPSR SPSR, 通过置位通过清除寄存器的值复寄存器内容存 CPSR 的集处理器还允许入 FIQ T 制回位实现 IRQ 模式的 CPSR LR 寄存器 SPSR IRQ 和 ; 寄存 FIQ, 即中断器指令置为因此 3 F 的地址将 LR 寄存的值减去一个和,Thumb I( 禁止 FIQ 指令和只需要支持通用功能 IRQ 常量将跳转地址存入中断 (FIQ ); 异常为 PC, 4), 后即必要时可以借助于完善 FIQ 中断服务函数的入口复制到清零 T PC 位 ( 寄存器进入 ARM, 跳转状的地址 ARM, 实现跳转指令集, 比如, 态到被中断的用户程序 ); 所有异常自动进入 ( 指令 2 的地址 ) ARM 状态设置 MOD 位, 切换处理器模式至 FIQ 模式程序寄存器组系统模式 Thumb 指令 1 指令 2 指令 3 R0~R7 R8 ~ R12 SP_sys FIQ 模式 ARM BX 指令 Thumb BX 指令 ARM R8_fiq ~ R12_fiq SP_fiq LR LR_sys LR_fiq BackAddr PC JumpAddr BackAddr-4 N Z C V... I F T MOD CPSR???? FIQ SYS SPSR? 表示该位无关? SPSR_fiq???. 001 SYS

64 2.8 ARM 体系的异常未定义的指令异常未定义指令异常是内部异常中断, 当 ARM 处理器遇到一条自己和系统内部任何协处理器都无法执行的指令时, 就会发生未定义指令异常, 从而进入中断处理程序, 同时软件可使用这一机制通过仿真未定义的协处理器指令来扩展 ARM 指令集令 : MOVS 在仿真失败的指令后, 捕获处理器执行下面的指 PC,R14_und

65 中止异常 2.8 ARM 体系的异常中止表示当前对存储器的访问不能被完成, 这是由外部 ABORT 输入信号引起的异常中断中止类型有 2 种类型 : 预取指中止 : 由程序存储器引起的中止异常 ; 数据中止 : 由数据存储器引起的中止异常

66 2.8 ARM 体系的异常预取指中止当发生预取指中止时,ARM 内核将预取的指令标记为无效, 但在指令到达流水线的执行阶段时才进入异常如果指令在流水线中因为发生分支而没有被执行, 中止将不会发生在处理中止的原因之后, 不管处于哪种处理器操作状态, 处理程序都会执行下面的指令恢复 PC 和 CPSR 并重试被中止的指令 : SUBS PC,R14_abt,#

67 数据中止 2.8 ARM 体系的异常当发生数据中止异常时, 异常会在导致异常的指令执行后的下一条指令发生在这种情况下, 理想的状况是进入数据中止异常的 ISR, 然后在内存中挑选出问题, 再重新执行导致异常的指令在修复产生中止的原因后, 不管处于哪种处理器操作状态, 处理程序都必须执行下面的返回指令 : SUBS PC,R14_abt,#

68 2.8 ARM 体系的异常软件中断异常软件中断异常 (SWI) 用于进入管理模式, 通常用于请求一个特定的管理函数 SWI 处理程序通过执行下面的指令返回 : MOVS PC,R14_svc 这个动作恢复了 PC 和 CPSR 并返回到 SWI 之后的指令 SWI 处理程序读取操作码以提取 SWI 函数编号

69 中断延迟 2.8 ARM 体系的异常中断延迟即从外部中断请求信号发出到执行对应的中断服务程序 ISR 的第 1 条指令所需要的时间通过软件程序设计来缩短中断延迟的方法有 : 中断优先级和中断嵌套

70 ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

71 2.9 ARM 体系的存储系统简介 ARM 处理器采用冯芯片一般在处理器核和外部存储器之间有一诺依曼 (Von Neumann) 结构个存储器管理部件将局部总线的信号和时序转换为现, 指令数据和 I/O 统一编址 ( 即存在同一个空间 ) 只有装载保存和交换指令可访问存储器中的数据实的外部总线信号和时序 ARM7 的规范定义了局部总线的信号和时序各芯片生产厂商制定了自己的外部总线的信号和时序 ARM7 处理器核存储器管理器存储器

72 2.9 ARM 体系的存储系统地址空间 ARM 结构使用单个平面的 2 32 个 8 位字节地址空间地址空间可以看作是包含 2 30 个 32 位字, 或 2 31 个 16 位半字如果地址向上或向下溢出地址空间, 通常会发生翻转注意 : 如果在取指操作时地址发生溢出, 只要没有执行预取的无效指令, 就不会导致异常

73 2.9 ARM 体系的存储系统存储器格式地址空间的规则要求字地址 A: 位于地址 A 的字包含的字节位于地址 A,A+1,A+2 和 A+3 字节 A+3; 半字 A+2 字节位于地址 A 的半字包含的字节位于地址字 A 和 A+1; A+1 字节位于地址 A+2 的半字包含的字节位于地址 A 字节 A+2 和 A +3; 位于地址 A 的字包含的半字位于地址 A 和 A+2; 存储器

2.9 ARM 体系的存储系统存储器格式存储器系统有两种映射机制 : 1 2 小端存储大端存储模式下小端存储器系统, A+3 0x12 : 0x78 A+3 模式下, 0x12345678 在小端格式中 A+2 0x34, 数据的高字节存放在高地址中 0x56 A+2

74 2.9 ARM 体系的存储系统存储器格式存储器系统有两种映射机制 : 1 2 小端存储大端存储模式下小端存储器系统, A+3 0x12 : 0x78 A+3 模式下, 0x 在小端格式中 A+2 0x34, 数据的高字节存放在高地址中 0x56 A+2 0x 在 A 地址开始在 A 地址开始 A+1 的一个字空大端存储器系统 0x56 0x34 A+1 : 的一个字空间 A 0x78 0x12 A 间的存储 ; 在大端格式中, 数据的高字节存放在低地址中的存储 ; 存储器存储器

75 2.9 ARM 体系的存储系统非对齐的存储器访问 ARM 结构通常希望所有的存储器访问都合理的对齐, 具体来说就是字访问的地址通常是字对齐的, 而半字访问使用的地址是半字对齐的不按这种方式对齐的存储器访问称为非对齐的存储器访问将一个非字 ( 半字 ) 对齐的地址写入 ARM(Thumb) 状态的 R15 寄存器, 将引起非对齐的指令取指在一个非字 ( 半字 ) 对齐的地址读写一个字 ( 半字 ), 将引起非对齐的数据访问 :

76 存储一个 32 位数 0x 到 2000H~ 2003H 四个字节单元中, 若以大端格式存储, 2000H 单元的内容为

77 问题 1. IRQ 和 FIQ 之间的区别 2. ARM 处理器对异常中断的响应过程 3. ARM 指令与 Thumb 指令的区别 4. ARM 程序和 Thumb 程序混合使用的场合 5. ARM 处理器运行模式

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<4D F736F F D20B5DAC8FDCBC4D5C2D7F7D2B5B4F0B0B82E646F63> 第三章 Q3 1 1. 省略了 I/O 操作的复杂逻辑, 易实现, 耗费低 ; 2. 可以利用丰富的内存寻址模式实现灵活的 I/O 操作 Q3 2 假设存储单元 ds1 处寄存器地址为 0x2000, 代码如下 #define ds1 0x2000 while ( *ds1 == 0 ) ; Q3 3 假设设备 (dev1) 中有两个寄存器 ds1 和 dd1,dev1 的地址为 0x1000,ds1

ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块 内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常 中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式

ARM7 体系结构 1.ARM 简介 6.ARM 内部寄存器 2.ARM7TDMI 7. 当前程序状态寄存器 3.ARM 的模块内核和功能框图 4.ARM 处理器状态 8.ARM 体系的异常中断及其向量表 9.ARM 体系的存储系统 5.ARM 处理器模式