Microsoft Word - FPGA验证.doc

这 篇 文 章 有 EDA 论 坛 deve 所 作 : 第 一 编 验 证 的 重 要 性 验 证, 顾 名 思 义 就 是 通 过 仿 真 时 序 分 析 上 板 调 试 等 手 段 检 验 设 计 正 确 性 的 过 程, 在 FPGA/IC 开 发 流 程 中, 验 证 主 要 包 括 功 能 验 证 和 时 序 验 证 两 个 部 分 为 了 了 解 验 证 的 重 要 性, 我 们 先 来 回 顾 一 下 FPGA 开 发 的 整 个 流 程 FPGA 开 发 流 程 和 IC 的 开 发 流 程 相 似, 主 要 分 为 以 下 几 个 部 分 : 1) 设 计 输 入, 利 用 HDL 输 入 工 具 原 理 图 输 入 工 具 或 状 态 机 输 入 工 具 等 把 所 要 设 计 的 电 路 描 述 出 来 ; 2) 功 能 验 证, 也 就 是 前 仿 真, 利 用 Modelsim VCS 等 仿 真 工 具 对 设 计 进 行 仿 真, 检 验 设 计 的 功 能 是 否 正 确 ; 常 用 的 仿 真 工 具 有 Model Tech 公 司 的 ModelSim,Synopsys 公 司 的 VCS,Cadence 公 司 的 NC-Verilog 和 NC-VHDL,Aldec 公 司 的 Active HDL VHDL/Verilog HDL 等 仿 真 过 程 能 及 时 发 现 设 计 中 的 错 误, 加 快 了 设 计 进 度, 提 高 了 设 计 的 可 靠 性 3) 综 合, 综 合 优 化 是 把 HDL 语 言 翻 译 成 最 基 本 的 与 或 非 门 的 连 接 关 系 ( 网 表 ), 并 根 据 要 求 ( 约 束 条 件 ) 优 化 所 生 成 的 门 级 逻 辑 连 接, 输 出 edf 和 edn 等 文 件, 导 给 CPLD/FPGA 厂 家 的 软 件 进 行 实 现 和 布 局 布 线 常 用 的 专 业 综 合 优 化 工 具 有 Synplicity 公 司 的 synplify /Synplify Pro Amplify 等 综 合 工 具,Synopsys 公 司 的 FPGA Compiler II 综 合 工 具 (Synopsys 公 司 将 停 止 发 展 FPGA Express 软 件, 而 转 到 FPGA Compiler II 平 台 ),Exemplar Logic 公 司 出 品 的 LeonardoSpectrum 等 综 合 工 具 另 外 FPGA/CPLD 厂 商 的 集 成 开 发 环 境 也 带 有 一 些 综 合 工 具, 如 Xilinx ISE 中 的 XST 等 4) 布 局 布 线, 综 合 的 结 果 只 是 通 用 的 门 级 网 表, 只 是 一 些 门 与 或 非 的 逻 辑 关 系, 与 芯 片 实 际 的 配 置 情 况 还 有 差 距 此 时 应 该 使 用 FPGA/CPLD 厂 商 提 供 的 实 现 与 布 局 布 线 工 具, 根 据 所 选 芯 片 的 型 号, 进 行 芯 片 内 部 功 能 单 元 的 实 际 连 接 与 映 射 这 种 实 现 与 布 局 布 线 工 具 一 般 要 选 用 所 选 器 件 的 生 产 商 开 发 的 工 具, 因 为 只 有 生 产 者 最 了 解 器 件 内 部 的 结 构, 如 在 ISE 的 集 成 环 境 中 完 成 实 现 与 布 局 布 线 的 工 具 是 Flow Engine 5) 时 序 验 证, 其 目 的 是 保 证 设 计 满 足 时 序 要 求, 即 setup/hold time 符 合 要 求, 以 便 数 据 能 被 正 确 的 采 样 时 序 验 证 的 主 要 方 法 包 括 STA(Static Timing Analysis) 和 后 仿 真 在 后 仿 真 中 将 布 局 布 线 的 时 延 反 标 到 设 计 中 去, 使 仿 真 既 包 含 门 延 时, 又 包 含 线 延 时 信 息 这 种 后 仿 真 是 最 准 确 的 仿 真, 能 较 好 地 反 映 芯 片 的 实 际 工 作 情 况 仿 真 工 具 与 综 合 前 仿 真 工 具 相 同 6) 生 成 并 下 载 BIT 或 PROM 文 件, 进 行 板 级 调 试 在 以 上 几 个 主 要 开 发 步 骤 当 中, 属 于 验 证 的 有 功 能 仿 真 和 时 序 验 证 两 个 步 骤, 由 于 前 仿 真 和 后 仿 真 涉 及 验 证 环 境 的 建 立, 需 要 耗 费 大 量 的 时 间, 而 在 STA 中 对 时 序 报 告 进 行 分 析 也 是 一 个 非 常 复 杂 的 事 情, 因 此 验

证 在 整 个 设 计 流 程 中 占 用 了 大 量 的 时 间, 在 复 杂 的 FPGA/IC 设 计 中, 验 证 所 占 的 时 间 估 计 在 60%~70% 之 间 相 比 较 而 言,FPGA 设 计 流 程 的 其 他 环 节 由 于 需 要 人 为 干 预 的 东 西 比 较 少, 例 如 综 合 布 局 布 线 等 流 程, 基 本 所 有 的 工 作 都 由 工 具 完 成, 设 置 好 工 具 的 参 数 之 后, 结 果 很 快 就 可 以 出 来, 因 此 所 花 的 时 间 精 力 要 比 验 证 少 的 多 一 般 而 言, 在 验 证 的 几 个 内 容 中 功 能 验 证 最 受 重 视, 研 究 讨 论 得 最 多, 特 别 是 现 在 FPGA/IC 设 计 都 朝 向 SOC(System On Chip, 片 上 系 统 ) 的 方 向 发 展, 设 计 的 复 杂 都 大 大 提 高, 如 何 保 证 这 些 复 杂 系 统 的 功 能 是 正 确 的 成 了 至 关 重 要 的 问 题 功 能 验 证 对 所 有 功 能 进 行 充 分 的 验 证, 尽 早 地 暴 露 问 题, 保 证 所 有 功 能 完 全 正 确, 满 足 设 计 的 需 要 任 何 潜 在 的 问 题 都 会 给 后 续 工 作 作 带 来 难 以 极 大 的 困 难, 而 且 由 于 问 题 发 现 得 越 迟, 付 出 的 代 价 也 越 大, 这 个 代 价 是 几 何 级 数 增 长 的 这 里 将 以 功 能 验 证 为 主 说 明 验 证 方 法 工 具 验 证 环 境 的 建 立 做 功 能 验 证 时, 需 要 建 立 验 证 环 境, 以 便 对 设 计 (DUT/DUV,Design Under Test/ Verification) 施 加 特 定 的 输 入, 然 后 对 DUT 的 输 出 进 行 检 查, 确 实 其 是 否 正 确 在 实 际 验 证 工 作 中, 一 般 采 用 由 TESTBENCH 和 DUT(design under test) 组 成 的 Verification 体 系, 如 图 1 所 示 这 是 验 证 系 统 普 遍 适 用 的 模 型,Testbench 为 DUT 提 供 输 入, 然 后 监 视 输 出, 从 而 判 断 DUT 工 作 是 否 正 确 注 意 到 这 是 一 个 封 闭 的 系 统, 没 有 输 入 也 没 有 输 出 验 证 工 作 的 难 度 在 于 确 定 应 该 输 入 何 种 激 励, 相 应 的 正 确 的 输 出 应 该 是 怎 样 的 下 一 篇 我 们 看 个 具 体 的 例 子 补 充 sta: STA 的 意 思 是 静 态 时 序 分 析 (Static Timing Analysis), 做 FPGA 设 计 时 是 必 须 的 一 个 步 骤, 事 实 上 大 家 一 般 都 已 经 做 了 这 一 步, 我 们 在 FPGA 加 约 束 综 合 布 局 布 线 后, 会 生 成 时 序 分 析 报 告 ( 在 ISE 中 可 以 运 行 Timing Analyzer 生 成 详 细 的 时 序 报 告 ), 设 计 人 员 会 检 查 时 序 报 告 根 据 工 具 的 提 示 找 出 不 满 足 setup/hold time 的 路 径, 以 及 不 符 合 约 束 的 路 径, 这 个 过 程 就 是 STA 细 致 全 面 的 STA 可 以 保 证 设 计 的 时 序 符 合 要 求, 只 要 代 码 robust( 综 合 结 果 符 合 设 计 原 意 ), 可 以 省 略 后 仿 真 功 能 仿 真 加 STA( 静 态 时 序 分 析 ) 并 不 能 涵 盖 后 仿 真 的 作 用, 因 为 后 仿 真 事 实 上 有 检 验 综 合 结 果 是 否 正 确 的 作 用, 而 功 能 仿 真 正 确 并 不 能 保 证 综 合 结 果 和 RTL 设 计 人 员 的 原 意 一 样, 综 合 器 能 正 确 综 合 的 前 提 是 RTL 代 码 编 写 具 有 良 好 的 代 码 风 格, 例 如 if-else 语 句 完 整 case 语 句 完 整 组 合 逻 辑 敏 感 列 表 完 整, 只 有 在 这 样 的 条 件 下, 综 合 结 果 才 有 保 障, 否 则 即 使 功 能 仿 真 正 确, 综 合 出 来 的 电 路 的 功 能 不 一 定 正 确 对 于 综 合 过 程 出 现 的 偏 差, 后 仿 真 可 以 发 现, 因 为 后 仿 真 实 质 上 门 级 仿 真, 可 以 同 时 检 验 功 能 和 时 序 是 否 正 确, 后 仿 真 验 证 能 保 证 实 现 结 果 是 正 确 的 后 仿 真 的 不 足 之 处 在 于 仿 真 速 度 比 较 慢, 因 此 如 果 不 想 做 后 仿 真, 对 FPGA 设 计 来 说, 可 以 做 功 能 仿 真 综 合 后 仿 真 和 STA, 对 IC 设 计 可 以 做 功 能 仿 真 形 式 验 证 和 STA 另 外 需 要 注 意 的 是, 加 时 序 约 束 要 完 整, 因 为 STA 根 据 时 序 约 束 做 检 查, 如 果 约 束 不 正 确,STA 结 果 就 不 准 确. 经 常 会 出 现 功 能 验 证 正 确 而 后 仿 真 结 果 不 正 确 的 问 题, 一 般 是 由 setup time/hold time 不 满 足 等 时 序 问 题 引 起 的, 说 明 在 综 合 与 布 局 布 线 过 程 中 没 有 进 行 约 束 或 者 约 束 条 件 不 完 全, 导 致 STA 分 析 结 果 不 准 确 不 完 全 例 如 设 计 存 在 两 个 时 钟 域, 一 个 快 一 个 慢, 附 加 约 束 时 一 般 要 最 设 计 整 体 附 加 较 松 的 约 束, 再 对 局 部 附 加 较 紧 的 约 束, 然 后 再 对 慢 时 钟 和 快 时 钟 之 间 的 路 径 进 行 约 束, 这 一 般 也 是 较 紧 的 约 束, 如 果 忘 了 最 后 一 部 分 约 束, 那 么 STA 会 认 为 设 计 人 员 对 这 部 分 路 径 没 有 要 求, 因 而 不 分 析 这 部 分 路 径, 这 样 即 使 这 部 分 路 径 的 延 迟 非 常 大,STA 也 不 会 提 示 错 误, 但 是 后 仿 真 就 会 出 现 问 题

总 而 言 之, 对 FPGA 设 计 来 说, 只 有 正 确 地 完 成 综 合 后 仿 真 ( 以 保 证 综 合 结 果 正 确 ) 和 STA, 才 能 省 略 后 仿 真, 否 则 后 仿 真 仍 然 是 必 要 的. 读 写 task 等 内 容, 初 始 化 部 分 主 要 完 成 复 位 信 号 CLK 信 号 等 的 初 始 化 工 作, 读 写 task 把 读 写 delay 等 操 作 模 块 化, 方 便 使 用 这 里 主 要 介 绍 一 下 验 证 initial 块, 也 可 以 说 是 验 证 的 主 程 序, 如 下 所 示 initial begin delay; // 保 证 验 证 环 境 正 确 复 位 writeburst128; // 写 入 512 个 数,Full 信 号 应 该 在 写 入 511 个 数 后 变 高 writeburst128; writeburst128; writeburst128; read_enable = 1; // 读 出 一 个 数,Full 信 号 应 该 变 低 writeburst128; // 同 时 读 写, 检 查 FIFO 操 作 是 否 正 确 read_enable = 0; // 读 操 作 结 束 endwriteburst; // 写 操 作 结 束 delay; readburst128; // 连 续 读 512 次,Empty 信 号 应 在 读 出 511 个 数 后 变 高 readburst128; readburst128; readburst128;

endreadburst; end 这 段 程 序 首 先 延 迟 5 个 时 钟 周 期, 等 初 始 化 完 成 之 后 再 开 始 验 证 工 作 验 证 时, 首 先 写 入 512 个 数, 使 用 波 形 观 察 器 可 以 检 查 写 入 的 过 程 是 否 正 确, 以 及 Full 信 号 在 写 入 511 个 数 后 是 否 变 高 ; 然 后 read_enable = 1, 读 出 一 个 数,Full 信 号 应 该 变 低, 这 样 写 操 作 和 Full 信 号 的 验 证 就 基 本 完 成 了 ; 程 序 接 着 也 启 动 了 写 操 作, 由 于 此 时 read_enable 仍 然 为 高, 即 读 写 同 时 进 行, 这 是 对 实 际 情 况 的 模 拟, 可 以 对 FIFO 的 功 能 进 行 更 严 格 的 验 证 ; 最 后, 连 续 读 FIFO 512 次, 用 波 形 观 察 器 检 查 读 操 作 是 否 正 确,Empty 信 号 是 否 在 读 出 511 个 数 后 变 高, 如 果 这 些 操 作 都 是 正 确 的, 那 么 FIFO 的 功 能 就 基 本 正 确 了 需 要 注 意 的 一 点 是, 以 上 的 程 序 是 不 可 综 合 的, 因 为 不 是 RTL 级 描 述, 而 是 行 为 级 描 述 (Behavioral Description) 行 为 级 描 述 的 特 点 是 直 接 描 述 对 象 的 功 能, 具 有 比 较 高 的 抽 象 层 次, 开 发 运 行 速 度 都 比 RTL 代 码 要 会, 因 此 testbench 都 是 用 行 为 级 描 述 写 的 关 于 行 为 级 描 述 的 特 点 写 法 以 后 将 有 专 门 的 章 节 论 述 这 个 testbench 的 特 点 是, 输 入 激 励 由 testbench 产 生, 输 出 响 应 的 检 查 人 工 完 成, 这 样 的 testbench 编 写 相 对 容 易, 可 以 加 快 开 发 速 度, 作 为 开 发 人 员 自 己 验 证 是 非 常 好 的 选 择 有 些 testbench 能 完 成 输 入 激 励 和 输 出 检 查, 不 用 观 察 波 形 也 能 完 成 验 证 工 作, 这 样 的 testbench 具 有 更 高 的 自 动 化 程 度, 使 用 方 便, 可 重 复 性 好, 当 设 计 比 较 复 杂 而 且 团 队 中 有 专 门 的 验 证 工 程 师 时, 一 般 会 有 验 证 工 程 师 建 立 一 套 这 样 的 testbench, 用 于 验 证 开 发 工 程 师 的 RTL 级 代 码, 如 果 发 现 问 题, 开 发 工 程 师 修 改 后 在 testbench 再 运 行 一 次 所 花 的 时 间 非 常 少, 开 发 复 杂 项 目 时 这 样 做 可 以 比 用 波 形 观 察 器 节 省 很 多 时 间 3. 总 结 验 证 一 般 要 通 过 写 testbench 实 现, 从 FPGA 验 证 第 一 篇 我 们 知 道,testbench 要 完 成 向 DUT 施 加 激 励 和 检 查 DUT 相 应 是 否 正 确 的 功 能, 这 就 要 求 我 们 非 常 清 楚 待 验 证 模 块 (DUT) 的 功 能, 这 样 才 知 道 需 要 验 证 什 么 如 何 施 加 激 励 和 如 何 检 查 响 应 是 否 正 确 写 testbench 时, 首 先 要 列 出 需 要 验 证 的 功 能, 让 后 再 编 写 testbench, 这 样 可 以 做 到 有 的 放 矢, 避 免 遗 漏 思 考 : 1.Testbench 中 有 write_enable = #2 1 一 行 代 码, 为 什 么 要 2ns 的 延 迟? 第 三 篇 验 证 工 具 介 绍 我 们 做 FPGA/IC 开 发 会 用 到 很 多 工 具, 包 括 代 码 输 入 仿 真 综 合 布 局 布 线 时 序 分 析 等 各 种 各 样 工 具, 熟 悉 这 些 工 具 是 成 功 完 成 设 计 的 关 键, 因 为 我 们 的 设 计 思 想 需 要 通 过 这 些 工 具 来 实 现, 只 有 清 楚 的 知 道 工 具 的 用 法 如 何 设 置 参 数 如 果 检 查 工 具 的 输 出 结 果, 才 能 使 设 计 者 的 想 法 变 为 显 示, 对 验 证 来 说 也 是 如 此 验 证 的 工 具 很 多, 有 些 是 验 证 必 不 可 少 的, 例 如 仿 真 器, 有 些 工 具 可 以 代 替 人 完 成 最 繁 琐 的 工 作, 并 能 提 高 功 能 验 证 的 可 信 度, 例 如 linting 和 代 码 覆 盖 率 工 具 这 里 我 们 介 绍 常 用 验 证 工 具 的 特 点 和 用 途, 以 便 为 工 具 的 使 用 提 供 参 考 1) 代 码 检 查 工 具 常 用 的 代 码 检 查 工 具 有 nlint 等,nlint 根 据 设 计 的 RTL 描 述 代 码 结 构 做 静 态 分 析, 推 断 描 述 代 码 存 在 的 逻 辑 错 误, 但 无 法 决 定 描 述 代 码 是 否 能 够 现 实 设 计 要 求 的 功 能 代 码 检 查 工 具 可 用 于 强 制 代 码 遵 从 编 写 规

范, 由 于 代 码 检 查 工 具 工 具 是 静 态 验 证 工 具, 因 此 运 行 速 度 快, 可 以 节 省 时 间 由 于 Verilog 不 是 强 类 型 语 言, 使 用 代 码 检 查 工 具 非 常 必 要, 可 以 检 测 race conditions 及 数 据 宽 度 不 匹 配, 可 保 证 Verilog 正 确 描 述 数 据 处 理 过 程, 避 免 造 成 数 据 的 弃 位 及 增 位 现 象, 这 种 错 误 通 过 仿 真 并 不 一 定 发 现 因 为 verilog 语 言 的 特 点, 对 Verilog 描 述 的 设 计,Linting tool 是 一 种 有 益 的 验 证 工 具 因 为 VHDL 语 言 的 特 点, 对 VHDL 使 用 Linting tool 的 作 用 不 如 对 Verilog 语 言 那 么 明 显, 但 Linting tool 还 是 能 发 现 一 些 潜 在 的 问 题 2) 仿 真 器 仿 真 器 是 常 用 的 验 证 工 具, 它 通 过 忽 略 及 简 化 设 计 的 物 理 特 性, 对 设 计 的 实 现 进 行 模 拟 仿 真 器 通 过 执 行 RTL 级 的 设 计 描 述, 模 拟 设 计 的 物 理 实 现, 它 无 法 确 定 设 计 真 实 的 物 理 实 现 与 设 计 描 述 之 间 的 区 别 仿 真 的 结 果 取 决 于 设 计 描 述 是 否 准 确 反 映 了 设 计 的 物 理 实 现 仿 真 器 不 是 一 个 静 态 工 具, 需 要 编 写 激 励 和 检 查 输 出 响 应 激 励 由 模 拟 设 计 工 作 环 境 的 testbench 产 生, 响 应 为 仿 真 的 输 出, 由 设 计 者 确 定 输 出 的 有 效 性 仿 真 器 的 类 型 分 为 3 种 类 型,Event-driven Simulator( 事 件 驱 动 仿 真 器 ) Cycle-Based Simulator( 基 于 周 期 的 仿 真 器 ) Co-Simulator( 联 合 仿 真 器 ), 分 别 介 绍 如 下 : 1.Event-driven Simulator 事 件 驱 动 仿 真 器 是 最 常 用 的 仿 真 器, 例 如 modelsim/vcs 等 都 是 事 件 驱 动 仿 真 器, 它 将 信 号 的 变 化 定 义 为 一 个 事 件, 该 事 件 驱 动 仿 真 执 行, 事 件 驱 动 仿 真 器 能 准 确 地 模 拟 设 计 的 时 序 特 征, 可 模 拟 异 步 设 计 2.Cycle-based simulator Cycle-based simulator 仿 真 器 的 特 点 是 忽 略 设 计 的 时 序, 假 定 所 有 flip_flop 的 setup 和 hold 时 间 都 满 足 要 求, 在 一 个 时 钟 周 期, 信 号 仅 更 新 一 次, 从 而 信 号 必 须 与 时 钟 同 步 仿 真 速 度 比 事 件 驱 动 仿 真 器 高 基 于 周 期 的 仿 真 器 的 工 作 过 程 步 骤 是, 首 先 编 译 电 路, 将 组 合 逻 辑 压 缩 成 单 独 的 表 达 式, 根 据 该 表 达 式 可 确 定 flop 的 输 入, 然 后 执 行 仿 真, 遇 到 时 钟 的 有 效 沿, flip_flop 的 值 被 更 新 基 于 周 期 的 仿 真 器 的 缺 点 是 不 能 仿 真 异 步 电 路, 不 能 进 行 验 证 设 计 的 时 序 3.Co-Simulators 联 合 仿 真 器 对 同 一 设 计 各 个 部 分, 分 别 用 不 同 的 仿 真 器 仿 真, 如 即 含 有 同 步 设 计 又 含 有 异 步 设 计 的 电 路, 可 用 Event-driven Simulator 对 异 步 设 计 仿 真, 用 Cycle-based Simulator 对 异 步 设 计 仿 真 联 合 仿 真 器 中 各 个 Simulator 的 操 作 是 locked-step 的, 类 似 于 电 路 的 pipeline 操 作 其 缺 点 是 由 于 不 同 仿 真 器 之 间 需 要 同 步 和 相 互 通 讯,Co-Simulators 的 仿 真 速 度 受 到 最 慢 Simulator 的 限 制, 因 而 影 响 仿 真 器 的 性 能, 而 且 在 各 仿 真 器 传 送 的 信 息 会 产 生 多 义 性 4.Hardware modeler 硬 件 模 拟 器 创 建 一 个 物 理 芯 片 的 逻 辑 模 型, 向 仿 真 器 提 供 该 芯 片 的 行 为 信 息, 芯 片 和 仿 真 器 的 通 信 过 是 首 先 将 物 理 芯 片 插 入 硬 件 仿 真 器, 然 后 格 式 化 来 自 仿 真 器 的 数 据, 作 为 该 芯 片 的 输 入, 最 后 将 该 芯 片 输 出 的 数 据, 包 含 时 序 信 息, 送 往 仿 真 器 硬 件 模 拟 器 可 以 提 供 很 高 的 仿 真 速 度, 但 是 设 备 价 格 高 昂 需 要 注 意 的 是, 硬 件 模 拟 器 做 的 仍 然 是 功 能 仿 真, 而 不 是 时 序 仿 真, 因 为 芯 片 是 降 频 运 行 的 3) 波 形 观 察 器 仿 真 调 试 的 过 程 中 波 形 观 察 器 是 必 不 可 少 的 工 具, 它 能 提 供 信 号 状 态 和 变 化 的 详 细 信 息, 但 是 波 形 观 察 器 不 能 用 来 判 断 一 个 设 计 是 否 通 过 验 证, 因 为 波 形 是 不 可 重 复 的 且 无 法 用 于 递 归 仿 真 波 形 观 察 器 的 优 点 是 可 以 观 察 仿 真 的 整 个 过 程, 有 利 于 设 计 及 testbench 的 诊 断, 缺 点 是 由 于 要 输 出 波 形, 影 响 了 仿 真 的 速 度, 因 此 应 尽 可 能 限 制 在 波 形 图 中 显 示 的 信 号 数 量 及 时 间 长 度 波 形 观 察 器 的 另 一 个 作 用

是 波 形 比 较, 主 要 用 于 redesign, 保 证 设 计 具 有 cycle-accurate 的 后 向 兼 容 性 在 波 形 比 较 中, 不 能 仅 看 表 象, 需 仔 细 分 析, 确 认 波 形 之 间 存 在 的 差 别 是 有 意 义 的 例 如, 有 时 我 们 仅 关 心 波 形 transitions 之 间 的 相 对 位 置, 而 不 关 心 它 的 绝 对 位 置 以 上 是 比 较 常 用 的 验 证 工 具, 另 外 可 能 用 到 的 验 证 工 具 有 : 形 式 验 证 工 具 静 态 时 序 分 析 工 具 以 及 Vera SpecmanE SystemC 等 高 级 语 言 验 证 工 具, 这 些 工 具 在 复 杂 的 IC/FPGA 设 计 中 用 得 比 较 多