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成党
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以加 / 減法器實現之 2 的補數乘法器 Implementation of a 2 s Complement Multiplier Using Adding/subtracting Circuits 王晟瑋 (Cheng-Wei Wang) 國立虎尾科技大學光電與材料科技研究所 milk_tea_boy@hotmail.

1 以加 / 減法器實現之 2 的補數乘法器 Implementation of a 2 s Complement Multiplier Using Adding/subtracting Circuits 王晟瑋 (Cheng-Wei Wang) 國立虎尾科技大學光電與材料科技研究所 milk_tea_boy@hotmail.com 劉偉行 *(WeihSing Liu) 國立虎尾科技大學電子工程系 whliu@sunws.nfu.edu.tw * 通訊作者摘要本論文提出利用傳輸閘設計之加 / 減法器實現一種 4 4,2 的補數之數位乘法器相較於以標準 CMOS 架構實現之乘法器, 以傳輸閘設計之乘法器具有運算速度較快以及可以有效縮小晶片面積之優點本電路經由 HSPICE 電路模擬軟體模擬, 在使用 0.35 微米 N-Well 2P4M 的製程參數下, 電路操作頻率可達到 100MHz, 同時, 當供應電壓為 3.3 伏特時, 瞬間最高消耗功率為 2.29mW 2. 電路架構與工作原理本論文所提出之乘法器電路均以傳輸閘實現, 如圖 1 所示為一個以傳輸閘為基礎的 AND 閘, 主要功能是將乘數與被乘數使其相乘再藉由圖 2 之全加器進行各乘積之相加, 以得到最後的運算總值其運算過程如圖 3 所示關鍵字 : 傳輸閘半加器全加器加 / 減法器乘法器 1. 前言乘法器是一般多媒體和數位訊號處理晶片中最重要的運算器之一, 因為它主宰這些晶片的運算速度和面積大小近年來, 關於加法器的研究, 一直受到各界的矚目 [4-9], 由於加法器是乘法器的基本建構單元 (building block), 因此提升加法運算的速度, 將會減少乘法運算的時間, 進而提升整體運算的速度由於傳輸閘具有傳輸速度較快之優點 [10], 且由傳輸閘所建構之邏輯電路, 相較於基本邏輯閘電路, 使用的電晶體數量較少 [1-2], 可達到節省晶片面積之目的, 因此本論文利用傳輸閘設計數位加法器, 並進ㄧ步利用數位加法器實現具有加 / 減法器功能的組合電路以便執行加法和減法的運算而數位系統中經常以 2 的補數表示法來表示數字, 所以本論文最後提出利用加 / 減法器來實現一個 2 的補數乘法器電路設計的正確性將經由 HSPICE[3] 電路模擬軟體進行驗證, 其中模擬過程所使用的製程為 N-well 0.35 微米 2P4M 的製程, 模擬結果將可證明本電路之可行性圖 1. 由傳輸閘設計之 AND 閘及符號圖 2. 由傳輸閘設計之全加器電路圖

2 圖 3. 2 的補數乘法過程如果一個二進位數字要表示負數, 一般有三種表示方法, 即 sign magnitude 1 的補數法 (1 s complement) 及 2 的補數法 (2 s complement) 三種表示方法之最高位元均用以表示正負號, 通常 0 代表正數, 而 1 代表負數本論文採用的是 2 的補數法, 為了使乘法器也能處理負數的運算功能, 本論文利用圖 4 具有加 / 減法器功能的組合電路, 以便使圖 3 中帶有括號的乘積項可執行加法和減法的運算由於圖 4 之加 / 減法器中, 用來運算進位的輸入接腳 C 與輸出接腳 CARRY 同樣為一個 XOR 閘, 所以當上一級的進位接腳 CARRY 串接到下一級的輸入接腳 C 時, 因兩個 XOR 閘串接在一起, 會使其輸入等於輸出, 為了不做多餘的功率損耗, 故串接時可以省去此 2 個 XOR 閘, 以達到節省晶片面積之目的一級的乘積項結果為正時, 且下一級乘積項也為正, 則兩個數值會做相加的運算, 相反的, 若上一級的乘積項結果為正時, 且下一級乘積項為負的情況下則兩個數值會做相減的運算 ; 而當上一級乘積項為負時, 下一級乘積項為正, 那麼下一級乘積項會對上一級乘積項做減法運算運算當中為了考慮上一級有無進位功能會使用到半加器以及無進位功能的半加 / 減法器, 如圖 5 圖 6 所示 ; 然後再利用先前所提出的這幾種不同運算元件, 依序排列組合出如圖 7 所示之二補數平行乘法器之電路架構圖 5. 由傳輸閘設計之半加器電路圖圖 4. 由傳輸閘設計之加 / 減法器電路圖計算原理主要考慮被乘數與乘數相乘後是否帶有負值, 而進行適當的轉換加 / 減運算例如當上圖 6. 由傳輸閘設計之半加 / 減法器電路圖

3 圖 7. 二補數乘法器電路圖 2 的補數平行乘法器電路的運作方式如下 : 首先被乘數 X 0 ~X 3 和乘數 Y 0 進行 AND 運算後輸出到下一級, 當中的 X 0 和 Y 0 進行運算後即為解 P 0 第二級為被乘數 X 0 ~X 3 和乘數 Y 1 進行 AND 運算後和上一級的值做運算後和進位一起送至下一級 ; 其中當加 / 減法器電路的 as 接收端遇到數值 0 時為加法器, 相反的, 接收到數值 1 時, 則轉換為減法器在這一級的 X 0 和 Y 1 這個部分作完運算後即為解 P 1 第三級為被乘數 X 0 ~X 3 和乘數 Y 2 進行 AND 運算後和上一級的值做運算, 並處理上一級的進位後和進位一起送至下一級, 其中這一級的 X 0 和 Y 2 這個部分作完運算後即為解 P 2 ; 第四級被乘數為 X 0 ~X 3 和乘數 Y 3 進行 AND 運算後和上一級的值做運算, 並處理上一級的進位後和進位一起送至下一級, 第五級為最後一級, 專門處理第四級中運算所產生的進位其輸出 P 3 P 4 P 5 P 6 P 7 P 8, 所以完成乘法運算後,P 8 P 7 P 6 P 5 P 4 P 3 P 2 P 1 P 0 為解, 其中 P 0 為低位元,P 8 為高位元 3. 電路模擬結果經由 HSPICE 電路模擬軟體, 對 2 的補數乘法器進行模擬, 圖 8 為電路之輸入訊號, 其中波形由上而下分別是被乘數 X3~X0 及乘數 Y3~Y0 的輸入訊號, 將被乘數設為 7, 其二進制表示法為 0111, 而乘數則分別設為 0~7,-8 ~ -1 的方波, 使其進行表 1 所示之 7 的乘法表而圖 9 為電路之輸出訊號, 由上而下分別是 P 6 P 5 P 4 P 3 P 2 P 1 P 0, 其直值表如表 1 所示若圖 9 所出現的 glitch 非常嚴重, 可經由延遲鎖定迴路以及鎖相迴路加以改善本論文中利用傳輸閘設計之 2 的補數乘法器, 在供應電壓為 3.3V, 操作頻率為 100MHz 下, 瞬間最大消耗功率為 2.29mW 經由檢視 HSPICE 模擬結果, 證明了本電路設計理論的正確性 ; 以上模擬結果歸納於表 2 之中

4 圖 8. 由上而下分別為被乘數 X3~X0 及乘數 Y3~Y0 圖 9. 由上而下分別為乘積 P6~P0

5 表 1 7 的乘法表表 2 模擬結果列表電路名稱 2 的補數乘法器製程 N-well 0.35 微米 2P4M 供應電壓 3.3V 操作速度 100MHz 瞬間最大功率消耗 2.29mW 4. 結論本論文以傳輸閘設計之加 / 減法器為基礎設計了一個 4bit 4bit,2 的補數平行乘法器, 本電路預期可應用於一般多媒體和數位訊號處理晶片 CPU 以及其他數位系統設計未來工作的重點, 首先應持續改善電路輸出的時脈偏移 (clock skew), 以及高位元輸出端延遲時間的遞增 ; 此外, 電路中電晶體非理想性所造成的誤差, 亦應繼續加以分析依據本論文之模擬結果, 本電路可進ㄧ步使用 TSMC 0.35um Mixed-Signal 2P4M Polycide 製程實現參考文獻 [1] 王進賢著,2002,VLSI 電路設計, 台北縣 : 高立圖書, 頁 162 [2] 洪進華黃琪鈞高鵬程譯,2004, 近代 VLSI 設計,Wayne Hendrix Wolf 著, 台北市 : 全華圖書, 頁 3-31 [3] 蕭培墉吳孟賢 HSpice 積體電路設計分析與模擬導論東華書局 [4 ] Lin, J.-F.; Hwang, Y.-T.; Sheu, M.-H. and Ho, C.-C.; A Novel High-Speed and Energy Efficient 10-Transistor Full Adder Design, IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, Vol. 54, No. 5, pp , May [5] Perrot, R.; Azemard, N. and Maurine, P. ; Request-skip adders : CMOS standard cell data dependent adders, Electronics, th IEEE International Conference on Circuits and Systems, pp , Dec [6] Vasefi, F. and Abid, Z.; Low power n-bit adders and multiplier using lowest-number-of-transistor 1-bit adders, 2005 Canadian Conference on Electrical and Computer Engineering, pp , May 2005.

6 [7] Amelifard, B.; Fallah, F. and Pedram, M.; Closing the gap between carry select adder and ripple carry adder: a new class of low-power high-performance adders, 2005 Sixth International Symposium on Quality of Electronic Design, pp , March [8] Babu, H.M.H. and Chowdhury, A.R.; Design of a reversible binary coded decimal adder by using reversible 4-bit parallel adder, th International Conference on VLSI Design, pp , [9] Vasefi, F. and Abid, Z.; 10-transistor 1-bit adders for n-bit parallel adders, Proceedings of the th International Conference on Microelectronics, pp , Dec [10] Alioto M. and Palumbo G.; Very fast carry energy efficient computation based on mixed dynamic/transmission-gate full adders, ELECTRONICS LETTERS, Vol. 43, No. 13, June 2007.

12 Differential Low-Power 6x6 12 bit multiply 1

12 Differential Low-Power 6x6 12 bit multiply 1 2 07 1.1 07 1.2 07 1.2.1 (Sequential Structure Multiplier )07 1.2.2 (Array Structure Multiplier) 09 1.2.3 (Parallel Multiplier) 10 1.2.3.1 10 1.2.3.2 10