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利仁曲
5 years ago
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1 第一章數位邏輯積體電路 PLD FPGA 及 ASIC 之設計觀念

2 積體電路製程技術從微米 (micron, micro-meter) 次微米 (submicron) 到深次微米 (deeply submicron) 至所謂的奈米級之製程技術積體電路技術 LSI (Large Scale Integrated Circuit, 約數仟 Gate) 超大型積體電路 (VLSI, Very Large Scale ICs, 百萬個以上 Gate) 2

3 脈波寬度 (Pulse Width) 一個訊號脈波, 所能保持位準的寬度當訊號之脈波寬度甚小於我們所預設之值時, 稱之為訊號突波 (Glitch) 3

4 傳遞延遲 (Propagation Delay) 傳遞延遲時間代表一組輸入訊號通過一個組合邏輯 (Combinational Logic) 電路後, 再產生出有意義的輸出訊號所需的時間 4

5 建立時間 (Set-up Time) 與保持時間 (Hold Time) 1 當一個輸入訊號, 與一個觸發 (Trigger) 訊號相配合時, 輸入訊號必須在觸發訊號觸發前的一段時間內即建立完成, 此段時間即稱為建立時間而輸入訊號也必須在觸發訊號觸發之後, 保持住一段時間, 此段時間即稱為保持時間 5

6 建立時間 (Set-up Time) 與保持時間 (Hold Time) 2 6

7 時脈對輸出延遲時間 (Clock to Output Delay) 在順序性 (Sequential) 邏輯電路中, 對一個正反器 (Flip-Flop) 或暫存器等記憶元件而言, 當時脈訊號觸發後, 隔一段時間後, 輸出訊號才會有效, 這一段時間稱之為時脈對輸出延遲時間 7

8 電路設計之考慮因素操作電壓操作時脈 (Operating Clock Frequency) 三角點時序驗證法 (3-Corner Timing Verification): 一般情況 (Typical Case) 延遲最少或最佳情況 (Minimum case or Best case) 延遲最多或最差情況 (Maximum case or Worst case) 功率消耗 (Power Dissipation or Power Consumption) 所佔晶圓面積與操作速度的設計考量臨界路徑 (Critical Path) 分析扇出與扇入 (Fan-in,Fan-out) 高頻電路 (High Frequency Circuit) 與電波效應的考量 8

9 數位電路設計之重要因子流通性功能性擴充性操作之方便性與簡易性 9

10 TTL 邏輯族 IC TTL 邏輯族 IC 是屬於 MSI (Medium Scale Integrated Circuit) 的範疇 TTL 邏輯族提供標準的邏輯元件, 以供設計者加以利用例如 7404 代表 NOT 閘 (Gate) 等 TTL 邏輯族 IC 的設計方式, 亦可稱為離散式 (Discrete) 邏輯電路系統設計 10

11 TTL 邏緝族 IC 設計缺點電路板的面積將變的很大, 因此系統與電路板的成本, 將會相對地提高電路板上的 IC 元件數相當多, 所要處理的電磁干擾問題 (EMI), 相對地複雜而且困難, 並且控制不易所使用的 IC 元件數相當多, 使設計上的整合性較低, 較不易得到一個可靠的設計 (Reliable Design), 增加設計與電路維護的複雜度 11

12 現今 IC 設計技術設計者可以針對自己設計上的需要, 選用一種積體電路 IC 來使自己的邏輯電路能工作在最佳的狀況下, 以便能夠取一個合理的性能 - 成本控制區間 (Cost-Performance tradeoff) 而且一些可程式的 PLD 或 FPGA 等, 由於其具有可程式規劃的特點, 可以在進行 IC 實作之前, 用來做系統的原形功能 (Prototyping) 驗証, 以及取代一些系統設計上的零散邏輯電路 12

13 電子自動化設計由於產品更換的時間越來越快, 所以設計的腳步也必須越來越快於是使用電腦來輔助電路之設計為這一時代的另一特色使用電腦來輔助電路設計之技術稱之為 EDA (Electronics Design Automation) 13

14 閘階層 (Gate-Level) 電路合成 (Synthesizer) 使用繪圖介面的方式, 就所需的邏輯閘電路功能示意圖正反器 (Flip-Flops), 一個一個地畫在電路圖上閘階層的設計方法造成的瓶頸, 主要有 : 使用閘階層設計方式, 需要花相當的時間在做設計之輸入 (Design Entry), 設計輸入所需要的時間可能曠日廢時, 除錯不易且過程可能冗長由於電路的邏輯閘數相當多, 會增加設計出錯之機會及將來維護上的困難 14

15 硬體描述語言設計方式讓電腦來自動依所寫的硬體描述語言, 合成其所對應的功能電路, 並做電路的最佳化合成, 如此可將設計的時程大幅縮短, 並大大增加了系統設計的可維護性可合成 (Synthesizable) 電路描述語言一般稱之為高階硬體電路描述語言目前常用的有 VHDL 及 Verilog... 等硬體電路描述語言 VHDL 電路設計語言的全名為 Very High Speed ICs Hardware Description Language 15

16 數位電路設計流程 16

17 TTL v.s. 可編程邏輯電路元件項目 TTL 邏輯族元件可編程邏輯電路元件設計輸入使用布林代數及卡諾圖邏輯簡化, 少有自動化設計之工具使用邏輯或硬體電路描述語言, 電路之合成與邏輯之最佳化通常有自動化工具來完成電路板 (PCB) 成本高低功率消耗高低設計週期除錯時間長, 設計變更困難除錯時間短, 設計變更容易電路之保密安全性低高可編程邏輯能力無有電路性能電路延遲大,Fan-In Fan-Out 之設計複雜不易掌握電路延遲小, 且在元件內部掌控容易 Fan-In 及 Fan-Out 之設計有自動設計工具協助處理 17

18 PAL 邏輯元件 1 PAL 邏輯元件的結構, 基本上是由一些 AND 閘及一些 OR 閘, 再由可編程的連線結構所組成 18

19 PAL 邏輯元件 2 PAL 邏輯元件常見的有 16L8, 其所代表的意義為 16 個輸入變數或訊號,8 個輸出變數或訊號, 而字母 L 的意思是 Logic 之意 16R8 16R6 及 16R2 是另外一類的 PAL 邏輯元件, 其主要的差別點為其輸出部份為具有暫存器 (Registers) 的閂鎖式輸出 (Latched Output) 埠, 字母 R 所代表的含意即為 Register 之意 16R8 16R4 及 16R2 之差別為輸出埠中具有暫存器架構的輸出變數或訊號的個數,16R8 代表 16 個輸入變數及 8 個具有暫存器架構的輸出變數 19

20 PLD 邏輯元件 1 PLD 邏輯元件主要是由一些可變的積項 (Product Term) 及 Macro-Cell 所組成 20

21 PLD 邏輯元件 2 Macro-Cell 的架構, 主要由 2 個 configuration 位元 C0 及 C1 來決定其輸出與輸入的組合狀態 PLD 邏輯元件 22V10, 所代表之名稱意義為 22 個輸入變數及 10 個輸出變數其中 V 所代表的含意為 Variable' 為可變化之意, 也就是說位於 Macro-Cell 之前面的積項 (Product Term) 組合是可變的 21

22 CPLD 邏輯元件 1 CPLD 是 Complex PLD 的簡稱, 顧名思義, 其係一種較 PLD 為複雜的可容許邏輯閘數較多的可編程邏輯元件 CPLD 是一種整合性較高的邏輯元件由於具有高整合性的特點, 故其有性能提升可靠度增加 PCB 面積減少及成本下降等優點 CPLD 元件, 基本上是由許多個邏輯區塊 (Logic Blocks) 所組合而成的而各個邏輯方塊均相似於一個簡單的 PLD 元件各個邏輯區塊間的相互連線關係, 則由可編程的連線架構, 將整個邏輯電路合成而成 22

23 CPLD 邏輯元件 2 23

24 FPGA 邏輯元件 1 FPGA 的全名為 Field Programmable Gate Array, 它是由許多個邏輯單元胞 (Logic Cell) 經由可編程的垂直通道 (Vertical Channel) 及水平通道 (Horizontal Channel) 的連線所構成 FPGA 的架構與半導體製程中的 Gate Array 方式相似, 所不同點只有二點 : Gate Array 所使用的單元胞為電晶體 (Transistor), 而 FPGA 所使用的單元胞為邏輯單元胞 (Logic Cell) Gate Array 中各電晶體之間的連線關係, 係由數層光罩來構成, 而 FPGA 則是由可編程的方式來達成一般來說 FPGA 中的 Logic Cell 的邏輯功能要比 CPLD 中的 Macro-Cell 來的小一些, 但 FPGA 中的 Logic Cell 的個數相當多, 可以經由 Logic Cell 的互相串聯並聯的方式, 組合構成複雜的邏輯函數 24

25 FPGA 邏輯元件 2 25

26 FPGA 邏輯元件 3 FPGA 的物理架構形式, 可以分成 2 類, 一為 SRAM 類型, 一為 Anti- Fuse 類型 SRAM 類型的 FPGA 供應商有 Altera Atmel Xilinx 等, SRAM 類型的 FPGA 俱有可重複程式化的優點, 適合用來實作邏輯設計之功能性驗證, 但相對的處理電路較複雜 ( 因為需要將 Configuration Code Down-Load 的電路包含在元件內 ) Anti-Fuse 類型的 FPGA 供應商有 Actel Cypress QuickLogic 及 Xilinx 等 Auti Fuse 的特點則是其閘數的可用性較高, 應用電路較為簡單, 相對單價也較便宜, 故適宜用來在產品需求量小及業務尚未開展出來時的小量生產, 待產品需求大量之後, 可開成 ASIC 以降低單顆之成本 Anti-Fuse 的 FPGA 的缺點是其無法重複燒錄使用, 故在做邏輯設計的工作時尤需注意確切的模擬驗證在電路的可變動性來說, Anti-Fuse 類的 FPGA 亦較 SRAM 類的 FPGA 為佳 Anti-Fuse 的 FPGA 元件通常可以在電路更改過後, 而不致影響 I/O 接腳的編排與特性, 但 SRAM 類的 FPGA 卻有可能在更改其中的一部份邏輯電路後, 造成 I/O 接腳編排不出來的問題, 所以通常若使用 SRAM 類型的 FPGA 時, 最好其使用率 (Utilization Rate) 在 80% 以下為宜 26

27 專用積體電路 ASIC 乃 Application Specific Integrated Circuit 的縮寫, 中文叫做特用積體電路或專用積體電路此積體電路設計的需求, 即是提供一個在特殊應用場合上所使用的積體電路元件 ASIC 的目的, 一方面可使系統之電路整合更有效率, 並使成本下降, 提升產品之競爭力另一方面又可以使電路之設計增加保密性, 使得設計不易被拷貝模仿 27

28 ASIC 電路設計方式 Gate Array Standard Cell Cell Base Array (CBA) Fully Customization 28

29 Gate Array 由積體電路廠商, 提供已部份完成之電晶體佈局, 由應用者根據此母體, 來加上數層光罩 ( 通常為三層至五層 ) 來構成各個電晶體之間的連線關係, 以達成所需的邏輯電路設計之需求此種製作方式的特點為所更動之光罩數少, 故 NRE(Non-Recurring Engineering) 費用較少, 製作之時程也相對較短, 但因受限於所選母體之限制, 故單價成本較高, 設計的整合性亦較低 29

30 Standard Cell Standard Cell 又稱為 Cell based, 其 ASIC 製作方式係以積體電路廠商所擁有的標準元件庫 (Cell Library) 為基礎, 將所設計的數位邏輯電路, 由這些已經建立的 Cell 來合成因其結構之可變性加大, 故其所需設計之光罩層數, 幾乎為邏輯製程的所有光罩數, 與 Gate Array 的方式相較為多 ( 約十三層以上 ) Standard Cell 的設計製作方式, 可使單價之成本降低 ( 因其整合性較高 ), 但相對地要付出較高的費用及較長的製作時程 30

31 Cell Base Array (CBA) CBA 的製作方式, 乃綜合 Gate Array 及 Standard Cell 的特點所融合構成 Cell Base Array 的製作方式, 將設計之邏輯電路中的不同模組, 均以 Cell 的方式來建立, 如此則僅改變某一個模組中的電路設計時, 只需更改那一個相對應 Cell 的光罩即可所以以 CBA 的方式來製作 ASIC 時, 可將一些固定不變的 Cell, 以固定的光罩來製成, 而將可變化的電路設計部份以某一些另外的光罩來構成僅需在 ASIC 第一次製作時, 需要每一層的光罩費用而在往後的變更設計中, 則僅需要更改所需更動的光罩即可 31

32 Fully Customization Fully Customization 的 ASIC 製作方式, 係完全以客戶所委託的電路設計為考量, 不使用標準元件庫, 而把電路做成最佳的整合, 以得到一個單價最便宜性能最優越的設計方法其所必須相對付出的是更高的設計費用費用與更長的開發製作週期 32

33 各種 ASIC 製作方式之比較 ASIC Gate Array CBA Standard Cell Fully Customization 單價成本高適中適中低速度性能低適中適中高費用低低適中高開發時程短中中長閘數中 ~ 低高 ~ 適中高 ~ 適中適中 ~ 低 33

34 數位 ASIC 之設計程序 34

35 設計輸入 (Design Entry) 數位電子電路的輸入方式可以分成三種 : 電路圖設計輸入方式訊號波形 (Wareform) 輸入方式硬體電路描述語言 35

36 邏輯編譯 (Compilation) 與合成 (Synthesis) 1 邏輯編譯的過程係以所對應的可編程邏輯元件或製程技術, 將設計輸入轉化成以 Cell 為主的連線關係 (Netlist) 邏輯編譯的過程可以分成下列三個步驟來完成 : 將行為化模型轉換為平坦化的 RTL 表示法 (RTL: Register Transfer Level) Cell Mapping 及模組生成 (Module Generation) 最佳化設計 (Technology-Specific Optimization) 36

37 邏輯編譯 (Compilation) 與合成 (Synthesis) 2 37

38 邏輯模擬預行模擬與驗証 1 邏輯模擬與預行模擬的用意是用來驗証電路設計在佈局前的邏輯正確性, 它可以使設計的週期縮短, 使一些設計上的錯誤能在電路佈局之前找出來電子電路的模擬方式可以分成 2 類一為使用訊號波形的方法 (Waveform Simulation), 以觀察訊號的輸入與輸出波形來驗証其正確性二為使用測試平台 (Test Bench) 的方式, 其輸出為資料檔, 設計者可以將所欲驗證的輸出入訊號條件, 寫在模擬程式中, 再將模擬的情形以資料檔案的方式輸出, 並可以在測試平台上直接對訊號的數值與時序時間, 做自動的比對 38

39 邏輯模擬預行模擬與驗証 2 使用 VHDL 電路設計語言的設計輸入方式, 可以在設計原始碼 (Source Code) 完成時, 使用 VHDL Simulator 來對設計原始碼 (Source Code) 做模擬來驗証設計輸入的邏輯功能的正確性僅對 RTL Code 所作的模擬驗証又稱為功能模擬 (Functional Simulation) 或 RTL Level 模擬, 亦就是所謂的邏輯模擬 39

40 電路佈局 (Circuit Layout) 電路佈局的用途是將已設計好的連線關係 (Netlist) 轉化成實際電路上的電晶體, 並將這些電晶體與適當的配置與連線將其分佈在晶片上, 並由實際的導線構成連線關係電路佈局的主要工作有三項一為 Place and Route, 此項目乃是將電路設計中的 Cell 佈置於晶片上, 並將其相互邏輯功能關係予以連線 (Route) 二為 LVS 此為 Layout Versus Schematics 的英文縮寫, 此項目是做電路團轉成佈局圓的對應關係驗証三為 DRC, 此為 Design Rule Check 的英文縮寫 40

41 佈局後模擬 (Post-Layout Simulation) 佈局後模擬的目的, 主要用來檢查整個電路設計是否能實際符合規格的需求如同邏輯模擬一般, 有 2 種方式 : 波形法與測試平台法而其模擬的方法與步驟, 也是十分的相似所不同點為佈局後模擬加入了所有的物理參數及路徑延遲時間, 所以又稱為物理模擬 41

42 FPGA 驗証 FPGA 的驗証程序, 通常在設計輸入與邏輯模擬完成之後, 即與 ASIC 的設計程序分開來進行 FPGA 的發展系統會依據所設計之設計輸入, 經過編譯與 Place and Route 或 Fitting 的步驟來產生用來編程 FPGA 的檔案, 而使得 FPGA 的驗証程序得以完成而使用 FPGA 的方式, 亦可使 ASIC 樣品尚未完成之前, 進行系統整合與系統韌體的發展工作, 加快產品上市的時間 42

43 試製樣品在完成了電路之設計與驗証之後, 在 ASIC 大量生產前, 必須將所設計之電路試製成工程樣品 (Engineering Sample), 先予以與系統結合做實際電路操作驗証樣品驗証無誤後, 才投入大量生產, 以降低產品開發的風險 43

前言

FPGA/CPLD FPGA/CPLD FPGA/CPLD FPGA/CPLD FPGA/CPLD 1.1 FPGA/CPLD CPLD Complex Programable Logic Device FPGA Field Programable Gate Array 1.3 CPLD/FPGA PLD PLD ASIC PLD PLD PLD FPGA PLD 7032LC 3 PLD 70 1