工业和信息化部人才交流中心

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1 工业和信息化部人才交流中心超深亚微米数字集成电路物理设计与验证培训课程通知 Very Deep Sub-Micron Digital IC Physical Design and Verification 北京 - 上海 - 深圳 ( 全程同步直播 ) 2016 年 5 月 13 日 - 5 月 14 日地点讲师与技术支持老师地址北京上海深圳王迎春 / 紫光展讯总监 / 博士谢江 /Cadence 主任应用工程师王国良 / 良宁半导体始人 / 总裁陶然 /Cadence 主任应用工程师 Charles Zheng/NVIDIA 总监张洋 /Cadence 主任应用工程师北方微电子四楼会议厅北京市亦庄经济技术开发区文昌大道 8 号中兴和泰酒店二楼会议厅浦东新区张江高科技园区科苑路 866 号深圳集成电路设计产业化基地管理中心南山区科技中二路软件园一期四号楼 527 室各有关单位 : 由工业和信息化部人才交流中心主办, 上海乐麸教育科技有限公司上海张江创新学院联合承办的超深亚微米数字集成电路物理设计与验证培训课程, 特邀请紫光展讯通信 ( 北京 ) 有限公司 (Spreadtrum) 的 ASIC 技术总监 - 王迎春博士英伟达半导体 ( 上海 ) 有限公司的中国区 VLSI 负责人 Charles Zheng 总监上海良宁半导体科技有限公司的创始人与总裁 - 王国良 (Francis Wang) 先生, 以及楷登电子科技 ( 上海 ) 有限公司 (Cadence) 的主任应用工程师陶然先生 - 四位业界数字集成电路物理设计专家担任这次课程的授课老师, 此外还邀请了来自 Cadence 北京与深圳 Office 的谢江与张洋两位数字芯片设计产品主任应用工程师担任助教, 参与现场技术交流与答疑此次精心设计的理论与实践相结合的培训课程, 旨在为晶圆制造厂集成电路设计公司集成电路 IP 供应商科研院所高校等集成电路物理设计工程师数字后端设计工程师主管以及有志成为物理设计工程师的在校大学生研究生以及有 1 /16

2 志从当前的模拟版图工程师数字前端设计工程师器件工艺工程师等岗位职业转型, 未来从事数字芯片后端设计大规模集成电路物理设计静态时序验证物理验证芯片功耗与电源完整性分析等的同仁提供一个系统的全面的学习课程课程精心设计了 2 天集中讲解从基本理论与实践先进工艺制程与技术项目管理经验分享, 到课后 3 个月的项目实训的完整课程体系通过本课程的学习, 初级学员将得到最快速入门的方法思路与知识, 对于中级学员将是一次系统梳理理论体系集成电路设计方法学更新行业数字芯片物理设计最新技术的机会, 高级学员将能得到一次基础理论与高新技术的交流与管理经验的借鉴机会 ; 有了解深亚微米物理设计的管理者与其他非技术人员, 或相关岗位工程师或项目主管行业投资市场分析人员, 将清晰地掌握物理设计的原理与基础, 以及一次学习业界最新技术与流程方法的机遇同时主办方将会建立物理设计技术交流群, 为行业同仁提供更好的交流合作途径培训班结束后, 将颁发中心工业和信息化领域急需紧缺人才证书和上海乐麸教育 - 超深亚微米数字集成电路物理设计与验证技能证书, 并纳入工业和信息化部人才交流中心人才库现将有关事宜通知如下 : 一主办单位 : 工业和信息化部人才交流中心二承办单位 : 上海乐麸教育科技有限公司上海张江创新学院北京北方微电子基地设备工艺研究中心有限责任公司北京电子学会三协办单位 : 深圳集成电路设计产业化基地管理中心四参加对象课程面向相关电子信息与集成电路企业 ( 包括晶圆制造厂集成电路设计公司集成电路 IP 供应商高校及研究院所 ) 的企业高管技术主管数字前端设计数字后端设计芯片功耗与电源完整性芯片封装协同设计信号完整性系统电路设计 ESD/IO 设计模拟电路设计封装设计等工程师以及项目主管业务经理在校大学生研究生研究员大学教授等, 有职业转型规划的模 2 /16

3 拟版图工程师数字前端设计工程师器件工艺工程师等以及相关行业市场研究人员与 VC 投资者课程 PPT 为中英文, 授课为中文五授课专家介绍王迎春博士 PhD. 芯片设计技术总监紫光展讯通信 ( 北京 ) 有限公司 (Spreadtrum) 王迎春先生 2015 年加入展讯, 负责超深亚微米集成电路芯片的物理设计方法学与设计流程的开发在加入展讯前, 先后曾在 Cadence 与 Synopsys 公司的设计服务部门 (Design Service) 工作过 13 年, 这在期间, 带领团队完成了 CPU 移动通信数字电视消费类电子等各种领域的复杂数字 SoC 芯片的物理设计, 涉及到跨越各个摩尔时代的主要工艺节点, 包括 0.25um 0.18um 0.13um 90nm 65nm 40nm 28nm 16nm 14nm 等王迎春先生, 在半导体行业拥有近 18 年的工作经验, 他在逻辑综 ( Logic Synthesis) 布局规划(Floorplan) DFT 时钟树综合(CTS) 时序收敛 (STA Timing Signoff) 低功耗设计(Low Power Design) 信号完整性(SI /Crosstalk/Jitter) ESD 可制造性设计(DFM) 压降与电迁移(IR-Drop/EM) 分析物理验证 (DRC /LVS) 等各个技术领域都有很深入的研究, 并积累了很多设计成功项目的实践经验王迎春先生, 精通 Cadence Synopsys 及 Mentor 等公司主要数字芯片设计的 EDA 设计工具, 包括 RTL 综合的 DC/RC 布局布线的 EDI /ICC /ICCII 功耗与电源完整性的 Votus/PrimeRail 时序验证的 PT-SI/Tempus 寄生参数提取的 QRC/StarRC 物理验证的 PVS/Hercules/ICV/Calibre DFTMAX/TMAX, 以及模拟设计 Virtuoso/Laker/ICWB 等王迎春先生, 在 2000 毕业于西北工业大学, 获得集成电路与系统专业博士学位, 毕业之后的头 2 年在北京大学从事嵌入式处理器方面的博士后研究工作, 这在期间, 在前端 RTL 设计微架构设计功能验证等方面做了大量的研究型工作 3 /16

Charles Zheng 自 2012 年起担任 NVIDIA 公司中国区 VLSI 部门的总监至今, 负责包括游戏 (Gaming) 数据中心 (Data Center) 移动 (Mobile) 以及汽车 (Automotive) 等不同应用领域的集成电路芯片产品的研发与项目管理工作, 协调与印度 (India) 英国 (UK) 以及美国 (USA) 等不同地域研发中心技术团队的项目计划

4 Charles Zheng 中国区 VLSI 部门负责人总监英伟达半导体 ( 上海 ) 有限公司 (NVIDIA) Mr. Charles Zheng, 于 2001 年在美国硅谷加入 NVIDIA 公司, 参与并领导团队负责 GPU CPU Chipset 等复杂芯片项目的研发设计 ; 在 2005 年他被公司派遣到上海, 组建 NVIDIA 上海研发中心, 负责超深亚微米集成电路的物理设计封装设计设计方法学与流程开发 Mr. Charles Zheng 自 2012 年起担任 NVIDIA 公司中国区 VLSI 部门的总监至今, 负责包括游戏 (Gaming) 数据中心 (Data Center) 移动 (Mobile) 以及汽车 (Automotive) 等不同应用领域的集成电路芯片产品的研发与项目管理工作, 协调与印度 (India) 英国 (UK) 以及美国 (USA) 等不同地域研发中心技术团队的项目计划执行与沟通在过去的 10 年里, 他所带领的团队参与了 NVIDIA 每一代 GPU 和 Tegra 芯片的设计开发, 并且还独立承担了其中几款芯片的全部设计任务在加入 NVIDIA 之前,Mr. Zheng 曾任职于 EDA 公司 Avant!( 2002 年被 Synopsys 并购 ), 负责芯片物理设计软件的技术支持工作, 在这期间积累了丰富的客户支持经验, 并协助过多家知名芯片设计企业优化与开发芯片设计流程, 为 Avant! 公司创造了多个客户支持的成功案例 Mr. Charles Zheng 在半导体行业拥有近 20 年的芯片设计 CAD 流程开发等工程与管理的工作经验, 参与设计的芯片制程工艺, 包括早期的 0.35um 0.25um 0.18um 90nm 65nm 40nm, 与 20nm 16nm 14nm, 以及最新的 10nm 各个工艺节点, 晶圆制造流片的 Foundry/Fab 包括 TSMC UMC IBM Samsung SMIC Toshiba 等生产厂商他所参与或者领导团队设计过的芯片, 不管是较早工艺中等规模, 还是最新工艺节点超大规模门级芯片架构高性能指标的芯片, 都保持着高流片成功率以及大规模量产的记录在集成电路设计的过程中, 他一直与业界知名的 EDA IP 供应商进行紧密的合作与交流, 不断优化设计流程与方法学 Mr. Charles Zheng 在 1990 年与 1993 年, 先后获得复旦大学物理学 (Physics) 学士和硕士学位, 并于 1997 年获得美国华盛顿大学 (University of Washington) 的电子工程 (Electronic Engineering,EE) 硕士学位此外在 2000 年至 2012 年期间, 参加了中欧国际工商学院的 EMBA 课程, 并获得了高级管理人员工商管理硕士学位王国良 Francis Wang 创始人不总裁上海良宁半导体科技有限公司 4 /16

王国良先生, 在 2016 年筹备创立了上海良宁半导体科技有限公司, 是一家 EDA 软件设计以及提供集成电路设计服务的公司, 他是创业型公司的创始人与总裁致力于建立完全自主化的 EDA 设计工具, 填补我国集成电路 EDA 设计领域的空白王国良先生, 从 2013 年 -2015 年期间, 服务于 Cadence 上海芯片设计服务部门, 专注于先进工艺节点 (Advanced

5 王国良先生, 在 2016 年筹备创立了上海良宁半导体科技有限公司, 是一家 EDA 软件设计以及提供集成电路设计服务的公司, 他是创业型公司的创始人与总裁致力于建立完全自主化的 EDA 设计工具, 填补我国集成电路 EDA 设计领域的空白王国良先生, 从 2013 年年期间, 服务于 Cadence 上海芯片设计服务部门, 专注于先进工艺节点 (Advanced Process) 的大型 SoC 项目的物理设计 (Physical Implementation), 参与了包括展讯瑞芯微国防科大 LG 等客户的应用处理器 (Application Processor) 能够完成从 180nm 到 16nm 各个工艺节点复杂项目在加入 Cadence 之前, 他曾就职于 Fujitsu 上海芯片设计服务部门, 期间主要负责与北美和德国的客户合作设计复杂 SOC 物理设计与验证工作王国良先生在半导体行业至今有近 10 年时间, 专注于芯片 Design Service 在这期间, 积累了从数字前端到后端, 以及模拟工艺等多方面的理论与项目实践经验, 包括低功耗设计 (Low Power Design) RTL2GDS 全流程 ( 逻辑综合形式验证静态时序功耗分析布局规划物理验证 DFT/DFM) Perl & Tcl 脚本编程项目管理王国良先生, 在 2007 年毕业于桂林电子科技大学, 获得微电子与固态电子学专业学士学位陶然 Ran Tao 主任应用工程师 (Principle AE) 楷登电子科技 ( 上海 ) 有限公司 (Cadence) 5 /16 Digital and Signoff Group

陶然先生,Cadence 中国 Digital and Signoff Group 主任应用工程师于 2007 年加入 Cadence, 有着近十年 EDA 行业及数字后端设计经验, 积累了数字逻辑综合形式验证数字后端物理实现数字低功耗设计数字功耗与电源完整性分析, 以及数字与封装协同设计与仿真等多方面理论与实际项目的经验独立完成或协助支持国内客户完成多次数字芯片项目, 包括从

6 陶然先生,Cadence 中国 Digital and Signoff Group 主任应用工程师于 2007 年加入 Cadence, 有着近十年 EDA 行业及数字后端设计经验, 积累了数字逻辑综合形式验证数字后端物理实现数字低功耗设计数字功耗与电源完整性分析, 以及数字与封装协同设计与仿真等多方面理论与实际项目的经验独立完成或协助支持国内客户完成多次数字芯片项目, 包括从 180nm 到 16nm 各个工艺节点的设计, 大型低功耗 SoC 项目, 高速 CPU GPU 模块, 大型数字芯片数字后端与封装协同设计, 以及超大规模数字芯片功耗与电源完整性分析等另外在 EDA 工具和数字后端设计方法学的培训方面也有多年经验在加入 Cadence 前, 他就职与国家高性能集成电路 ( 上海 ) 设计中心, 主要负责大型复杂 SoC 的物理设计与验证工作陶然先生,2004 年毕业于电子科技大学微电子与固体电子学院, 获微电子专业学士学位 2009 年毕业于浙江大学信息与电子学院, 获电子与通信工程专业工程硕士学位谢江 Jiang Xie ( 助教 ) 主任应用工程师 (Principle AE) 楷登电子科技 ( 北京 ) 有限公司 (Cadence) Digital and Signoff Group 6 /16

谢江, 先担任 Cadence 北京区域 Digital and Signoff Group 主任应用工程师于 2015 年加入 Cadence, 有十二年以上数字芯片后端设计经验及项目管理经验积累了芯片后端设计布局布线 (P&R) 时钟树综合 (CTS) 及时序收敛 (Timing Closure) 静态时序分析 (STA) 静态功耗分析 (Power) IR-Drop 电压降分析,

7 谢江, 先担任 Cadence 北京区域 Digital and Signoff Group 主任应用工程师于 2015 年加入 Cadence, 有十二年以上数字芯片后端设计经验及项目管理经验积累了芯片后端设计布局布线 (P&R) 时钟树综合 (CTS) 及时序收敛 (Timing Closure) 静态时序分析 (STA) 静态功耗分析 (Power) IR-Drop 电压降分析, 电子迁移 EM 及可靠性分析 (Reliability) 物理验证 (LVS/DRC) 芯片测试及封装等方面的丰富项目经验曾在台积电, 中芯国际, 富士通等晶圆代工厂有过 16nm 28nm 40nm 90nm 130nm 多个工艺节点的多次成功投片经验在加入 Cadence 前, 曾在新加坡就职于 AVAGO Technologies ( 安华高科技 ), 主要负责含高速 SERDES 接口的相干交换路由器芯片, 高速网络芯片, 及高速向量处理器芯片等复杂的 SOC 芯片的后端设计工作在北京华虹工作期间, 曾带领后端设计团队完成国家核高基项目的成功投片 1997 年毕业于北京邮电大学, 获电子工程专业学士学位, 2004 年毕业于新加坡国立大学, 获微电子专业硕士学位 2011 年毕业于美国伊利诺伊大学芝加哥分校, 获 MBA 学位张洋 Yang Zhang ( 助教 ) 主任应用工程师 (Principle AE) 楷登电子科技 ( 深圳 ) 有限公司 (Cadence) Digital and Signoff Group 7 /16

8 张洋先生, 自 2011 年加入 Cadence 至今, 负责 Cadence 公司在深圳区域数字芯片设计产品的主任应用工程师 (Principle AE), 在此期间, 专注于大客户的先进工艺节点和关键项目的技术支持和合作包括 TSMC28 纳米 16 纳米 10 纳米的物理设计, 以及高性能处理器核心的性能提升覆盖的 Cadence 产品主要有物理设计布局布线 PnR 工具 EDI Innovus 逻辑综合工具 RTL Compiler, 时序分析工具 ETS,Tempus 等在进入 cadence 公司之前, 张洋先生服务于德州仪器公司和上海奇码电子的芯片设计部门, 负责芯片项目的后端实现, 有丰富的先进工艺和复杂芯片设计经验张洋先生 2001 年毕业于上海复旦大学电子工程系, 获得微电子专业学士学位六课程安排培训时间 : 2016 年 5 月 13 日 - 5 月 14 日 ( 共二天 ) 培训地点 : ( 三地同步直播, 您可就近选择听课地点 ) 北京 : 北方微电子四楼会议厅北京市亦庄经济技术开发区文昌大道 8 号现场老师 : 王迎春 (Spreadtrum) 谢江 (Cadence) 8 /16

9 上海 : 中兴和泰酒店二楼会议厅上海市浦东新区张江高科技园区科苑路 866 号现场老师 : 王国良 ( 良宁科技 ) 陶然 (Cadence) 深圳 : 深圳集成电路设计产业化基地管理中心深圳市南山区科技中二路软件园一期四号楼 527 培训室现场老师 :Charles Zheng (NVIDIA) 张洋 (Cadence) 七课程体系 : 1) 理论与方法学集中授课 : 2016 年 5 月 13 日 -14 日 ( 共二天 ), 老师将系统讲授物理设计方法学与流程, 先进工艺 Signoff 与项目管理, 以及 EDA 工具与实训项目案例演示 2) 课后云端项目案例实训 :2016 年 5 月 23 日 -8 月 23 日 ( 共三个月 ), 课后给每个学员提供云端服务器登录账号, 学员根据项目实训手册,EDA 软件 ( 业界主流数字后端设计软件与标准验证工具 ) 及项目数据 database, 完成实训项目案例从布局到时序收敛, 乐麦夫教育老师提供技术支持与答疑, 涉及的有关 EDA 工具与实训项目如下 : a) 物理设计 PnR: (Floorplan, Placement, Routing, CTS, Power Stripe) Cadence: 1. Encounter Digital Implemetation (EDI14.2 ) 2. INNOVUS 15.2 b) 逻辑综合 :RTL Synthesis Cadence: 1. RLT Compiler (RC14.2) 2. GENUS 15.2 c) 静态时序与信号完整性 :STA(Static Timing Analysis) and SI (Signal Integrity) Cadence: 1. Tempus Tempus 15.2 (Setup, Hold, Jitter, Slack, Crosstalk) 9 /16

10 d) 芯片封装功耗与压降分析 :Power/IR-Drop/EM (IC-Package Power Integrity Co-analysis) Cadence: 1. Voltus Voltus 15.2 (Die Power Model, Static/Dynamic IR-Drop and Voltus-SPA/EM ) 3. Sigrity 2016 (PowerDC, PowerSI, Speed2000, XtractIM -Current Density, Impedance, Static/Dynamic IR-Drop) e) 逻辑等价性检查 :Logic Equivalence Check (LEC) Cadence: 1. CONFRML 14.2 (Conformal 14.2) 2. CONFRML 15.2 (Conformal 15.2) f) 物理验证 :Physical Verification (PV) Mentor: 1. Calibre DRC/LVS 2. Cadence: PVS 15.2 g) 寄生参数抽取 :RLC Parasitics Extraction (QRC) Cadence: 1. EXT EXT 15.2 h) 倒装芯片封装协同设计 :FCCSP/FCBGA Bump/Redistribution Layer Design (RDL) Cadence: 1. SPB 17.2 (Allegro SiP Layout XL) 2. EDI 14.2 / INNOVUS 15.2 / Cadence Digital IC RDL exchange 2) 培训班结束后, 将颁发上海乐麸教育 - 超深亚微米数字集成电路物理设计与验证技能证书八培训费用本次课程培训费 4000 元 / 人 ( 含授课费场地费资料费培训期间午 / 晚餐证书以及纪念品 ), 学员交通食宿等费用自理 ( 开课前将提供相关协议酒店信 10 /16

11 息供选择 ) 请于 2016 年 5 月 10 日前将课程培训费汇至如下银行账号户名 : 上海乐麸教育科技有限公司开户行 : 中信银行上海张江支行帐号 : 九报名方式请各单位收到通知后, 积极选派人员参加报名截止日期为 2016 年 5 月 10 日, 请在此日期前将报名回执表发送至深圳集成电路设计产业化基地管理中心深圳集成电路设计产业化基地管理中心报名与联系方式 : 联系人 : 周岩电话 : [email protected] 附件 :1. 课程介绍 2. 课程大纲 3. 报名回执表 11 /16

12 附件 1 : 课程介绍集成电路物理设计是指设计由功能代码, 按照物理设计的流程, 使用各种经验方法, 从 IO Plan Power Supply Plan Partition Floorplan Place-Opt Clk- Opt Route-Opt 到 Timing Signoff 以及完成各种 Verification 到最终 Tapeout 的全过程物理设计是 Performance Power Area (PPA) 三者 tradeoff 的过程全程都要涉及到逻辑综合 (Logic Synthesis) 时钟树综合(CTS) 布局规划(Floorplan) 参数抽取静态时序 (STA) 与信号完整性 (SI) 功耗(Power) 与电源完整性 (IR- Drop/EM) 物理验证(Physical Verification) 等价性检查(LEC) DFM 等多领域与多方面的知识, 包含工艺技术模拟电路基础数字前端设计部分知识版图设计技术芯片封装互连 DFT 知识静态时序分析技术芯片电源模型低功耗设计 (Power Gating) Perl/TCL 脚本编程技术以及物理设计流程方法内容繁杂且需融会贯通, 然而现实中不会有涵盖如此多跨领域的专业学科每一个工程师由于背景理论不同, 都或多或少的存在理论缺陷, 如此多的内容通常需要工程师数年的实践与摸索, 然而新的技术又层出不穷, 本课程试图找出一条捷径, 然而成功没有捷径只有少走弯路, 再好的方法也需要学员的专注与努力集成电路物理设计是沟通功能代码和物理产品的唯一的桥梁, 重要意义不言而喻随着工艺节点的演进, 数字电路规模不断扩大, 频率日益提高, 功耗成本要求愈加苛刻, 设计难度复杂度倍数增加物理设计如同一座天堑横在所有渴望先进工艺产品与快速市场化产品的公司面前本次培训课程针对物理设计从业人员有志于从事物理设计的人士以及需要了解物理设计的管理人士旨在提供全面而完备的基础理论日新月异的先进技术项目经验沉淀的管理方法并通过课程实践演示, 让学员快速掌握提高, 为公司迅速形成战斗力和使用最新方法服务本课程使用工具与方法均是世界主流工具与世界名企与公司最新流程方法, 具有非常高的借鉴意义 Integrate circuit physical design is refers to the design from function code, according to the physical design flow, using a variety of experience method,from IO Plan,Power Supply,Partition, Floorplan,Place-Opt,Clk-Opt,Route-Opt to timing signoff and complete all verification,then tapeout. With the evolution of process node, larger scale digital circuit, frequency increasing, the power consumption and cost are all the more demanding, design difficulty and complexity ratio increased.physical design as a barrier across all yearn for advanced 12 / 16

13 technology products and rapid market-oriented products company This training course for physics design professionals, and managers need to understand the physical design.aims to provide comprehensive and complete basic theory, advanced technology, project experience and management methods.and through the course practice, let students learn quickly. 附件 2 : 课程大纲授课讲师授课内容 Francis Wang ( 王国良 ) 课程大纲 1-11 Yingchun Wang ( 王迎春 ) 课程大纲 Charles Zheng 课程大纲 Ran Tao ( 陶然 ) 课程大纲 Introduction 1.1 Physical Design Introduction 1.2 Physical Design flow 1.3 EDA Tool Chain 1.4 Physical Design knowledge map 2. Timing Preliminary knowledge 2.1 CMOS Logic Design 2.2 Common Terminology Ideal and Propagated Delay Model Signal Slew and Skew Parasitic Parameter (RC) and Delay calculation Process Corner and Design Mode 2.3 Clock Model 3. Libraries 3.1 Introduction 3.2 Physical Library 3.3 Logical and Timing Library 3.4 Standard Cell Library 3.5 Summary 4. Basic Static Timing Analysis 4.1 Introduction 4.2 Design Constrain methodology 4.3 Timing Verification : setup and hold 13 / 16

14 4.4 Timing Verification : others 4.5 Summary 5. Chip Planning 5.1 Introduction 5.2 Input Output Planning 5.3 Power Supply Planning 5.4 Hierarchical Design Planning and Partition 5.5 Summary 6.Floorplanning and Placement 6.1 Introduction 6.2 Common Floorplan flow Pin Assign Region and Macro Planning Power Mesh Planning Pre Place Instance 6.3 Placement 6.4 Physical Design Routing Feasibility Study 6.5 Summary 7. Ideal clock model In place Optimize 7.1 Introduction 7.2 Ideal Clock IPO methodology Buffer repeater Cell Sizing Netlist Restructuring Useful skew 7.3 Physical Design Timing Feasibility Study 7.4 Floorplan Placement and Place-opt relationship 7.5 Summary 8. Clock Tree Synthesis and Optimization 8.1 Terminology and introduction 8.2 Zero-skew Clock Tree Synthesis Theoretical basis Methodology and Flow 8.3 Common Considerations Skew Buffer Transition and Leaf Transition Max Delay and Clock Latency Tradeoff and Summary 8.4 Propagated clock In Place Optimization Post CTS Routing Feasibility Propagated Timing Fix Hold fix Feasibility Study Analyze Result repair Clock Tree 8.5 Summary Summary traditional CTS flow 14 / 16

15 8.5.2 CCOPT and modern CTS 9. Routing and Actual Layout In Place Optimization 9.1 Special Route 9.2 Global Route and Detail Route 9.3 Resistance and capacitance Extraction 9.4 Crosstalk and Noise Terminology Timing Analysis with SI 9.5 Actual Layout In Place Optimization Physical Violation Analysis and Fix Timing Violation and DRV 9.6 Summary 10. Timing Closure 10.1 Introduction 10.2 Timing Closure iteration and Flow Physical Design Timing Flow Post Layout Timing Closure Iteration Traditional Timing Fix Flow 10.3 Design Rule Violation Fix and Signoff Design Rule Violation Analysis DRV Fix methodology 10.4 Multi-Mode Multi Corner Timing Signoff Signoff Condition define Timing Signoff Flow 10.5 Noise and Glitch Signoff Glitch Define Glitch Fix Reduce Noise Methodology 10.6 Summary 11. Verification 11.1 Formal Verification 11.2 Functional Verification 11.3 Timing Verification 11.4 Physical Verification 11.5 Power Consumption and Voltage Drop Verification 11.6 Summary 12. VDSM Design Challenges 12.1 Variation 12.2 DFM 12.3 Power 12.4 Patterning 12.5 Reliability 13. Advanced Design Flow to Maximize PPA (Performance/Power/Area) 13.1 Floorplan 15 / 16

16 Best Practice Power network synthesis Partition 13.2 Physical Synthesis ICG Optimization Datapath optimization Congestion minimization Signal EM 13.3 CTS Clock Mesh Hybrid Clock Tree CCD/ CCOpt OCV Sustainable tree 13.4 Routing Crosstalk Reduction DRC Convergence DPT Routing NDR DFM 13.5 Post-Routing Optimization Timing DRC Closure Setup/ Hold Closure Leakage Power Recovery 14. Quick Iteration in Advanced Design to short learning curve 14.1 Focus on left side 14.2 Learn from partial data 14.3 Simplify process 14.4 Iterate on design 15. Quality Control in Advanced Design to quick convergence 15.1 Database 15.2 EDA Tools 15.3 Implementation Flow 15.4 Engineering Team 16. Key Consideration in Advanced Design to effective management 16.1 Planning Technology node IP Schedule Performance and Cost 16.2 Flow and Tool 16.3 Resourse 16.4 Team 17. Best Practice in Advanced Design to efficient execution 17.1 Early Planning Foundry Specification 16 / 16

17 Top-down approach 17.2 Transparent Boundary 17.3 Collaborative Interface 17.4 Sign-off in Process 18. Future Trend in Advanced Design 18.1 Technology Node 18.2 Tool Development 18.3 Business Model 18.4 Engineering Capability 19. Flipchip CSP/BGA RDL IC-PKG Codesign 19.1 Flipchip RDL IC-PKG Codesign Mothodology Introduction 19.2 EDI & SiP RDL Database Exchange Flow 19.3 Example Demo 19.4 Flow Labs 17 / 16

18 附件 3 超深亚微米数字集成电路物理设计与验证培训班报名注册表单位名称通信地址单位联系人姓名职务电话手机电子邮箱参加学员名单姓名职务电话手机电子邮箱课程报名注册信息 : A 请及时将此回执表填好后电邮回复到深圳集成电路设计产业化基地管理中心 ; ( 邮箱 :[email protected], 电话 : ); B 课程费用:4000 元 / 人 ; 共人, 合计金额元贵司发票抬头 : 纳税人识别号 : 开户行及账号 : 营业地点 : 电话 : 以上费用包含 : 本次课程培训费 4000 元 / 人 ( 含授课费资料费培训期间午 / 晚餐证书及纪念品 ) 学员交通住宿等费用自理如有特殊要求请不组委会取得联系注 : 若因丌可预测的突发因素导致课程变更, 承办单位将变更信息及时通知各学员单位培训时间 : 2016 年 5 月 13 日 - 5 月 14 日 ( 共二天 ) 培训地点 : ( 北京上海深圳三地全程同步直播, 您可就近选择以下听课地点 ) 北京 : 北方微电子二楼会议厅 ( 北京市亦庄经济技术开发区文昌大道 8 号 ) 上海 : 中兴和泰酒店二楼会议厅 ( 上海市浦东新区张江高科技园区科苑路 866 号 ) 深圳 : 深圳集成电路设计产业化基地管理中心 ( 深圳市南山区科技中二路软件园一期四号楼 527 培训室 ) 银行转帐 : 开户名 : 上海乐麸教育科技有限公司开户行 : 中信银行上海张江支行帐号 : 请备注听课地点 : 18 / 16

混訊設計流程_04.PDF

混訊設計流程_04.PDF CIC Referenced Flow for Mixed-signal IC Design Version 1.0 (Date) (Description) (Version) V. 1.0 2010/11/ Abstract CIC IC (Mixed-signal Design Flow) IC (Front End) (Back End) Function Timing Power DRC