Training

Size: px

Start display at page:

Download "Training"

镡斐苍
7 years ago
Views:

1 高等计算机系统结构主存与存储管理系统 Main Memory & Memory Management ( 第六讲 ) 程旭

2 复习 : 存储系统的扩展图示处理器控制 Memory 数据通路 Memory Memory Memory Memory 速度 : 最快最慢容量 : 最小最大每位成本 : 最高最低

3 复习 : 局部性原理局部性原理 : CPU 访问存储器时, 无论是取指令还是存取数据, 所访问的存储单元都趋于聚集在一个较小的连续区域中两种不同类型的局部性 : 时间局部性 (Temporal Locality): 如果一个信息项正在被访问, 那么在近期她很可能还会被再次访问 - 原因 : 程序循环堆栈空间局部性 (Spatial Locality): 在最近的将来将用到的信息很可能与现在正在使用的信息在空间地址上是临近的 - 原因 : 指令顺序执行数组存放

4 复习 : 减小 Cache 失效率 CPUtime = IC CPI Execution + 3 Cs: Compulsory, Capacity, Conflict 降低失效率 1. 通过增大块大小减少失效 2. 通过增大相联度减少失效 3. 通过 Victim Cache 减少失效 4. 通过伪 - 相联减少失效 5. 通过硬件预取指令或数据减少失效 6. 通过软件预取数据减少失效 7. 通过编译优化减少失效注意 : 在评价性能时仅仅侧重于某一个参数是危险的 Memory accesses Instruction Miss rate Miss penalty Clock cycle time

5 复习 : 降低 Cache 失效损失 CPUtime = IC CPI Execution + Memory accesses Instruction Miss rate Miss penalty Clock cycle time 五种技术失效时, 读比写优先子块放置失效时, 提前重启和关键存储字先送非阻塞 Cache (Hit under Miss, Miss under Miss) 二级 Cache 可适用于多级 cache 问题 : 到 DRAM 的时间可能随着 cache 的级数而增长乱序执行 CPU 可以隐藏第一级数据 cache 的失效, 但在第二级 cache 失效时会暂停

6 复习 : 减小在 Cache 中的命中时间四种技术通过小而简单的 Cache 加快命中时间通过避免地址变化加快命中通过流水化写操作来加快命中通过小子块来加快失效时的写操作

7 随机存储器 (RAM) 技术为什么计算机设计人员需要了解 RAM 技术? 处理器的性能通常受到存储器带宽的限制随着集成电路密度的增加, 一些存储器将和处理器集成在同一芯片上 - 片载存储器来满足特殊需求 - 指令 cache - 数据 cache - 写缓冲器为什么不用触发器技术来实现 RAM? 密度 :RAM 需要更高的密度

8 微处理器 - 主存 (DRAM) 的延迟差距 1000 CPU Proc 60%/yr Processor-Memory Performance Gap: (grows 50% / year) Performance Time DRAM DRAM 7%/yr.

9 主存性能简单 : CPU Cache 总线和主存同宽 (32 或 64 位 ) 宽度 : CPU/Mux 1 个存储字 ; Mux/Cache 总线和主存 N 个存储字 (Alpha: 64 位 & 256 位 ; UtraSPARC 512) 交叉 (Interleaved): CPU Cache 和总线 1 个存储字 : 存储器 N 个存储体 (4 模 ); 示例为字交叉 (word interleaved) CPU CPU CPU Cache bus M mux cache bus M Cache bus M M M M 第一种解决方案高带宽 DRAM 第二种解决方案存储器和 Cache 之间宽数据通路第三种解决方案存储模块交叉访问

10 增加带宽交叉访问 (Interleaving) 非交叉访问的访问模式 : CPU Memory 得到 D1 开始访问 D1 四路交叉访问的访问模式 : 访问体 0 访问体 1 访问体 2 开始访问 D2 访问体 3 我们可以再次访问体 0 CPU Memory Bank 0 Memory Bank 1 Memory Bank 2 Memory Bank 3

11 高带宽主存系统 CPU CPU CPU cache bus M mux cache bus M cache bus M M M M Solution 1 High BW DRAM Example: Page Mode DRAM Rambus Solution 2 Wide path between memory & cache Example: Alpha AXP bit wide bus, L2 cache, and memory. Solution 3 Memory bank interleaving Example: Alpha GByte 4 bank memory module

12 主存性能时序模型 ( 字长 32 位 ) 1 个周期发送地址, 6 个周期访问时间, 1 个周期发送数据 Cache 块为 4 个字 Simple M.P. = 4 x (1+6+1) = 32 Wide M.P. = = 8 Interleaved M.P. = x1 = 11

13 独立存储体独立访问与顺序访问的存储体多处理器 I/O CPU(Hit under n Misses, 非阻塞 Cache) 超体 (Superbank): 包含若干 Bank, 支持同时的多路访问体 (Bank): 所有的存储器在单块传输中都活跃体数为多少? 体数一个体中访问存储字所需的时钟数为了支持顺序访问, 否则在上一次访问完成之前, 就会再次访问原存储体 ( 就像向量处理的方式 ) Superbank number Superbank offset bank number bank offset

14 避免体冲突程序 int x[256][512]; for (j = 0; j < 512; j = j+1) for (i = 0; i < 256; i = i+1) x[i][j] = 2 * x[i][j]; 即使有 128 个体, 由于 512 是 128 的倍数, 字访问时还会出现冲突软件 : 循环交换或声明数组大小不是 2 的幂次 ( 数组填充 [Array padding]) 硬件 : 质数存储体体号 = 地址 mod 体数体内地址 = 地址 mod 体内字数体号 < 体数体内地址 < 体内字数地址 < 体数 * 体内字数体数和体内字数互质

15 快速体号中国余数定理整数 ai 和 bi 满足下列规则 : b i = x mod a i,0 b i < a i,0 x < a 0 a1 a 2 并且如果 i j 时 ai 和 aj 互质, 那么整数 x 只有唯一结果 ( 确定映射 ): 体号 = b 0, 体数 = a 0 ( 本例为 3) 体内地址 = b 1, 体内字数 = a 1 ( 本例为 8) N 个字编址为 0 到 N-1, 质数体数, 字数为 2 的幂次 Seq. Interleaved Modulo Interleaved Bank Number: Address within Bank:

16 存储技术静态存储器 :SRAM Register File 动态存储器 :DRAM SDRAM DDR 和 RAMbus 主存系统体系结构研究存储管理系统介绍与回顾总结

17 静态 RAM 单元 6 管 SRAM 单元 0 1 word ( 行选 ) word 0 1 bit bit 写操作 : bit 1. 驱动位线 (bit) 2. 选择行读操作 : 拉高 1. 对两条位线预充电, 使得 bit Vdd 2. 选择行 3. 存储单元将一条线拉为低 4. 列上的信号放大器检测 bit 和 bit 之间的差异 bit

18 典型的 SRAM 组织 : 16 字 4 位 Din 3 Din 2 Din 1 Din 0 Precharge WrEn Wr Driver & Wr Driver & Wr Driver & Wr Driver & - Precharger + - Precharger + - Precharger + - Precharger + SRAM Cell SRAM Cell SRAM Cell SRAM Cell SRAM Cell SRAM Cell SRAM Cell SRAM Cell Word 0 Word 1 Address Decoder A0 A1 A2 A SRAM Cell SRAM Cell SRAM Cell SRAM Cell - Sense Amp + - Sense Amp + - Sense Amp + - Sense Amp + Word 15 Dout 3 Dout 2 Dout 1 Dout 0

19 寄存器堆所用的单端口 ( 写 ) SRAM 单元 SelA SelB SelW w b a w 为了将新值写入存储单元 : 我们需要同时驱动两边每次只能写入一个存储字增设另外一对位线 (w 和 w) 可以同时进行读和写

20 双读端口单写端口的寄存器堆 busw<31> busw<1> busw<0> WrEn - Wr Driver + - Wr Driver + - Wr Driver + SelA0 Register Cell : Register Cell Register Cell : : : Register Cell : Register Cell Register Cell SelB0 SelW0 SelA31 SelB31 Address Decoder Ra Rb Rw SelW31 busa<31> busa<1> busa<0> busb<31> busb<1> busb<0>

21 典型 SRAM 的逻辑图 A N WE_L OE_L 2 N words x M bit SRAM M D 写使能信号通常是低电平有效 (WE_L) Din 和 Dout 是结合在一起的 : 需要一个新的控制信号输出使能信号 (OE_L) WE_L 有效 (Low), OE_L 禁止 (High) - D 为数据输入 WE_L 禁止 (High), OE_L 有效 (Low) - D 为数据输出 WE_L 和 OE_L 都有效 : - 结果不确定. 千万不要这样做!!!

22 典型的 SRAM 定时 A N WE_L OE_L 2 N words x M bit SRAM M D Write Timing: Read Timing: D Data In High Z Garbage Data Out Junk Data Out A Write Address Junk Read Address Read Address OE_L WE_L Write Hold Time Write Setup Time Read Access Time Read Access Time

23 进一步分析 SRAM 单元 6 管 SRAM 单元 word ( 行选择 ) word P1 P2 N1 N2 bit bit bit bit 通常 SRAM 具有许多存储字 ( 行 ) 位线 (bit lines) 就很长, 因而也就具有较大的电容晶体管 N1 N2 P1 和 P2 就必须非常小晶体管 N1 P1 没有足够的能量来快速驱动位线 (Bit): 需要增设一个信号放大器 (sense amplifier) 来比较 Bit 和 Bit

24 SRAM 的问题 Select = 1 P1 P2 Off On On N1 On Off N2 On bit = 1 bit = 0 六个晶体管需要较多的芯片面积假设在某单元中存储 0 : 晶体管 N1 将试图将 Bit 拉为 0 晶体管 P2 将试图将 Bit 为 1 但是由于这些位线在预充电时都将置为高 : 那么是否必须需要 P1 和 P2?

25 SRAM 的问题 ( 续 ) Select = 1 N1 的门电容 Vdd P2 当将入 0 到这个单元时, 置为高在下一次写入之前, P2 将一直保持为高 On On On N1 On bit = 1 bit = 0 P 型晶体管 (P2) 具有三个功能 : 在读操作期间, 将 Bit 线驱动为高 (Select = 1) 在下一次写操作之前, 保持 N1 的门一直在高电平在读操作期间, 防止 N1 的门电容将它的所有电荷都泄漏给 Bit

26 4 管 RAM 单元 Row Select 读操作 : 1. 对 b 预充电, 使得 b Vdd 2. 选择行 3. 感应 4. 放大数据 5. 写刷新 : 假读周期写操作 : 1. 驱动位线 ( bit lines) 2. 选择行在读取数据期间, 消耗掉的电荷, 必须被恢复 b 优点 : 较小 : 取消了 2 个负载设备和 1 个供电端缺点 : 附加了刷新周期降低了抗干扰能力 b

27 单管单元写操作 : 1. 驱动位线 2. 选择行读操作 : 1. 预充电, 使得位线 Vdd 2. 选择行 3. 单元和位线共享电荷位线 - 在位线上只有非常小的电压变化 4. 感应 ( 非常奇妙的感应放大器 ) - 可以检测到大约一百万电子伏特的变化 5. 写 : 恢复电压值刷新 1. 仅仅需要对每个单元进行一次假读操作行选择

28 DRAM 引论 Dynamic RAM (DRAM): 需要刷新密度非常高耗电非常低 ( 工作时 0.1~0.5 W, 等待 (standby)0.25 ~10 mw) 每位的成本非常低管脚敏感 : - 输出使能 (Output Enable: OE_L) - 写使能 (Write Enable:WE_L) addr - 行地址过滤 (Row address strobe: ras) - 列地址过滤 (Col address strobe:cas) log N 2 r o w cell array N bits c o l sense 单感应放大器耗电较少, 面积小 D

29 传统的 DRAM 组成位线 ( 数据 ) 行译码器 RAM 单元阵列 RAM Cell Array 每个交叉点代表一个单管 DRAM 单元字选择 ( 行选择 ) 行地址列选择器 & I/O 电路列地址数据行和列地址在一起 : 每次选择一位

30 典型的 DRAM 组成典型 DRAMs: 并行访问多位例如 : 2 Mb DRAM = 256K x 8 = 512 行 x 512 列 x 8 位行和列地址并行作用于所有 8 个位面 (planes) 位面列位面 Kb DRAM 512 行位面 Kb DRAM 的一个位面 256 Kb DRAM D<7> D<1> D<0>

31 典型 DRAM 的逻辑框图 RAS_L CAS_L WE_L OE_L A 256K x 8 9 DRAM 8 D 控制信号 (RAS_L, CAS_L, WE_L, OE_L) 都是低电平有效 Din 和 Dout 合并在一起 (D): WE_L 有效 ( 低 ), OE_L 禁止 ( 高 ) 时, - D 作为数据输入管脚 WE_L 禁止 ( 高 ), OE_L 有效 ( 低 ) - D 作为数据输出管脚行和列地址共享相同的一组管脚 (A) RAS_L 变成低 : 管脚 A 被锁定为行地址 CAS_L 变成低 : 管脚 A 被锁定为列地址

32 DRAM 写操作定时当 RAS_L 有效时, 所有 DRAM 开始访问 RAS_L CAS_L WE_L OE_L A 256K x 8 9 DRAM 8 D RAS_L DRAM 写时钟周期 CAS_L A Row Address Col Address Junk Row Address Col Address Junk OE_L WE_L D Junk Data In Junk Data In Junk WR Access Time Early Wr Cycle: WE_L asserted before CAS_L WR Access Time Late Wr Cycle: WE_L asserted after CAS_L

33 DRAM 读操作定时当 RAS_L 有效时, 所有 DRAM 开始访问 RAS_L CAS_L WE_L OE_L A 256K x 8 9 DRAM 8 D RAS_L DRAM 读时钟周期 CAS_L A Row Address Col Address Junk Row Address Col Address Junk WE_L OE_L D High Z Junk Data Out High Z Junk Read Access Time Output Enable Delay Early Read Cycle: OE_L asserted before CAS_L Late Read Cycle: OE_L asserted after CAS_L

34 DRAM 读操作定时

35 周期时间与访问周期访问时间周期时间时间 DRAM ( 读 / 写 ) 周期时间 >> DRAM ( 读 / 写 ) 访问时间 DRAM ( 读 / 写 ) 周期时间 : 我们可以以多快的频率来开始进行存储访问? 比喻 : 我们只能在 4x 的年度的夏天, 才能收看到奥运会足球赛 DRAM ( 读 / 写 ) 访问时间 : 一旦我们开始进行访问, 那么要过多长时间可以获得数据? 比喻 : 在奥运会期间, 一旦我们想看, 最多等一天就可以收看到下一场比赛 DRAM 的带宽限制 : 比喻 : 如果我们 2002 年还想看新的世界级足球比赛?

36 计算机中的主存系统

37 主存访问过程

38 DRAM 技术的发展 Throughput vs. Latency

39 快速页模式 (Fast Page Mode, FPM)DRAM 常规 DRAM 组成 : N 行 x N 列 x M 位同时读和写 M 位每 M 位访问需要一个 RAS / CAS 周期 FPM DRAM N x M 锁存器来保存一行列地址 N 行列地址 M 位输出 N 列 DRAM N 列 M 位行地址在读取一行到寄存器后仅仅需要 CAS 来访问该行中的其他 M 位存储块 (bank) 在 RAS_L 保持有效, 同时 CAS_L 不断变化 N 行 DRAM N x M SRAM M 位输出 M 位行地址

40 快速页模式操作 DRAM 性能指标 :(x-y-y-y, 例如 ) x:first data access time in clock/bus cycles y:successive burst data access time in clock/bus cycles

41 快速页模式操作

42 EDO DRAM(Extended Data Out) (20%-40% 性能提升 ) EDO DRAM 性能指标 : at 66MHz

43 Burst EDO DRAM

44 SDRAM(Synchronous DRAM) 基于 DRAM 的技术 (CAS RAS,etc) 允许在一个 DIMM 中包含多个 BANK DIMM SDRAM 168 pin 增加了 ba0 ba1 两个管脚与 CPU 或芯片组使用同步时钟信号五组控制信号, 可组成多种命令 CS:chip select RAS:raw address select CAS:col address select WE:write enable DQM:output enable 更好的支持 Burst 方式可编程设置模式 : Bust length,sequence...

45 SDRAM(Synchronous DRAM) SDRAM Mode Register

46 SDRAM read

47 SDRAM performance CAS Latency is important x-y-y( 例如 :3-2-2) CAS Latency the RAS-to-CAS delay RAS precharge time 时钟主频 PC66:66MHz PC100:100MHz PC133:133MHz

48 DDR SDRAM DDR:Double data rate 时钟上升沿和下降沿均可以发送数据 ( 带宽 X2!!) 在原有的 SDRAM 的架构基础上加以较小的改进 ( 可复用原有生产线 ) SDRAM 和 DDR 均为开放标准 (JEDEC)(Important!!) SDRAM DDR

49 DDR-SDRAM Timing Diagram

memory module 目前使用的都是 DIMM 时钟频率 PC1600 100MHz -

50 图 1: 图 2: SDRAM 的 Bank 和内存规范 4M X 1bit X 32chip 4bank in a dimm SIMM DIMM single/doul in-line memory module 目前使用的都是 DIMM 时钟频率 PC MHz MB/s PC MHz PC MHz 图 1 图 2

51 RAMBUS(RDRAM) RAMBUS 内存的发展 : Base RAMBUS Concurrent RAMBUS - 被用于一些娱乐设施 ( 如 SONY PS2), 高端图形工作站以及一些高性能的显卡等 Direct RAMBUS, 存储模块为 RIMM(RamBus In-line Memory Module) 全新的内存架构高时钟速率高带宽 :600MHz 800MHz 私有标准 ( 需要支付专利费用和利润 )

52 RAMBUS 存储架构以 32MB 芯片为例分为 32 个 Bank,1MB/bank Bank=512 row,2kb/row Row = 128 dualocts dualocts = 16 bytes 每个 Bank 连接两个 sense amp 图中左右两个标号相同的 sense amp 是同一个相邻两个 Bank 不可同时读! Bank0 Bank15 Bank16 Bank31 拥有一个私有的 amp 64bits Internal bus 64bits Internal bus 两条 64bits 内部通道

53 RAMBUS 的读操作每次行列选择读出一个 dualocts(128bits) 两条总线各输出 64bits 通过 read mux 转换为 8bits 数据输出 ( 并 -> 串 ) read mux 由 Clock to Master 控制, 经过 4 周期输出 8 组 8bits 数据 ( 双沿 ) Clock to Master: 400MHz 实际数据传输速率 800MHz PC800

54 RAMBUS 构造全貌两个 Write Mux( 串 -> 并 ) 两个地址控制 Row Control Column Control 一组 Ctrl regs

55 RAMBUS vs.sdram- 系统连接

56 RAMBUS vs.sdram- 性能内存规格总线位数时钟频率带宽 pc100 sdram 64 bit 100 mhz 800 mb/s pc133 sdram 64 bit 133 mhz 1.06 gb/s ddr200 sdram 64 bit 100 mhz 2 ddr 1.6 gb/s ddr266 sdram 64 bit 133 mhz 2 ddr 2.1 gb/s ddr300 sdram 64 bit 150 mhz 2 ddr 2.4 gb/s ddr333 sdram 64 bit 166 mhz 2 ddr 2.7 gb/s ddr400 sdram 64 bit 200 mhz 2 ddr 3.2 gb/s pc800 rdram 16 bit 400 mhz gb/s pc1066 rdram 16 bit 533 mhz gb/s rimm3200 rdram 32 bit 400 mhz gb/s rimm4200 rdram 32 bit 533 mhz gb/s

57 SIMM RAMBUS vs.sdram- 封装 single in-line memory module DIMM dual in-line memory module RIMM rambus in-line memory module

58 DDR II SDRAM

59 Direct RAMBUS(DRDRAM)

60 其它 DRAM ESDRAM (Enhanced SDRAM), Ramtron

61 其它 DRAM ESDRAM (Enhanced SDRAM), Ramtron

62 其它 DRAM VCDRAM (Virtual Channel DRAM,NEC)

63 其它 DRAM FCDRAM (Fast Cycle DRAM, 富士 )

64 其它 DRAM MDRAM (Multibanked DRAM) MoSys 1T-SRAM

65 其它 DRAM RLDRAM (Reduced Latency DRAM) 300MHz (3.3ns cycle time) DDR Format I/O Separate row/column address Supply Voltage of 1.8V 144-Ball T-FBGA Package

66 各种 DRAM 的性能比较

67 The Real World DRAM Interfaces

68 PCB 板的 Path Length

69 DRAM Research Areas 提高带宽是最重要目标降低 Latency Topology Memory Command Address Mapping

70 Choices for Future

71 主存系统模型通道 (channel): 主存控制器与 DRAM 之间独立的数据总线目前大部分处理器和北桥芯片组有 2 条通道, 允许同时访问 2 组 DRAM

72 主存控制器的模型研究方法 SimpleScalar 主存控制器和 DRAM 系统模型 Spec2000

73 主存系统的研究空间并行性每个通道都可以独立并行地处理主存访问时间并行性单个通道内多个主存访问延迟的重叠局部性如果连续二个访问指向同一个通道内同一个设备中同一个体同一行, 则第二个主存访问可以仅需要 Read 或 Write 一个命令, 能够大大降低第二个主存访问延迟

74 Embedded DRAM CPU 和 DRAM 合并在一个芯片中消除由于 Pin 和 PCB 所带来的带宽限制巨大的 On-chip L3 Cache 的需求 IRAM

75 虚拟存储系统提供一种理想中的非常非常大的存储器许多工作所需存储器的总和大于实际的物理存储器每个工作的地址空间大于实际的物理存储器使得可利用的 ( 快速昂贵 ) 的物理存储器得以很好地利用简化存储器的管理 ( 当今, 使用虚拟存储技术的主要原因 ) 使用存储层次, 保持平均访问时间很低至少包括两级存储层次 : 主存和二级存储虚拟地址程序员使用的地址虚拟地址空间上述地址的集合存储器地址物理存储器中存储字的地址, 也称为物理地址或实地址 ( Real address)

76 虚拟存储系统设计的基本问题如何在分配主存空间以安放代码和数据? 如何为程序分配主存空间, 分配多少, 何时分配? 超过主存容量的一个程序或多个程序的替换策略? 如何软硬件协同保证运行正常? 如何为用户程序提供独立的地址空间? 如何提供存储保护?( 病毒恶意破坏错误的编程 ) reg cache mem disk frame pages

77 页式存储管理将主存物理空间按照固定页面大小分割将不连续的主存物理空间映射为连续的程序虚拟空间提供页表 (OS) 和 MMU(CPU) 管理机制的支持使用 TLB(Translation lookaside buffer) 提供地址快速变换提供页表基址寄存器 V = {0, 1,..., n - 1} 虚拟地址空间 M = {0, 1,..., m - 1} 物理地址空间映射 : V M U {0} 地址映射函数

0 4096 进程页表页帧 0 1 4K 4K 0 4096 页 0 1 2 4K 4K 0 4096 页帧 0 1 4K 4K 7 4K 31 4K 7 4K 进程 1 虚拟地址空间 33 34 进程 2

78 进程页表页帧 0 1 4K 4K 页 K 4K 页帧 0 1 4K 4K 7 4K 31 4K 7 4K 进程 1 虚拟地址空间进程 2 虚拟地址空间索引权限位权限位权限位权限位物理页号物理地址空间 K 索引权限位权限位权限位权限位物理页号进程 1 页表进程 2 页表

79 虚实地址变换机制 MMU(mem management unit) CPU 发出虚拟地址 MMU 通过 table walk 访问主存页表, 获得映射关系 MMU 将虚页号变换为物理页号, 产生物理地址, 访存缺页时, 处理器转到页面失效入口, 交给 OS 处理 VA 虚页号偏移量页表基址寄存器 PA PPN V 页表访问权限偏移量虚实地址变换 PPN 处理器 VA MMU 地址变换机制 PA table walk 地址变换机制页面失效故障入口 OS OS 缺页处理主存页表 DISK OS 完成

80 两级页表变换虚拟地址经过两级页表映射页表基址寄存器存储一级页表首址一级页表中将一个较大虚拟地址范围映射到一个二级页表考虑多页面大小的支持 (4K 64K 4M...) 二级页表页表基址寄存器一级页表代码页数据页

81 快表 TLB(Translation lookaside buffer) TLB(Translation lookaside buffer, 变换旁路缓冲器 ) TLB 是页表的 Cache 典型的实现 :64Entry 全相联存储器同样要实现替换算法等 v 虚页号权限位物理页号相比页表, 要多出虚页号的域 64 路全相联

82 请求页式管理与存储保护请求页式管理 (Demand Paging) 并不一次将代码和数据全部装如主存通过缺页中断保证程序可以正常的运行存储保护页表中的权限位使得 CPU 和 OS 可以在页面一级管理权限 RWX 访问控制 : 限制该页面可否做读写执行操作 U(user): 限制该页面可否由用户态程序访问辅助位 A(Access): 该页是否曾被访问过 M(Modify): 该页是否曾被改变过 ( 思考, 辅助位应由谁设置,MMU or OS?)

83 主要的虚拟存储实现方式段式将程序划分成为若干个地址连续的区域 ( 段 ), 通过段描述符和段内偏移来访问代码段数据段堆栈段共享段等优点 : 十分方便的存储共享和存储保护缺点 : 段的连续性容易造成存储碎片问题? 页式将地址空间划分成大小固定的页优点 : 灵活性好缺点 : 可能造成空间浪费, 即使只使用一个字节也要分配一个页段页式在段式划分的基础上, 将段再划分成页优点 : 解决了段的连续存放问题缺点 : 开销大, 控制复杂, 操作系统多不愿使用

84 虚拟存储的主要组成 MMU:Memory Management Unit TLB:Translation lookaside buffer TLB 的功能一般包含在 MMU 中 Table walking: 页表查找机制页表 : 主存中的虚实地址转换信息物理地址 Main Memory CPU 虚拟地址 MMU TLB Table walking Page Table

85 MMU MMU: 存储管理部件, Memory Management Unit MMU 是系统中进行虚实地址转换的核心部件 MMU 的主要工作如下 : 在 TLB 的协助下完成虚实地址转换维护 TLB 的控制机制负责存储保护在 TLB 失效或非法访问时向处理器发起中断维护一个 TLB 失效后的再填充机制 (Table walking) CPU 虚拟地址 MMU TLB TLB 失效 TLB 命中物理地址 Cache or Main Memory Page Table Table walking

86 TLB TLB: 变换旁视缓冲器,Translation Lookaside Buffer TLB 是内存中页表的 Cache, 用来保存最近用过的页表项信息极大地提高了地址变换的速度相对于 Cache, 页表项的存储局部性更好, 有更小的失效率典型的 TLB 表项包含符号位 VPN PPN 和权限位符号位 : 有效位等 VPN:Virtual Page Number PPN:Physical Page Number,Also as Physical Frame Number 权限位 : 对该页面的访问权限控制, 禁止只读只写读写虚拟地址 VPN Offset Flag VPN PPN Perm 物理地址 PPN Offset

87 TLB( 续 ) VPN TLB 可以应用 Cache 中的绝大部分技术 VPN0 =? 直接映射组相联或者全相联组相联 -> 全相联 -> 组相联多级 TLB VPN1 VPN2 VPN3 PPN0 =? =? =? Victim TLB 等 PPN1 PPN2 PPN PPN3 CPU CPU CPU CPU Instr Data Instr Data Instr Data Instr Data TLB ITLB DTLB ITLB DTLB ITLB DTLB Unified TLB Split TLB Macro TLB TLB Level2 TLB

DCache) 缺点 : 操作系统必须使用规定格式的页表 (Intel 的补丁式的页表 ) 注意 :TLB 失效后访问 DCache 也可能造成一级二级 Cache 失效,

88 Table walking Table walking 是当 TLB 失效发生后, 重新填充 TLB 表项的机制硬件 Table walking 机制典型代表 :Intel IA32 系列 PowerPC 当 TLB 失效时, 通过硬件状态机的控制, 搜索页表, 获得相应的信息并填充到 TLB 中优点 : 速度快 ( 不需中断不需指令执行访问 DCache) 缺点 : 操作系统必须使用规定格式的页表 (Intel 的补丁式的页表 ) 注意 :TLB 失效后访问 DCache 也可能造成一级二级 Cache 失效, 从而导致较大的失效损失 CPU 虚拟地址 MMU TLB S TLB 命中 S 物理地址 S Table walking TLB 失效 Cache or Main Memory Page Table

89 Table Walking( 续 ) 软件 Table walking[3] 典型代表 :MIPS Alpha 当发生 TLB 失效时,MMU 发出一个失效中断操作系统的失效中断处理函数搜索页表, 找到相应的表项, 并通过特定的指令填充到 TLB 中去优点 : 操作系统具有完全的灵活性可移植性好缺点 : 性能较硬件要差 - 中断损失 - 处理函数导致指令 Cache 失效 - 处理函数访问页表导致数据 Cache 失效 - 处理函数访问页表导致嵌套的 TLB 失效 CPU 虚拟地址 MMU TLB TLB 命中 TLB 失效中断物理地址 OS Cache or Main Memory Page Table Table walking

90 相关研究 TLB 失效率全相联, 层次式两级 TLB 页表结构 MPT LPT HPT GPT CPT Table Walking 机制的开销硬件软件, 最多访存次数, 与 Cache 的关系大虚地址空间支持新型页表, 支持多种页大小稀疏空间使用的支持

Training

Training 高等计算机系统结构主存 Main Memory ( 第八讲 ) 程旭 2014.5.5 微处理器 - 主存 (DRAM) 的延迟差距 Performance (1/latency) Gap grew 50% per year How do architects address this gap? Put small, fast cache memories between CPU and DRAM.