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1 第 3 讲 Verilog HDL 卓越工程师 EDA 技术及应用 Tu Qiu 1

2 第 4 章 Verilog HDL 本章概要 : 本章介绍硬件描述语言 Verilog HDL 的语言规则 数据类型和语句结构, 并介绍最基本 最典型的数字逻辑电路的 Verilog HDL 描述, 作为 Verilog HDL 工程设计的基础 知识要点 : (1)Verilog HDL 设计模块的基本结构 (2)Verilog HDL 的语言规则 (3) 用 Verilog HDL 实现各种类型电路及系统设计的方法 (4)Verilog HDL 设计流程 卓越工程师 EDA 技术及应用 Tu Qiu 2

3 4.1 Verilog HDL 入门 Verilog HDL 程序模块结构 模块端口定义 设计模块 模块内容 I/O 说明 变量类型说明 功能描述 卓越工程师 EDA 技术及应用 Tu Qiu 3

4 模块端口定义 设计模块 模块内容 I/O 说明 变量类型说明 功能描述 module adder1(sum,cout,a,b,cin); input output a,b,cin; sum,cout; assign {cout,sum} = a+b+cin; endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 4

5 4.1.1 模块端口定义 模块端口定义用来声明设计电路模块的输入输出端口, 端口定义格式如下 module 模块名 ( 端口 1, 端口 2, 端口 3, ); 在端口定义的圆括弧中, 是设计电路模块与外界联系的全部输入输出端口信号或引脚, 它是设计实体对外的一个通信界面, 是外界可以看到的部分 ( 不包含电源和接地端 ), 多个端口名之间用, 分隔 例如, module adder(sum,cont,a,b,cin); 卓越工程师 EDA 技术及应用 Tu Qiu 5

6 4.1.2 模块内容 模块内容包括 I/O 说明 变量类型声明和功能描述 1. 模块的 I/O 说明 物理与电子信息学院 模块的 I/O 说明用来声明模块端口定义中各端口数据流动方向包括输入 (input) 输出 (output) 和双向 (inout) I/O 说明格式如下 input output 例如 input output 端口 1, 端口 2, 端口 3, ; 端口 1, 端口 2, 端口 3, ; ina,inb,cin; sum,cont; 卓越工程师 EDA 技术及应用 Tu Qiu 6

7 2. 信号类型声明 变量类型声明用来说明设计电路的功能描述中, 所用的信号的数据类型以及函数声明 变量的数据类型主要有连线 (wire) 寄存器 (reg) 整型 (integer) 实型 (real) 和时间 (time) 等类型 卓越工程师 EDA 技术及应用 Tu Qiu 7

8 3. 功能描述 功能描述是 Verilog HDL 程序设计中最主要的部分, 用来描述设计模块的内部结构和模块端口间的逻辑关系, 在电路上相当于器件的内部电路结构 功能描述可以用 assign 语句 元件例化 (instantiate) always 块语句 initial 块语句等方法来实现, 通常把确定这些设计模块描述的方法称为建模 (1) 用 assign 语句建模 用 assign 语句建模的方法很简单, 只需要在 assign 后面再加一个表达式即可 assign 语句一般适合对组合逻辑进行赋值, 称为连续赋值方式 卓越工程师 EDA 技术及应用 Tu Qiu 8

9 例 位全加器的设计 a b cin adder1 sum cout Verilog HDL 源程序如下 module adder1(sum,cout,a,b,cin); input a,b,cin; output sum,cout; assign {cout,sum} = a+b+cin; endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 9

10 (2) 用元件例化 (instantiate) 方式建模 元件例化方式建模是利用 Verilog HDL 提供的元件库实现的 例如, 用与门例化元件定义一个 3 输入端与门可以写为 and myand3(y,a,b,c); 卓越工程师 EDA 技术及应用 Tu Qiu 10

11 (3) 用 always 块语句建模 always 块语句可以产生各种逻辑, 常用于时序逻辑的功能描述 一个程序设计模块中, 可以包含一个或多个 always 语句 程序运行中, 在某种条件满足时, 就重复执行一遍 always 结构中的语句 例 位二进制加法计数器的设计 D[7..0] 是 8 位数据输入端,load 是预置控制输入端,en 是使能控制输入端,clk 是时钟输入端,clr 是清除输入端, q[7..0] 是 8 位数据输出端,cout 是进位输出端 8 位二进制加法计数器的元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 11

12 8 位二进制加法计数器的 Verilog HDL 源程序 : module cnt8(q,cout,d,load,en,clk,clr); input [7:0] d; input load,en,clk,clr; output reg[7:0] q; output reg cout; clk) begin if (clr) q= 0; else if (load) q =d; end endmodule else if (en) begin q = q+1; if (q==255) cout = 1; else cout=0;end 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 12

13 (4) 用 initial 块语句建模 initial 块语句与 always 语句类似, 不过在程序中它只执行 1 次就结束了 Verilog HDL 程序设计模块的基本结构小结 : 1 Verilog HDL 程序是由模块构成的 每个模块的内容都是嵌在 module 和 endmodule 两语句之间, 每个模块实现特定的功能, 模块是可以进行层次嵌套的 2 每个模块首先要进行端口定义, 并说明输入 (input) 输出 (output) 或双向 (inout), 然后对模块的功能进行逻辑描述 卓越工程师 EDA 技术及应用 Tu Qiu 13

14 3 Verilog HDL 程序的书写格式自由, 一行可以一条或多条语句, 一条语句也可以分为多行写 4 除了 end 或含 end( 如 endmodule) 语句外, 每条语句后必须要有分号 ; 5 可以用 /* */ 或 // 对 Verilog HDL 程序的任何部分作注释 一个完整的源程序都应当加上需要的注释, 以加强程序的可读性 卓越工程师 EDA 技术及应用 Tu Qiu 14

15 4.2 Verilog HDL 的词法 空白符和注释 Verilog HDL 的空白符包括空格 tab 符号 换行和换页 空白符如果不是出现在字符串中, 编译源程序时将被忽略 注释分为行注释和块注释两种方式 行注释用符号 //( 两个斜杠 ) 开始, 注释到本行结束 块注释用 /* 开始, 用 */ 结束 块注释可以跨越多行, 但它们不能嵌套 卓越工程师 EDA 技术及应用 Tu Qiu 15

16 4.2.2 常数 Verilog HDL 的常数包括数字 未知 x 和高阻 z 三种 数字可以用二进制 十进制 八进制和十六进制等 4 种不同数制来表示, 完整的数字格式为 < 位宽 > < 进制符号 >< 数字 > 其中, 位宽表示数字对应的二进制数的位数宽度 ; 进制符号包括 b 或 B( 表示二进制数 ),d 或 D( 表示十进制数 ),h 或 H (hexadecimal 表示十六进制数 ),o 或 O(octal 表示八进制数 ) 卓越工程师 EDA 技术及应用 Tu Qiu 16

17 例如 8 b // 表示位宽为 8 位的二进制数 8 hf5 // 表示位宽为 8 位的十六进制数十进制数的位宽和进制符号可以缺省, 例如 125// 表示十进制数 b1111xxxx // 等价 8 hfx 8 b1101zzzz // 等价 8 hdz 卓越工程师 EDA 技术及应用 Tu Qiu 17

18 4.2.3 字符串 字符串是用双引号括起来的可打印字符序列, 它必须包含在同一行中 例如, ABC, ABOY., A, 1234 都是字符串 卓越工程师 EDA 技术及应用 Tu Qiu 18

19 4.2.4 关键字 关键字是 Verilog HDL 预先定义的单词, 它们在程序中有不同的使用目的 例如,module 和 endmodule 来指出源程序模块的开始和结束 ; 用 assign 来描述一个逻辑表达式等 Verilog HDL1995 版本 (Verilog-1995) 的关键字有 97 个,Verilog-2001 增加了 5 个, 共 102 个 ( 见如表 4.1 所示 ), 每个关键词全部由小写字母组成, 少数关键词中包含 0 或 1 数字 卓越工程师 EDA 技术及应用 Tu Qiu 19

20 4.2.5 标识符 物理与电子信息学院 标识符是用户编程时为常量 变量 模块 寄存器 端口 连线 示例和 begin-end 块等元素定义的名称 标识符可以是字母 数字和下划线 _ 等符号组成的任意序列 定义标识符时应遵循如下规则 1 首字符不能是数字 2 字符数不能多于 1024 个 3 大小写字母是不同的 4 不要与关键字同名 卓越工程师 EDA 技术及应用 Tu Qiu 20

21 4.2.6 操作符 操作符也称为运算符, 是 Verilog HDL 预定义的函数名字, 这些函数对被操作的对象 ( 即操作数 ) 进行规定的运算, 得到一个结果 操作符通常由 1~3 个字符组成, 例如, + 表示加操作, == ( 两个 = 字符 ) 表示逻辑等操作, === (3 个 = 字符 ) 表示全等操作 有些操作符的操作数只有 1 个, 称为单目操作 ; 有些操作符的操作数有 2 个, 称为双目操作 ; 有些操作符的操作数有 3 个, 称为三目操作 卓越工程师 EDA 技术及应用 Tu Qiu 21

22 1. 算术操作符 (Arithmetic operators) 常用的算术操作符 : +( 加 ) -( 减 ) *( 乘 ) /( 除 ) %( 求余 ) **( 乘方 ) 其中 % 是求余操作符, 在两个整数相除的基础上, 取出其余数 例如,5 %6 的值为 5;13 % 5 的值是 3 卓越工程师 EDA 技术及应用 Tu Qiu 22

23 2. 逻辑操作符 (Logical operators ) 逻辑操作符包括 : &&( 逻辑与 ) ( 逻辑或 )!( 逻辑非 ) 3. 位运算 (Bitwise operators) 位运算是将两个操作数按对应位进行逻辑操作 位运算操作符包括 :~( 按位取反 ) &( 按位与 ) ( 按位或 ) ^ ( 按位异或 ) ^~ 或 ~^( 按位同或 ) 在进行位运算时, 当两个操作数的位宽不同时, 计算机会自动将两个操作数按右端对齐, 位数少的操作数会在高位用 0 补齐 卓越工程师 EDA 技术及应用 Tu Qiu 23

24 4. 关系操作符 (Pelational operators) 关系操作符有 : 物理与电子信息学院 <( 小于 ) <=( 小于等于 ) >( 大于 ) >=( 大于等于 ) 其中,<= 也是赋值运算的赋值符号 关系运算的结果是 1 位逻辑值 在进行关系运算时, 如果关系是真, 则计算结果为 1; 如果关系是假, 则计算结果为 0; 如果某个操作数的值不定, 则计算结果不定 ( 未知 ), 表示结果是模糊的 卓越工程师 EDA 技术及应用 Tu Qiu 24

25 5. 等式操作符 (Equality operators) 等值操作符包括 : ==( 等于 )!=( 不等于 ) ===( 全等 )!==( 不全等 )4 种 物理与电子信息学院 等值运算的结果也是 1 位逻辑值, 当运算结果为真时, 返回值 1; 为假则返回值 0 相等操作符 (==) 与全等操作符 (===) 的区别是 : 当进行相等运算时, 两个操作数必须逐位相等, 其比较结果的值才为 1( 真 ), 如果某些位是不定或高阻状态, 其相等比较的结果就会是不定值 ; 而进行全等运算时, 对不定或高阻状态位也进行比较, 当两个操作数完全一致时, 其结果的值才为 1( 真 ), 否则结果为 0( 假 ) 卓越工程师 EDA 技术及应用 Tu Qiu 25

26 6. 缩减操作符 (Reduction operators) 缩减操作符包括 : &( 与 ) ~&( 与非 ) ( 或 ) ~ ( 或非 ) ^( 异或 ) ^~ 或 ~^( 同或 ) 缩减操作运算法则与逻辑运算操作相同, 但操作的运算对象只有一个 在进行缩减操作运算时, 对操作数进行与 与非 或 或非 异或 同或等缩减操作运算, 运算结果有 1 位 1 或 0 例如, 设 A = 8 b , 则 & A = 0( 在与缩减运算中, 只有 A 中的数字全为 1 时, 结果才为 1); A = 1( 在或缩减运算中, 只有 A 中的数字全为 0 时, 结果才为 0) 缩减操作符的功能相当相应的门电路, 例如, 对 8 位输入数据的缩减与非运算相当一个 8 输入端的与非门的功能 & 卓越工程师 EDA 技术及应用 Tu Qiu 26

27 7. 转移操作符 (Shift operators) 转移操作符包括 : >>( 右移 ) <<( 左移 ) 操作数 >> n ; // 将操作数的内容右移 n 位, 同时从左边开始用 0 来填补移出的位数 操作数 << n; // 将操作数的内容左移 n 位, 同时从右边开始用 0 来填补移出的位数 例如, 设 A = 8 b , 则 A >> 4 的结果是 A = 8 b ; 而 A << 4 的结果是 A = 8 b 卓越工程师 EDA 技术及应用 Tu Qiu 27

28 8. 条件操作符 (Conditional operators) 条件操作符为 :?: 条件操作符的操作数有 3 个, 其使用格式为 操作数 = 条件? 表达式 1: 表达式 2; 物理与电子信息学院 即当条件为真 ( 条件结果值为 1) 时, 操作数 = 表达式 1; 为假 ( 条件结果值为 0) 时, 操作数 = 表达式 2 例 4.3 用条件操作符设计三态输出缓冲器的语句如下: assign f = en? a: bz; en 源程序如下 module tri_1(f,a,en); input a,en; a f output f; assign f = en? a: bz; endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 28

29 9. 位并接操作符 (Concatenation operators) 并接操作符为 :{} 并接操作符的使用格式为 { 操作数 1, 操作数 2,, 操作数 n}; 即将操作数 1 的某些位与操作数 2 的某些位与 与操作数 n 的某些位并接在一起 例如, 将 1 位全加器进位 cout 与和 sum 并接在一起使用, 它们的结果由两个加数 a b 及低位进位 cin 相加决定的表达式为 {cout,sum}= a+b+cin; 卓越工程师 EDA 技术及应用 Tu Qiu 29

30 4.2.7 Verilog HDL 数据对象 Verilog HDL 数据对象是指用来存放各种类型数据的容器, 包括常量和变量 1. 常量 常量是一个恒定不变的值数, 一般在程序前部定义 常量定义格式为 parameter 常量名 1= 表达式, 常量名 2= 表达式,, 常量名 = 表达式 ; parameter 是常量定义关键字, 常量名是用户定义的标识符, 表达式是为常量赋的值 例如 parameter Vcc = 5,fbus = 8 b ; n 卓越工程师 EDA 技术及应用 Tu Qiu 30

31 2. 变量 变量是在程序运行时其值可以改变的量 在 Verilog HDL 中, 变量分为网络型 (nets type) 和寄存器型 (register type) 两种 (1) 网络型变量 (nets type) nets 型变量是输出值始终根据输入变化而更新的变量, 它一般用来定义硬件电路中的各种物理连线 Verilog HDL 提供的 nets 型变量如下 卓越工程师 EDA 技术及应用 Tu Qiu 31

32 类型 功能说明 wire tri 连线类型 ( 两者功能完全相同 ) wor trior 具有线或特性的连线 ( 两者功能一致 ) wand triand 具有线与特性的连线 ( 两者功能一致 ) tri1 tri0 supply1 supply0 分别为上拉电阻和下拉电阻 分别为电源 ( 逻辑 1) 和地 ( 逻辑 0) 卓越工程师 EDA 技术及应用 Tu Qiu 32

33 (2) 寄存器型变量 (register type) register 型变量是一种数值容器, 不仅可以容纳当前值, 也可以保持历史值, 这一属性与触发器或寄存器的记忆功能有很好的对应关系 register 型变量也是一种连接线, 可以作为设计模块中各器件间的信息传送通道 register 型变量与 wire 型变量的根本区别在于 register 型变量需要被明确地赋值, 并且在被重新赋值前一直保持原值 register 型变量是在 always initial 等过程语句中定义, 并通过过程语句赋值 卓越工程师 EDA 技术及应用 Tu Qiu 33

34 常用的 register 型变量及说明 类型 reg integer real time 功能说明常用的寄存器型变量 32 位带符号整数型变量 64 位带符号实数型变量无符号时间型变量 卓越工程师 EDA 技术及应用 Tu Qiu 34

35 integer real 和 time 等 3 种寄存器型变量都是纯数学的抽象描述, 不对应任何具体的硬件电路, 但它们可以描述与模拟有关的计算 例如, 可以利用 time 型变量控制经过特定的时间后关闭显示等 reg 型变量是数字系统中存储设备的抽象, 常用于的具体的硬件描述, 因此是最常用的寄存器型变量 reg 型变量定义的关键字是 reg, 定义格式如下 reg [ 位宽 ] 变量 1, 变量 2,, 变量 n; 用 reg 定义的变量有一个范围选项 ( 即位宽 ), 默认的位宽是 1 位宽为 1 位的变量称为标量, 位宽超过 1 位的变量称为向量 标量的定义不需要加位宽选项, 例如 reg a,b; // 定义两个 reg 型变量 a,b 卓越工程师 EDA 技术及应用 Tu Qiu 35

36 向量定义时需要位宽选项, 例如 reg[7:0] data; // 定义 1 个 8 位寄存器型变量, 最高有效位是 7, 最低有效位是 0 reg[0:7] data; // 定义 1 个 8 位寄存器型变量, 最高有效位是 0, 最低有效位是 7 向量定义后可以采有多种使用形式 ( 即赋值 ) data=8 b ; data[5:3]=3 B111; data[7]=1; 卓越工程师 EDA 技术及应用 Tu Qiu 36

37 (3) 数组 若干个相同宽度的向量构成数组 在数字系统中,reg 型数组变量即为 memory( 存储器 ) 型变量 存储器型可以用如下语句定义 reg[7:0] myram[1023:0]; 上述语句定义了一个 1024 个字存储器变量 myram, 每个字的字长为 8 位 在表达式中可以用下面的语句来使用存储器 : myram[7]=75;// 存储器 myram 的第 7 个字被赋值 75( 写入 ) A= myram[7] ;// 将存储器的第 7 个字的值赋给 A( 读出 ) 卓越工程师 EDA 技术及应用 Tu Qiu 37

38 4.3 Verilog HDL 的语句 语句是构成 Verilog HDL 程序不可缺少的部分 Verilog HDL 的语句包括赋值语句 条件语句 循环语句 结构说明语句和编译预处理语句等类型, 每一类语句又包括几种不同的语句 在这些语句中, 有些语句属于顺序执行语句, 有些语句属于并行执行语句 卓越工程师 EDA 技术及应用 Tu Qiu 38

39 4.3.1 赋值语句 1. 门基元赋值语句 格式 : 基本逻辑门关键字 ( 门输出, 门输入 1, 门输入 2,, 门输入 n); 基本逻辑门关键字是 Verilog HDL 预定义的逻辑门, 包括 and or not xor nand nor 等 ; 圆括弧中内容是被描述门的输出和输入信号 例如, 具有 a b c d 四个输入和 y 为输出与非门的门基元赋值语句为 : nand(y,a,b,c,d); 该语句与 assign y=~(a &b&c&d) 等效 卓越工程师 EDA 技术及应用 Tu Qiu 39

40 2. 连续赋值语句 格式 assign 赋值变量 = 表达式 ; 例如 assign y = ~(a &b&c&d); 连续赋值语句的 = 号两边的变量都应该是 wire 型变量 在执行中, 输出 y 的变化跟随输入 a b c d 的变化而变化, 反映了信息传送的连续性 卓越工程师 EDA 技术及应用 Tu Qiu 40

41 例 输入端与非门的 Verilog HDL 源程序 module output y; input a,b,c,d; assign endmodule example_4_4(y,a,b,c,d); #1 y = ~(a&b&c&d); 物理与电子信息学院 #1 表示该门的输出与输入信号之间具有 1 个单位的时间延迟 卓越工程师 EDA 技术及应用 Tu Qiu 41

42 3. 过程赋值语句 过程赋值语句出现在 initial 和 always 块语句中, 赋值符号是 =, 格式为 赋值变量 = 表达式 ; 在过程赋值语句中, 赋值号 = 左边的赋值变量必须是 reg( 寄存器 ) 型变量, 其值在该语句结束即可得到 如果一个块语句中包含若干条过程赋值语句, 那么这些过程赋值语句是按照语句编写的顺序由上至下一条一条地执行, 前面的语句没有完成, 后面的语句就不能执行, 就象被阻塞了一样 因此, 过程赋值语句也称为阻塞赋值语句 卓越工程师 EDA 技术及应用 Tu Qiu 42

43 4. 非阻塞赋值语句 非阻塞赋值语句也是出现在 initial 和 always 块语句中, 赋值符号是 <=, 格式为 赋值变量 <= 表达式 ; 在非阻塞赋值语句中, 赋值号 <= 左边的赋值变量也必须是 reg 型变量, 其值不象在过程赋值语句那样, 语句结束时即刻得到, 而在该块语句结束才可得到 卓越工程师 EDA 技术及应用 Tu Qiu 43

44 例如, 在下面的块语句中包含 4 条赋值语句 clock) m=3; n = 75; n<=m; r=n; 物理与电子信息学院 语句执行结束后,r 的值是 75, 而不是 3, 因为第 3 行是非阻塞赋值语句 n <= m, 该语句要等到本块语句结束时,n 的值才能改变 clock) 是定时控制敏感函数, 表示时钟信号 clock 的上升沿到来的敏感时刻 卓越工程师 EDA 技术及应用 Tu Qiu 44

45 例 4.5 上升沿触发的 D 触发器的的源程序 module input output q; reg q; always q<=d; endmodule D_FF(q,d,clock); clock) 物理与电子信息学院 q 是触发器的输出, 属于 reg 型变量 ;d 和 clock 是输入, 属于 wire 型变量 ( 由隐含规则定义 ) 卓越工程师 EDA 技术及应用 Tu Qiu 45

46 4.3.2 条件语句 条件语句包含 if 语句和 case 语句, 它们都是顺序语句, 应放在 always 块中 1. if 语句完整的 Verilog HDL 的 if 语句结构如下 : if ( 表达式 ) begin 语句 ; end else if ( 表达式 ) begin 语句 ; end else begin 语句 ; end 卓越工程师 EDA 技术及应用 Tu Qiu 46

47 例 线 -3 线优先编码器的设计 输入 a0 a1 a2 a3 a4 a5 a6 a7 x x x x x x x x x x x x x x x x x x x x x x x x x x x x 物理与电子信息学院输出 y2 y1 y0 卓越工程师 EDA 技术及应用 Tu Qiu 47

48 Verilog HDL 源代码如下 module example_4_6(y,a); input[7:0] a; output[2:0]y; reg[2:0] y; begin if(~a[7]) y='b111; else if(~a[6]) y='b110; 卓越工程师 EDA 技术及应用 Tu Qiu 48

49 end endmodule else if(~a[5]) else if(~a[4]) else if(~a[3]) else if(~a[2]) else if(~a[1]) else 物理与电子信息学院 y='b101; y='b100; y='b011; y='b010; y='b001; y='b000; 卓越工程师 EDA 技术及应用 Tu Qiu 49

50 2. case 语句 case 语句是一种多分支的条件语句, 完整的 case 语句的格式为 case ( 表达式 ) 选择值 1: 语句 1; 选择值 2: 语句 2; 选择值 n: 语句 n; default : 语句 n+1; endcase 卓越工程师 EDA 技术及应用 Tu Qiu 50

51 例 4.7 用 case 语句描述 4 选 1 数据选择器 module example_4_7(z,a,b,c,d,s1,s2); input s1,s2; input a,b,c,d; a output z; reg z; b always@(s1 or s2) c begin d case ({s1,s2}) s1 'b00: z=a; 'b01: z=b; s2 'b10: z=c; 'b11: z=d; endcase end endmodule 数据选择器 z 卓越工程师 EDA 技术及应用 Tu Qiu 51

52 case 语句还有两种变体语句形式, 即 casez 和 casex 语句 casez 和 casex 语句与 case 语句的格式完全相同, 它们的区别是 : 在 casez 语句中, 如果分支表达式某些位的值为高阻 z, 那么对这些位的比较就不予以考虑, 只关注其他位的比较结果 在 casex 语句中, 把不予以考虑的位扩展到未知 x, 即不考虑值为高阻 z 和未知 x 的那些位, 只关注其他位的比较结果 卓越工程师 EDA 技术及应用 Tu Qiu 52

53 4.3.3 循环语句 物理与电子信息学院 循环语句包含 for 语句 repeat 语句 while 语句和 forever 语句 4 种 1. for 语句 for 语句的语法格式为 for ( 循环指针 = 初值 ; 循环指针 < 终值 ; 循环指针 = 循环指针 + 步长值 ) begin 语句 ; end 卓越工程师 EDA 技术及应用 Tu Qiu 53

54 例 位奇偶校验器的描述 module example_4_8(a,out); input[7:0] a; output out; reg out; integer n; always@(a) begin out = 0; for (n = 0; n < 8; n = n + 1) out =out ^ a[n]; end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 54

55 2. repeat 语句 语法格式 :repeat( 循环次数表达式 ) 语句 ; 用 repeat 语句实现 8 位奇偶校验器 module example_4_8_1(a,out); parameter size = 7; input[7:0] a; output out; reg out; integer n; always@(a) begin out = 0; n = 0; repeat(size) begin out =out ^ a[n]; n = n+1;end end endmodule 物理与电子信息学院 注意 :MAX+plusII 软件不支持 repeat 语句, 但 Quartus II 软件支持 卓越工程师 EDA 技术及应用 Tu Qiu 55

56 4.3.4 结构声明语句 Verilog HDL 的任何过程模块都是放在结构声明语句中, 结构声明语句包括 always initial task 和 function 等 4 种结构 1. always 块语句 在一个 Verilog HDL 模块 (module) 中,always 块语句的使用次数是不受限制的, 块内的语句也是不断重复执行的 always 块语句的语法结构为 卓越工程师 EDA 技术及应用 Tu Qiu 56

57 敏感信号表达式 ) begin // 过程赋值语句 ; // if 语句,case 语句 ; // for 语句,while 语句,repeat 语句 ; // task 语句 function 语句 ; end 卓越工程师 EDA 技术及应用 Tu Qiu 57

58 在 always 块语句中, 敏感信号表达式 (eventexpression) 应该列出影响块内取值的所有信号 ( 一般指设计电路的输入信号 ), 多个信号之间用 or 连接 当表达式中任何信号发生变化时, 就会执行一遍块内的语句 块内语句可以包括 : 过程赋值 if case for while repeat tast 和 function 等语句 敏感信号表达式中用 posedge 和 negedge 这两个关键字来声明事件是由时钟的上升沿或下降沿触发 posedge clk) 表示事件由 clk 的上升沿触发 negedge clk) 表示事件由 clk 的下降沿触发 卓越工程师 EDA 技术及应用 Tu Qiu 58

59 2. initial 语句 initial 语句的语法格式为 initial begin 语句 1; 语句 2; end initial 语句的使用次数也是不受限制的, 但块内的语句仅执行一次, 因此 initial 语句常用于仿真中的初始化 卓越工程师 EDA 技术及应用 Tu Qiu 59

60 3. task 语句 task 语句用来定义任务 任务类似高级语言中的子程序, 用来单独完成某项具体任务, 并可以被模块或其他任务调用 利用任务可以把一个大的程序模块分解成为若干小的任务, 使程序清晰易懂, 而且便于调试 可以被调用的任务必须事先用 task 语句定义, 定义格式如下 卓越工程师 EDA 技术及应用 Tu Qiu 60

61 task 任务名 ; 端口声明语句 ; 类型声明语句 ; begin 语句 ; end endtask 例如,8 位加法器任务的定义如下 task adder8; output[7:0] sum; output cout; input[7:0] a,b; input cin; assign {cout,sum}=a+b+cin; endtask 卓越工程师 EDA 技术及应用 Tu Qiu 61

62 任务调用的格式如下任务名 ( 端口名列表 ); 例如,8 位加法器任务调用 adder8(tsum,tcout,ta,tb, cin ); 卓越工程师 EDA 技术及应用 Tu Qiu 62

63 4. function 语句 function 语句用来定义函数, 函数定义格式如下 function [ 最高有效位 : 最低有效位 ] 函数名 ; 端口声明语句 ; 类型声明语句 ; begin 语句 ; end endfunction 卓越工程师 EDA 技术及应用 Tu Qiu 63

64 例 4.9 求最大值的函数 function [7:0] max; input[7:0] a,b; begin if (a>=b) max=a; else max=b; end endfunction 卓越工程师 EDA 技术及应用 Tu Qiu 64

65 函数调用的格式如下 函数名 ( 关联参数表 ); 函数调用一般是出现在模块 任务或函数语句中 通过函数的调用来完成某些数据的运算或转换 例如, 调用例 4.9 编制的求最大值的函数 peak=max(data,peak); 其中,data 和 peak 是与函数定义的两个参数 a b 关联的关联参数 通过函数的调用, 求出 data 和 peak 中的最大值, 并用函数名 max 返回 卓越工程师 EDA 技术及应用 Tu Qiu 65

66 4.4 不同抽象级别的 Verilog HDL 模型 物理与电子信息学院 Verilog HDL 是一种用于逻辑电路设计的硬件描述语言 用 Verilog HDL 描述的电路称为该设计电路的 Verilog HDL 模型 Verilog HDL 具有行为描述和结构描述功能 行为描述是对设计电路的逻辑功能的描述, 并不用关心设计电路使用那些元件以及这些元件之间的连接关系 行为描述属于高层次的描述方法, 在 Verilog HDL 中, 行为描述包括系统级 (System Level) 算法级 (Algorithm Level) 和寄存器传输级 (RTL:Register Transfer Level) 等 3 种抽象级别 卓越工程师 EDA 技术及应用 Tu Qiu 66

67 结构描述是对设计电路的结构进行描述, 即描述设计电路使用的元件及这些元件之间的连接关系 结构描述属于低层次的描述方法, 在 Verilog HDL, 结构描述包括门级 (Gate Level) 和开关级 (Switch Level)2 种抽象级别 在 Verilog HDL 的学习中, 应重点掌握高层次描述方法, 但门级描述在一些电路设计中也有一定的实际意义 卓越工程师 EDA 技术及应用 Tu Qiu 67

68 4.4.1 Verilog HDL 门级描述 物理与电子信息学院 用于门级描述关键字包括 :not( 非门 ) and( 与门 ) nand( 与非门 ) or( 或门 ) nor( 或非门 ) xor( 异或门 ) xnor( 异或非门 ) buf( 缓冲器 ) 以及 bufif1 bufif0 notif1 notif0 等各种三态门 门级描述语句格式为 门类型关键字 < 例化门的名称 >( 端口列表 ); 其中, 例化门的名称 是用户定义的标识符, 属于可选项 ; 端口列表按 :( 输出, 输入, 使能控制端 ) 的顺序列出 例如 nand nand2(y,a,b); xor myxor(y,a,b); bufif0 mybuf(y,a,en); //2 输入端与非门 // 异或门 // 低电平使能的三态缓冲器 卓越工程师 EDA 技术及应用 Tu Qiu 68

69 例 4.11 采用结构描述方式描述下图所示的硬件电路 S1 S2 S3 module example_4_11(y,a,b,c); input a,b,c; output y; wire s1,s2,s3; not (s1,a); nand (s2,c,s1); nand (s3,a,b); nand (y,s2,s3); endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 69

70 4.4.2 Verilog HDL 的行为级描述 Verilog HDL 的行为级描述是最能体现 EDA 风格的硬件描述方式, 它既可以描述简单的逻辑门, 也可以描述复杂的数字系统乃至微处理器 ; 既可以描述组合逻辑电路, 也可以描述时序逻辑电路 例 线 -8 线译码器的设计 卓越工程师 EDA 技术及应用 Tu Qiu 70

71 module example_4_12(a,b,c,y,en); input a,b,c,en; output[7:0] y; reg[7:0] y; or a or b or c) begin if (en) y = 'b ; else case({c,b,a}) 'b000: y='b ; 'b001:y='b ; 'b010: y='b ;'b011: y='b ; 'b100: y='b ;'b101: y='b ; 'b110: y='b ;'b111: y='b ; endcase end endmodule 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 71

72 例 D 锁存器的设计 module example_4_13(d,q,en); input en; input[7:0] d; output[7:0] q; reg[7:0] q; or d) begin if (~en) q = q; else q=d; end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 72

73 例 4.14 异步清除十进制加法计数器的设计 module cnt10(clr,clk,q,cout); input clr,clk; output reg [3:0] q; output reg cout; clk or negedge clr) begin if (~clr) q=0; else begin if (q<9) q=q+1; else q=0; if (q==9) cout=1; else cout=0;end end endmodule 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 73

74 4.4.3 用结构描述实现电路系统设计 任何用 Verilog HDL 描述的电路设计模块 (module), 均可用模块例化语句, 例化一个元件, 来实现电路系统的设计 模块例化语句格式与逻辑门例化语句格式相同, 具体为 设计模块名 < 例化电路名 >( 端口列表 ); 其中, 例化电路名 是用户为系统设计定义的标识符, 相当系统电路板上为插入设计模块元件的插座, 而端口列表相当插座上引脚名表, 应与设计模块的输入 / 输出端口一一对应 例 4.15 用模块例化方式设计 8 位计数译码器电路系统 第一步 : 设计一个 4 位二进制加法计数器 cnt4e 模块和一个 7 段数码显示器的译码器 dec7s 模块 卓越工程师 EDA 技术及应用 Tu Qiu 74

75 cnt4e 的 Verilog HDL 源程序如下 : module cnt4e(clk,clr,ena,cout,q); input clk,clr,ena; output [3:0] q; output cout; reg [3:0] q; clr or posedge clk) begin if (clr) q = 'b0000; else if (ena) q = q+1; end assign cout = &q; endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 75

76 dec7s 的 Verilog HDL 源程序如下 : module Dec7s(a,q); input [3:0] a; output [7:0] q; reg [7:0] q; begin case(a) 0:q=8'b ; 1:q=8'b ; 2:q=8'b ; 3:q=8'b ; 卓越工程师 EDA 技术及应用 Tu Qiu 76

77 4:q=8'b ; 5:q=8'b ; 6:q=8'b ; 7:q=8'b ; 8:q=8'b ; 9:q=8'b ; 10:q=8'b ; 11:q=8'b ; 12:q=8'b ; 13:q=8'b ; 14:q=8'b ; 15:q=8'b ; endcase end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 77

78 第二步 : 设计计数译码系统电路 计数译码系统电路的结构图如图 4.13 所示, 其中 u1 和 u2 是两个 cnt4e 元件的例化模块名, 相当 cnt4e 系统电路板上的插座 ;u3 和 u4 是 dec7s 元件的例化模块名, 相当 dec7s 在系统电路板上的插座 x q1 q2 是电路中的连线 x u1 u2 q1 q2 u3 u4 计数译码系统电路的结构图 卓越工程师 EDA 技术及应用 Tu Qiu 78

79 cnt_dec7s 的源程序如下 ( 位置关联法 ): module cnt_dec7s_1(clk,clr,ena,cout,q); input clk,clr,ena; output[15:0] q; output cout; reg [15:0] q; wire [3:0] q1,q2; wire x; cnt4e u1(clk,clr,ena,x,q1); // 模块例化 cnt4e u2(clk,clr,x,cout,q2); dec7s u3(q1,q[7:0]); dec7s u4(q2,q[15:8]); endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 79

80 cnt_dec7s 的源程序如下 ( 名称关联法 ): module cnt_dec7s(clk,clr,ena,cout,q); input clk,clr,ena; output[15:0] q; output cout; reg [15:0] q; wire [3:0] q1,q2; wire x; cnt4e u1(.q(q1),.cout(x),.clk(clk),.clr(clr),.ena(ena)); // 模块例化 cnt4e u2(.q(q2),.cout(cout),.clk(clk),.clr(clr),.ena(x)); dec7s u3(.a(q1),.q(q[7:0])); dec7s u4(.a(q2),.q(q[15:8])); endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 80

81 4.5 Verilog HDL 设计流程 卓越工程师 EDA 技术及应用 Tu Qiu 81

82 Verilog HDL 设计流程是在 EDA 工具软件支持下进行的,Verilog HDL 的程序设计可以在这些 EDA 工具软件平台上进行编辑 编译 综合 仿真 适配 配置 下载和硬件调试等技术操作 Verilog HDL 的设计流程与原理图输入法设计流程基本相同, 但 Verilog HDL 设计流程的第一步, 是采用 Quartus II 的文本编辑方式来编辑源文件的, 因此被称为文本输入设计法 下面仅以 BCD 数加法器电路为例, 简要介绍 Verilog HDL 的设计流程 设计前应为设计建立一个工程目录, 用于保存各种 Verilog HDL 设计文件 BCD 数加法器电路的设计包括 BCD_adder.v BCD_Dec7.v 和 bcd_dec.bdf 三个模块, 其中 BCD_adder.v 和 BCD_Dec7.v 是用 Verilog HDL 编写的 BCD 加法器和共阴极七段显示译码器源程序,bcd_dec. bdf 则是以原理图输入法设计的顶层文件 卓越工程师 EDA 技术及应用 Tu Qiu 82

83 编辑 Verilog HDL 源文件 编译设计文件 综合 设计流程 物理与电子信息学院 建立实验模式锁定引脚重新编译编程下载 仿真顶层设计文件 硬件调试 卓越工程师 EDA 技术及应用 Tu Qiu 83

84 4.5.1 编辑 Verilog HDL 源文件 物理与电子信息学院 首先要建立设计项目 (BCD 加法器设计以 BCD_adder 作为设计项目名 ), 然后在 Quartus II 集成环境下, 执行 File 菜单的 New 命令, 或者直接按主窗口上的 创建新的文本文件 按钮, 在弹出的新文件类型选择对话框中, 选择 Verilog HDL File, 进入 Quartus II 的 Verilog HDL 文本编辑方式 新文件类型选择对话框 卓越工程师 EDA 技术及应用 Tu Qiu 84

85 卓越工程师 EDA 技术及应用 Tu Qiu 85

86 编辑 BCD 加法器的源程序 BCD_adder.v 物理与电子信息学院 module BCD_adder(a,b,cin,sum,cout); input[3:0] a,b; input cin; output reg[3:0] sum; output reg cout; begin {cout,sum}=a+b+cin; if({cout,sum}> b01001) {cout, sum}=sum+ b0110; end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 86

87 在完成 BCD 加法器源程序的编辑后, 执行 Processing 菜单下的 Start Compilation 命令, 对 BCD_adder.v 进行编译 在完成对源文件的编译后, 执行 File Greate/Update 菜单下的 Create Symbol Files for Current File 命令, 为 BCD_adder 设计文件生成元件符号 的元件符号, 在元件符号中, 细的输入 / 输出线表示单信号线, 如 clk ena 和 cout; 粗的输入输出线表示多信号总线, 如 q[3..0] 此元件符号可以作为共享元件, 供其他电路和系统设计调用 BCD_adder 元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 87

88 2. 编辑七段显示译码器的源程序 module BCD_Dec7(a,q); input[3:0] a; output[7:0] q; reg[7:0] q; begin case(a) 'b0000:q='b ; 'b0001:q='b ; 'b0010:q='b ; 'b0011:q='b ; 'b0100:q='b ; 卓越工程师 EDA 技术及应用 Tu Qiu 88

89 endcase end endmodule 'b0101:q='b ; 'b0110:q='b ; 'b0111:q='b ; 'b1000:q='b ; 'b1001:q='b ; 'b1010:q='b ; 'b1011:q='b ; 'b1100:q='b ; 'b1101:q='b ; 'b1110:q='b ; 'b1111:q='b ; 卓越工程师 EDA 技术及应用 Tu Qiu 89

90 Dec7s.v 源程序通过编译后, 生成的元件符号中 a[3..0] 是数据输入端, 接收 cnt4e 的计数状态 显示译码器元件符号 设计 8 位计数显示译码电路顶层文件生成的 cnt4e 和 Dec7s 图形符号只是代表两个分立的电路设计结果, 并没有形成系统 顶层设计文件就是调用 cnt4e 和 Dec7s 两个功能元件, 将它们组装起来, 形成一个完整的设计 top.bdf 是本例的顶层设计文件, 在 Quartus II 集成环境下, 首先为顶层设计建立工程项目 (top), 然后打开一个新文件并进入图形编辑方式 在图形编辑框中, 调出 cnt4e 元件符号两个和 Dec7s 元件符号两个以及输入 (input) 和输出 (output) 元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 90

91 卓越工程师 EDA 技术及应用 Tu Qiu 91

92 4.5.3 编译顶层设计文件不管是用文本编辑方式还是用图形编辑方式形成的电路设计文件, 都要通过计算机的编译 在完成对图形编辑文件的编译后, 若要生成元件符号, 则要执行 File Greate/Update 菜单下的 Create Symbol Files for Current File 命令, 为图形设计文件生成元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 92

93 4.5.4 仿真顶层设计文件 下载顶层设计文件下载顶层设计文件操作包括选择下载目标器件 引脚锁定和编程下载等操作 卓越工程师 EDA 技术及应用 Tu Qiu 93

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105 卓越工程师 EDA 技术及应用 Tu Qiu 105

106 4.6 Verilog HDL 仿真 为了检验数字系统电路设计的正确性, 一般需要对设计模块进行仿真验证 几乎所有的 EDA 工具软件都支持 Verilog HDL 的仿真, 而且 Verilog HDL 本身也具有支持仿真的语句 卓越工程师 EDA 技术及应用 Tu Qiu 106

107 4.6.1 Verilog HDL 仿真支持语句 Verilog HDL 仿真支持语句包括 initial 块语句 系统任务 系统函数和编译指令 1 系统任务和系统函数 系统任务和系统函数是 Verilog HDL 中预先定义的任务和函数, 主要用途是在设计仿真过程中完成信息显示 仿真监视 模拟控制等工作任务 系统任务和系统函数都是以 $ 为首字符的标识符构成的, 如 $display $write $time 等 ( 注意 $ 与其后的保留字单词之间不能有空格 ) 卓越工程师 EDA 技术及应用 Tu Qiu 107

108 (1) 信息显示系统任务 ($display 和 $write) 信息显示系统任务用于仿真过程中在标准输出设备 ( 如显示器 打印机等 ) 显示字符串 表达式或变量的数值 信息显示系统任务包括 $display 或 $write ( 默认以十进制形式显示数据 ) $displayb 或 $writeb( 以二进制形式显示数据 ) $displayh 或 $writeh( 以十六进制形式显示数据 ) 和 $displayo 或 $writeo( 以八进制形式显示数据 ) 显示信息语句的格式为 : 信息显示系统任务名 ( 显示列表 ); 其中, 显示列表中列出被显示的信息 例如 $display( hello! ); // 显示 hello! 字符串 $write($time); // 显示当前时间 卓越工程师 EDA 技术及应用 Tu Qiu 108

109 $display 和 $write 功能相同, 主要区别在于 $display 在完成一条语句的信息显示后能自动换行, 从新的一行开始显示下条语句的信息 ; 而用 $write 命令完成一条语句的信息显示后不会换行, 继续在同一行显示下一条语句的信息 模拟仿真时, 信息显示的数据是 64 位二进制数 例如使用 $displayb 或 $writeb( 二进制信息显示格式 ) 显示数据 0 时, 将在显示设备 ( 显示器或打印机 ) 上显示 64 个 0 ; 若使用 $displayh 或 $writeh( 十六进制信息显示格式 ) 显示数据 0 时, 将在显示设备上显示 16 个 0 ; 而若使用 $display 或 $write( 十进制信息显示格式 ) 显示数据 0 时, 则将在显示设备上显示 1 个 0 因此在一般情况下, 使用 $display 或 $write 命令来显示数据信息比较便于观察 在显示列表中显示对象的格式还可以用 % 符号来定义, 主要包括 : 卓越工程师 EDA 技术及应用 Tu Qiu 109

110 1%d 或 %D 以十进制格式显示数据 ; 2%b 或 %B 以二进制格式显示数据 ; 3%h 或 %H 以十六进制格式显示数据 ; 4%o 或 %O 以八进制格式显示数据 ; 6%s 或 %S 显示宇符串 ; 6%e 或 %E 以科学计数法格式显示实数 例如 : $display ( a=%d,a); // 以十进制格式显示变量 a 的数值 卓越工程师 EDA 技术及应用 Tu Qiu 110

111 (2) 仿真监视系统任务 ($monitor) 物理与电子信息学院 仿真监视系统任务是在仿真过程中, 对字符串 表达式或变量的数值的显示进行监视, 只要被监视的数据对象的数值发生变化时, 立即显示变化后的结果 $monitor 任务的格式与 $display 完全相同, 但 $display 任务仅对显示列表中的内容执行一次显示, 而 $monitor 任务用于激活显示列表中的显示对象, 在不同激励语句的触发下不断显示对象的信息, 直至执行到 $stop 或 $finish 任务才停止监视 卓越工程师 EDA 技术及应用 Tu Qiu 111

112 例 4.6 用 $display 任务编写 4 输入端与非门的测试程序 display_test.v module display_test; wire y; reg a,b,c,d; nand #1 g1(y,a,b,c,d) initial begin $display ( hello!, $time,,, a=%b b=%b c=%b d=%b, y=%d,a,b,c,d,y); 卓越工程师 EDA 技术及应用 Tu Qiu 112

113 #10 a=0;b=0;c=0;d=0; #10 d=1; #10 a=1;b=1;c=1;d=1; #10 $finish; end endmodule 程序执行时显示的信息为 : #hello! 0 a=x b=x c=x d=x,y=x 卓越工程师 EDA 技术及应用 Tu Qiu 113

114 例 4.7 用 $monitor 任务编写 4 输入端与非门的测试程序 monitor_test.v module monitor_test; wire y; reg a,b,c,d; nand #1 g1(y,a,b,c,d); initial begin $monitor ( hello!,$time,,, a=%b b=%b c%b d=%b,y=%b,a,b,c,d,y); 卓越工程师 EDA 技术及应用 Tu Qiu 114

115 #10 a=0;b=0;c=0;d=0; #10 d=1; #10 a=1;b=1;c=1;d=1; #10 $finish; end endmodule 程序执行时显示的信息为 : 卓越工程师 EDA 技术及应用 Tu Qiu 115

116 # hello! 0 a=x b=x c=x d=x,y=x # hello! 10 a=0 b=0 c=0 d=0,y=x # hello! 11 a=0 b=0 c=0 d=0,y=1 # hello! 20 a=0 b=0 c=0 d=1,y=1 # hello! 30 a=1 b=1 c=1 d=1,y=1 # hello! 31 a=1 b=1 c=1 d=1,y=0 卓越工程师 EDA 技术及应用 Tu Qiu 116

117 (3) 暂停仿真系统任务 ($stop) 用于暂停仿真, 进入仿真软件的命令交互模式 (4)$finish 任务用于结束仿真 (5) 模拟时间函数 ($time 和 $realtime) $time 系统函数执行时根据系统任务 ( 如 $display $write $monitor 等 ) 的格式要求, 返回一个 64 位整型模拟时间, 对小数部分自动进行四舍五入处理 而 $realtime 系统函数执行时返回一个 32 位实型 ( 十进制数格式 ) 模拟时间, 其输出格式与系统任务规定的格式无关 卓越工程师 EDA 技术及应用 Tu Qiu 117

118 2 编译指令所有的 Verilog HDL 编译指令均以反引号 ` 开头 ( 如 `timescale), 编译指令用于在 EDA 工具软件对 Verilog HDL 源程序代码编译时, 指定进行某种操作 例如, 宏编译指令用于在编译时把一个文本替换为宏的名字 ; 条件编译指令用于在编译时, 根据指令指定的条件对相关的源程序语句代码进行选择性的编译, 包含编译指令用于在编译时将指令指定的文件包含进来一起编译等 在一般数字电路及系统的设计中, 使用编译指令比较少, 这里仅以 `timescale 编译指令为例, 介绍编译指令的基本使用方法, 供大家参考 卓越工程师 EDA 技术及应用 Tu Qiu 118

119 `timescale 编译指令用来声明跟在其后的程序模块的时间单位和时间精度,`timescale 指令的使用格式为 : `timescale[ 时间的基准单位 ]/[ 模拟时间的精度 ]; 时间的基准单位 用来指明时间或延迟的基准单位, 模拟时间的精度 用来指明该模块的模拟时间的精确程度 时间的基准单位和模拟时间的精度的数字必须是整数, 有效数字为 1 10 和 100, 单位为 s( 秒 ) ms( 毫秒 ) us( 微秒 ) ns( 纳秒 ) ps( 皮秒 ) 和 fs( 飞秒 ) 例如语句: `timescale 10us/I00ns; 声明了其后的设计模块的时间数值均为 10us 的整数倍 ( 即 #1=10us) 时间的精确度为 0.1us 卓越工程师 EDA 技术及应用 Tu Qiu 119

120 如果程序模块不使用 `timescale 编译指令. 则编译时自动执行 `timescale 1ns/1ns 编译指令 ( 默认 ) 结果, 即 #1=1ns, 时间精确度为 1ns 卓越工程师 EDA 技术及应用 Tu Qiu 120

121 4.6.2 Verilog HDL 测试平台软件的设计测试平台 (TestBench) 软件是用硬件描述语言编写的程序, 在程序中用语句为一个设计电路或系统生成测试条件, 如输入的高低电平 时钟信号等, 在 EDA 工具的支持下直接运行程序 ( 不需要再设计输入条件 ), 就可以得到仿真结果 下面介绍基于 Verilog HDL 的测试平台软件的设计 测试平台软件的结构如图 4.23 所示, 被测元件是一个已经设计好的电路或系统, 测试平合软件用元件例化语句将其嵌入程序中 Verilog HDL 测试平台软件是个没有输入输出端口的设计模块, 被测元件的输入定义为 reg( 寄存器 ) 型变量, 在 always 块或 initial 块中赋值 ( 产生测试条件 ), 被测元件的输出端口定义为 wire( 网线 ) 型变量, 产生相应输入变化的输出结果 ( 波形 ) 卓越工程师 EDA 技术及应用 Tu Qiu 121

122 下面介绍组合逻辑电路 时序逻辑电路和系统电路的测试平台软件的设计, 并以 Modelsim 为 EDA 工具, 验证这些测试软件 1 组合逻辑电路测试平台软件的设计组合逻辑电路的设计验证, 主要是检查设计结果是否符合该电路真值表的功能, 因此在组合逻辑电路测试平台软件编写时, 用 initial 块把被测电路的输入按照真值表提供的数据变化, 作为测试条件就能实现软件的设计 卓越工程师 EDA 技术及应用 Tu Qiu 122

123 例 4.18 编写全加器电路的测试平台软件 解 全加器的逻辑符号如图 4.24 所示, 真值表如表 4.7 所示 A B 是两个 1 位二进制加数的输入端,Cl 是低位来的进位输入端,SO 是和数输出端,CO 是向高位的进位输出端 用 Verilog HDL 编写的全加器源程序 (adderl.v) 如下 : module adder1(a,b,ci,so,co); input a,b,ci; output so,co; assign {co,so}=a+b+ci endmodule 全加器的逻辑符号如图 4.24 卓越工程师 EDA 技术及应用 Tu Qiu 123

124 根据全加器的真值表 ( 见表 4.7), 编写的全加器测试程序 ( adderl_th.v) 如下 : module adder1_tb; wire so,co; reg a,b,ci; adder1 u1(a,b,ci,so,co); initial begin #20 a=0;b=0;ci=0; #20 a=0;b=0;ci=1; #20 a=0;b=1;ci=0; #20 a=0;b=1;ci=1; #20 a=1;b=0;ci=0; #20 a=1;b=0;ci=1; #20 a=1;b=1;ci=0; #20 a=1;b=1;ci=1; #200 $finish; end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 124

125 在源程序中, 把全加器的输入 a b 和 ci 定义为 reg 型变量 ; 把输出 so 和 co 定义为 wire 型变量 ; 用元件例化语句把全加器设计电路嵌入测试平台软件中 ; 用 initial 块语句来改变输入的变化而生成测试条件, 输入的变化语句完全根据全加器的真值表编写 以 Modelsim 为 EDA 工具平台, 完成全加器源程序 adder1.v 和其测试软件 adder1_tb.v 的编写, 并通过编译 测试平台软件的仿真过程与波形仿真相同, 包括装载设计文件 设置仿真激励信号和执行仿真 3 个操作 卓越工程师 EDA 技术及应用 Tu Qiu 125

126 2 时序逻辑电路测试平台软件的设计时序逻辑电路测试平台软件设计的要求与组合逻辑基本相同, 主要区别在于时序逻辑电路测试平台软件中. 需要用 always 块语句生成时钟信号 例 4.19 编写十进制加法计数器的测试软件 解 用 Verilog HDL 编写的 4 位二进制加法计数器源程序 cnt4e.v 已在例 4.15 中给出, 其测试软件 (cnt4e_tb.v) 如下 : 卓越工程师 EDA 技术及应用 Tu Qiu 126

127 module cnt4e_tb; reg clk,clr,ena; wire[3:0] q; wire cout; cnt4e u1(clk,clr,ena,cout,q); always begin #50 clk=~clk; end initial begin clk=0;clr=0;ena=1; #1200 clr=1; #120 clr=0; #2000 ena=0; #200 ena=1; #20000 $finish; end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 127

128 在源程序中, 用元件例化语句把十进制计数器设计元件嵌入测试软件中 ; 在 always 中产生周期为 100( 标准时间单位 ) 的时钟 ( 方波 ): 用 initlal 块生成复位信号 clr 和使能控制信号 ena 的测试条件 注意 : 时钟 clk 只能用 always 决语句才能生成, 但要在 initial 块中设置时钟的初始值 ( 如 clk=0 或 clk=1), 如果不设置时钟的初植, 则在仿真是时钟输出端是一个未知 x( 不变 ) 结果 另外, 用 always 块生成时钟后, 一定要 $finish 语句结束仿真, 否则仿真执行将不会结束 卓越工程师 EDA 技术及应用 Tu Qiu 128