基本演算回路

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1 第 5 章基本演算回路 大阪大学大学院基礎工学研究科 今井正治 ma@st.osaka-u.ac.jp 26//7 26, Masaharu Ima

2 講義内容 マルチプレクサ デマルチプレクサ エンコーダ デコーダ 加算器 減算器 キャリー先読み回路 ALU 26//7 26, Masaharu Ima 2

3 マルチプレクサとデマルチプレクサ マルチプレクサ (Multplexer) 複数の入力データから つを選択して出力 デマルチプレクサ (Demultplexer) 複数の出力ポートの つを選択して出力 入力選択信号 出力選択信号 入力 入力 2 入力 3 出力 入力 出力 出力 2 出力 3 入力 出力 26//7 26, Masaharu Ima 3

4 4 入力マルチプレクサの機能 d_ sel_ sel_ d_out d_ d_2 MUX_4 d_out d_ d_ d_3 d_2 sel_ sel_ d_3 26//7 26, Masaharu Ima 4

5 4 入力マルチプレクサの VHDL 記述 () lbrary eee; use eee.std_logc_64.all; etty mux_4 s port( sel_: std_logc; sel_: std_logc; d_: std_logc; d_: std_logc; d_2: std_logc; d_3: std_logc; d_out: out std_logc ); ed etty mux_4; 26//7 26, Masaharu Ima 5

6 4 入力マルチプレクサの VHDL 記述 (2) archtecture behavor of mux_4 s beg process( sel_, sel_, d_, d_, d_2, d_3 ) varable d_xt: std_logc; beg f sel_ = '' ad sel_ = '' the d_xt := d_; elsf sel_ = '' ad sel_ = '' the d_xt := d_; elsf sel_ = '' ad sel_ = '' the d_xt := d_2; elsf sel_ = '' ad sel_ = '' the d_xt := d_3; 26//7 26, Masaharu Ima 6

7 4 入力マルチプレクサの VHDL 記述 (3) else d_xt := 'X'; ed f; d_out <= d_xt; ed process; ed archtecture behavor; 26//7 26, Masaharu Ima 7

8 4 入力マルチプレクサの VHDL 記述 (4) archtecture data_flow of mux_4 s beg d_out <= d_ whe sel_ = '' ad sel_ = '' else d_ whe sel_ = '' ad sel_ = '' else d_2 whe sel_ = '' ad sel_ = '' else d_3 whe sel_ = '' ad sel_ = '' else 'X'; ed archtecture data_flow; 26//7 26, Masaharu Ima 8

9 4 入力マルチプレクサの回路図 d_ d_ d_2 d_out d_3 sel_ sel_ 26//7 26, Masaharu Ima 9

10 3 ステートバッファを用いた 4 入力 マルチプレクサ d_ d_out d_ d_2 d_3 sel_ sel_ 26//7 26, Masaharu Ima

11 講義内容 マルチプレクサ デマルチプレクサ エンコーダ デコーダ 加算器 減算器 キャリー先読み回路 ALU 26//7 26, Masaharu Ima

12 2-4 デマルチプレクサ d_ MUX_4 d_out d_out d_out2 d_out3 sel_ sel_ 26//7 26, Masaharu Ima 2

13 2 to 4 デマルチプレクサの機能 sel_ sel_ d_out d_out d_out2 d_out3 d_ d_ d_ d_ 26//7 26, Masaharu Ima 3

14 デマルチプレクサの VHDL 記述 () lbrary eee; use eee.std_logc_64.all; etty demux_4 s port( sel_: std_logc; sel_: std_logc; d_: std_logc; d_out: out std_logc; d_out: out std_logc; d_out2: out std_logc; d_out3: out std_logc ); ed etty demux_4; 26//7 26, Masaharu Ima 4

15 デマルチプレクサの VHDL 記述 (2) archtecture behavor of demux_4 s beg process( sel_, sel_, d_ ) varable d_xt, d_xt, d_xt2, d_xt3: std_logc; beg d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; f sel_ = '' ad sel_ = '' the d_xt := d_; elsf sel_ = '' ad sel_ = '' the d_xt := d_; 26//7 26, Masaharu Ima 5

16 デマルチプレクサの VHDL 記述 (3) elsf sel_ = '' ad sel_ = '' the d_xt2 := d_; elsf sel_ = '' ad sel_ = '' the d_xt3 := d_; else d_xt := X ; d_xt := X ; d_xt2 := X ; d_xt3 := X ; ed f; d_out <= d_xt; d_out <= d_xt; d_out2 <= d_xt2; d_out3 <= d_xt3; ed process; ed archtecture behavor; 26//7 26, Masaharu Ima 6

17 2 to 4 デマルチプレクサの回路図 d_ d_out d_out d_out2 d_out3 sel_ sel_ 26//7 26, Masaharu Ima 7

18 講義内容 マルチプレクサ デマルチプレクサ エンコーダ デコーダ 加算器 減算器 キャリー先読み回路 ALU 26//7 26, Masaharu Ima 8

19 エンコーダとデコーダ エンコーダ N 進数を 2 進数に変換 例 : 進 -2 進変換 デコーダ 2 進数を N 進数に変換 例 : 2 進 - 進変換 2 3 to 2 ecoder to decoder //7 26, Masaharu Ima 9

20 進 -2 進エンコーダの機能 進数 2 進数 //7 26, Masaharu Ima 2

21 進 -2 進エンコーダのビヘイビア記述 () lbrary eee; use eee.std_logc_64.all; etty ec_ s port( d_, d_, d_2, d_3, d_4: std_logc; d_5, d_6, d_7, d_8, d_9: std_logc; d_out: out std_logc; d_out: out std_logc; d_out2: out std_logc; d_out3: out std_logc ); ed etty ec_; 26//7 26, Masaharu Ima 2

22 進 -2 進エンコーダのビヘイビア記述 (2) archtecture behavor of ec_ s beg process( d_, d_, d_2, d_3, d_4, d_5, d_6, d_7, d_8, d_9 ) varable d_xt, d_xt, d_xt2, d_xt3: std_logc; beg d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; 26//7 26, Masaharu Ima 22

23 進 -2 進エンコーダのビヘイビア記述 (3) f d_ = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; elsf d_ = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; elsf d_2 = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; elsf d_3 = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; 26//7 26, Masaharu Ima 23

24 進 -2 進エンコーダのビヘイビア記述 (4) elsf d_4 = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; elsf d_5 = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; elsf d_6 = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; elsf d_7 = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; 26//7 26, Masaharu Ima 24

25 進 -2 進エンコーダのビヘイビア記述 (5) elsf d_8 = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; elsf d_9 = '' the d_xt := ''; d_xt := ''; d_xt2 := ''; d_xt3 := ''; else d_xt := X'; d_xt := X'; d_xt2 := X'; d_xt3 := X'; ed f; d_out <= d_xt; d_out <= d_xt; d_out2 <= d_xt2; d_out3 <= d_xt3; ed process; ed archtecture behavor; 26//7 26, Masaharu Ima 25

26 進 -2 進エンコーダのデータフロー記述 archtecture data_flow of ec_ s beg d_out <= '' whe ( d_ = '' or d_3 = '' or d_5 = '' or d_7 = '' or d_9 = '' ) else ''; d_out <= '' whe ( d_2 = '' or d_3 = '' or d_6 = '' or d_7 = '' ) else ''; d_out2 <= '' whe ( d_4 = '' or d_5 = '' or d_6 = '' or d_7 = '' ) else ''; d_out3 <= '' whe ( d_8 = '' or d_9 = '' ) else ''; ed archtecture data_flow; 26//7 26, Masaharu Ima 26

27 7448: 8 to 3-Le Prorty Ecoder の インタフェース OUTPUTS INPUTS OUTPUT VCC EO GS 3 2 A EO GS A A3 A2 A EI A2 A INPUTS OUTPUTS GND 26//7 26, Masaharu Ima 27

28 7448: 8 to 3-Le Prorty Ecoderの動作 INPUTS OUTPUTS EI A2 A A GS EO //7 26, Masaharu Ima 28

29 講義内容 マルチプレクサ デマルチプレクサ エンコーダ デコーダ 加算器 減算器 キャリー先読み回路 ALU 26//7 26, Masaharu Ima 29

30 7438: 3 to 8-Le Decoder/ Demultplexer のインタフェース DATA OUTPUTS VCC Y Y Y2 Y3 Y4 Y5 Y Y Y Y2 Y3 Y4 Y5 A Y6 B C G2A G2B G Y A B C G2A G2B G Y7 GND SELECT ENABLE OUTPUTS 26//7 26, Masaharu Ima 3

31 7438: 3 to 8-Le Decoder/ Demultplexer の動作 ENABLE SELECT OUTPUT G G2 C B A Y Y Y2 Y3 Y4 Y5 Y6 Y G2 = G2A G2B 26//7 26, Masaharu Ima 3

32 講義内容 マルチプレクサ デマルチプレクサ エンコーダ デコーダ 加算器 減算器 キャリー先読み回路 ALU 26//7 26, Masaharu Ima 32

33 半加算器 (Half Adder) 和 (Sum) s_out = d_ d_2 桁上り (Carry) c_out = d_ d_2 d_ d_2 c_out s_out d_ d_2 HA s_out c_out d_ d_2 s_out c_out 26//7 26, Masaharu Ima 33

34 全加算器 (Full Adder) c_ d_ d_2 FA s_out c_out c_ d_ d_2 c_out s_out c_ d_ d_2 HA HA s_out c_out 26//7 26, Masaharu Ima 34

35 全加算器のエンティティ記述 lbrary eee; use eee.std_logc_64.all; use eee.std_logc_usged.all; etty FADD s port ( a_: std_logc; b_: std_logc; c_: std_logc; s_out:out std_logc; c_out: out std_logc ); ed etty FADD; 26//7 26, Masaharu Ima 35

36 全加算器のデータフロー記述 archtecture DATA_FLOW of FADD s beg s_out <= a_ xor b_ xor c_; c_out <= ( a_ ad b_ ) or ( a_ ad c_ ) or ( b_ ad c_ ); ed archtecture DATA_FLOW; 26//7 26, Masaharu Ima 36

37 並列加算器 (Rpple Carry Adder) MSB LSB x 3 y 3 x 2 y 2 x y x y FA FA FA FA c s 3 s 2 s s 26//7 26, Masaharu Ima 37

38 講義内容 マルチプレクサ デマルチプレクサ エンコーダ デコーダ 加算器 減算器 キャリー先読み回路 ALU 26//7 26, Masaharu Ima 38

39 減算回路の実現方法 直接減算を行う 減算専用回路 小規模なシステムの実装に適する 2 の補数を作って加算を行う 大規模なシステムの実装で採用 加減算器 : 加算と減算を統一的に扱う 26//7 26, Masaharu Ima 39

40 半減算器 (d_ d_2) 差 (Dfferece) d_out = d_ d_2 桁借り (Borrow) b_out = d_ d_2 d_ d_2 d_out b_out d_ d_2 HS d_out b_out d_ d_2 d_out b_out 26//7 26, Masaharu Ima 4

41 全減算器 b_ d_ d_2 FS d_out b_out b_ d_ d_2 d_out b_out b_ d_ d_2 HS HS d_out b_out 26//7 26, Masaharu Ima 4

42 並列減算器 (Rpple Carry Subtractor) MSB LSB x 3 y 3 x 2 y 2 x y x y FS FS FS FS b d 3 d 2 d d 26//7 26, Masaharu Ima 42

43 全加算器を用いた加減算器の実現 被加減数 X X 3 X 2 X X CO 桁上げ / 桁借り 加減数 Y Y 3 Y 2 Y Y S 3 S 2 S S 加減算結果 制御信号 C CI 26//7 26, Masaharu Ima 43

44 講義内容 マルチプレクサ デマルチプレクサ エンコーダ デコーダ 加算器 減算器 キャリー先読み回路 ALU 26//7 26, Masaharu Ima 44

45 26//7 26, Masaharu Ima 45 桁加算回路の入出力 入力 出力 キャリー先読み回路 : 各桁のキャリーを短時間で計算する回路 2 2 = = = C C Y Y Y Y X X X X L L 2 = = out out C C S S S S L

46 定義 C : ビット目のキャリー C = X Y = G ( X Y ) G: キャリー発生関数 (Carry Geerate Fucto) G = X Y P: キャリー伝播関数 (Carry Propagato Fucto) P = X Y 26//7 26, Masaharu Ima 46 P C C

47 26//7 26, Masaharu Ima 47 桁目のキャリー ( ) = = = C P G C Y X Y X Y C C X Y X C

48 26//7 26, Masaharu Ima 48 桁目のキャリー ) ( = = = = C P P PG G C P G P G P C G Y C C X Y X C

49 26//7 26, Masaharu Ima 49 2 桁目のキャリー ) ( ) ( = = = = = = P P P C P PG P G G P C G P P P G G P P C P G G P C G P G C P G Y C C X Y X C

50 26//7 26, Masaharu Ima 5 桁目のキャリー = C P P P P P G P P P P G P P P G P P G P G C L L L

51 26//7 26, Masaharu Ima : キャリー ルックアヘッド回路 = = C P G C P P P P G P P P G P P P G G C 3 C G P C

52 7482: キャリー ルックアヘッド回路 P 3 G 3 P 2 G 2 P G P G C P G C2 C C P = P P 3 2 P P G = G 3 P3 G2 P3 P2 G P3 P2 P G 26//7 26, Masaharu Ima 52

53 講義内容 マルチプレクサ デマルチプレクサ エンコーダ デコーダ 加算器 減算器 キャリー先読み回路 ALU 26//7 26, Masaharu Ima 53

54 748: 4 bt ALU の入出力端子 A 入力 A 3 A 2 A A F 3 F 2 F F F 出力 B 入力 キャリー入力 B 3 B 2 B B 748 C MS 3 S 2 S S C 4 A=B P G キャリー出力 A=B 出力 キャリー ルックアヘッド出力 論理 算術選択端子 機能選択端子 26//7 26, Masaharu Ima 54

55 748 の論理機能 (M=) 選択端子 M= 選択端子 M= S 3 S 2 S S 論理機能 S 3 S 2 S S F = A F = A B F = A B F = F = A B F = B F = A B F = A B 26//7 26, Masaharu Ima 55 論理機能 F = A B F = A B F = B F = A B F = F = A B F = A B F = A

56 748 の算術演算機能 (M=,C=) 選択端子 M=, C = 選択端子 M=, C = S 3 S 2 S S 算術機能 S 3 S 2 S S 算術機能 F = A F = APLUS A B PLUS F = A B F = APLUSB PLUS F = A B F = (A B)PLUS A B PLUS F = MINUS F = A B F = A PLUS A B F = A PLUS A PLUS F = ( A B)PLUS A B F = ( A B)PLUS A PLUS F = A MINUS B MINUS F = ( A B) PLUS A PLUS F = A B MINUS F = A 26//7 26, Masaharu Ima 56

57 748 の算術演算機能 (M=,C=) 選択端子 M=, C = 選択端子 M=, C = S 3 S 2 S S 算術機能 S 3 S 2 S S 算術機能 F = A PLUS F = A PLUS A B F = ( A B) PLUS F = A PLUS B F = (A B) PLUS F = (A B) PLUS A B F = ZERO F = A B MINUS F = A PLUS A B PLUS F = A PLUS A F = (A B) PLUS A B PLUS F = ( A B) PLUS A F = A MINUS B F = ( A B) PLUS A F = A B F = A MINUS 26//7 26, Masaharu Ima 57

58 ALU の設計方法 (). 算術演算回路を設計 2. 論理演算回路を設計 3. 上記の回路を結合 B 算術演算 s s s 2 C C 回路 論理演算回路 A セレクタF 26//7 26, Masaharu Ima 58

59 論理演算器の設計 A B MUX F s s 26//7 26, Masaharu Ima 59

60 ALU の設計方法 (2). 算術演算部 ( 加減算器 ) を設計する 2. ステップ. で設計された算術演算回路から直接得られる論理演算機能を調べる 3. 算術演算回路を修正して必要な論理演算を実装する 26//7 26, Masaharu Ima 6

61 基本となる加減算器 A B s s C = C FAS C 2 F A 2 FAS F 2 B 2 C 3 A 3 FAS F 2 B 3 C 4 A 4 FAS F 2 B 4 s s C Y Output F = A F = A PLUS B F = A PLUS B B F = A PLUS B PLUS B F = A MINUS B MINUS B F = A MINUS B F = A MINUS F = A C 5 = C out 26//7 26, Masaharu Ima 6

62 加減算器の内部構造 加算 : s = s = 減算 : s = s = Y = Bs Bs C s s A B A 2 X Y FA FA B 2 F 2 X 2 Y 2 C C 2 C 3 F 26//7 26, Masaharu Ima 62

63 算術演算回路の解析 算術演算回路の出力 : F = X Y C 算術演算回路を用いてビットごとの論理演算を行うためには, キャリーの伝播を禁止する必要がある C = とすると, F = X Y 算術演算回路で実現できる論理演算 : XOR,XNOR,NOT 実現すべき他の論理演算 : AND,OR 26//7 26, Masaharu Ima 63

64 全加算器で実現できる論理演算 s 2 s s X Y C F 論理演算 A F = F = A B XOR F A B XNOR A A NOT = F = A A A B B OR XOR AND NOT 26//7 26, Masaharu Ima 64

65 論理演算実現の方針 算術演算と論理演算の選択 s 2 = のとき算術演算 s 2 = のとき論理演算 論理演算の種類の選択 s s = のとき OR を実行 s s = のとき AND を実行 26//7 26, Masaharu Ima 65

66 OR 演算の実現 s 2 s s = のとき, X = A B としたい. すなわち, X = A s s s ) B ( 2 s 2 s X B A 26//7 26, Masaharu Ima 66

67 AND 演算の実現 s 2 s s = のとき, X = A K とすると F = A B としたい F = X Y = ( A K ) = A B K B A K B B ここで, K = B とすると F = A B B B A B B = となり,AND 演算が実現できることがわかる A B 26//7 26, Masaharu Ima 67

68 論理演算の実現方法 X = A s 2 s s B s 2 s s B Y = s B s B Z = s 2 C 26//7 26, Masaharu Ima 68

69 ALU の論理図 C s 2 s s C A B Z X Y FA F C 2 26//7 26, Masaharu Ima 69

70 実現された算術論理演算器 s 2 s s C Output Fucto F = A 転送 F = A インクリメント F = A B 加算 F = A B 加算 ( 桁上げ付き ) F = A -B- 減算 ( 桁借り付き ) F = A - B 減算 F = A - ディクリメント F = A 転送 - F = A or B 論理和 - F = A xor B 排他的論理和 - F = A ad B 論理積 - F = ot A 否定 26//7 26, Masaharu Ima 7

71 ALU のエンティティ記述 etty ALU s geerc ( N_BIT: atural := 4 ); port ( sel_: std_logc_vector( 2 dowto ); a_: std_logc_vector( N_BIT- dowto ); b_: std_logc_vector( N_BIT- dowto ); c_: std_logc; s_out: out std_logc_vector( N_BIT- dowto ); c_out: out std_logc ); ed etty ALU; 26//7 26, Masaharu Ima 7

72 ALU の構造記述 () archtecture STRUCTURE of ALU s compoet FADD s port ( a_: std_logc; b_: std_logc; c_: std_logc; s_out: out std_logc; c_out: out std_logc ); ed compoet FADD; 26//7 26, Masaharu Ima 72

73 ALU の構造記述 (2) sgal ctrl_: std_logc; sgal ctrl_: std_logc; sgal ctrl_p: std_logc_vector( N_BIT- dowto ); sgal ctrl_p: std_logc_vector( N_BIT- dowto ); sgal sel_p2: std_logc_vector( N_BIT- dowto ); sgal sel_p: std_logc_vector( N_BIT- dowto ); sgal sel_p: std_logc_vector( N_BIT- dowto ); sgal a_tmp: std_logc_vector( N_BIT- dowto ); sgal b_tmp: std_logc_vector( N_BIT- dowto ); sgal c_tmp: std_logc_vector( N_BIT- dowto ); sgal co_tmp: std_logc_vector( N_BIT- dowto ); 26//7 26, Masaharu Ima 73

74 ALU の構造記述 (3) beg ctrl_ <= sel_(2) ad ( ot sel_() ) ad ( ot sel_() ); ctrl_ <= sel_(2) ad sel_() ad ( ot sel_() ); ctrl_p <= ( OTHERS => ctrl_ ); ctrl_p <= ( OTHERS => ctrl_ ); sel_p2 <= ( OTHERS => sel_(2) ); sel_p <= ( OTHERS => sel_() ); sel_p <= ( OTHERS => sel_() ); a_tmp <= a_ or ( ctrl_p ad b_ ) or ( ctrl_p ad ( ot b_ ) ); b_tmp <= ( sel_p ad b_ ) or ( sel_p ad ( ot b_ ) ); c_tmp <= ( ot sel_p2 ) ad ( co_tmp( N_BIT-2 dowto ) & c_ ); c_out <= ( ot sel_(2) ) ad co_tmp( N_BIT- ); 26//7 26, Masaharu Ima 74

75 ALU の構造記述 (4) GEN_A: for to N_BIT- geerate DUT_S: FADD port map( a_ => a_tmp( ), b_ => b_tmp( ), c_ => c_tmp( ), s_out => s_out( ), c_out => co_tmp( ) ); ed geerate; ed archtecture STRUCTURE; 26//7 26, Masaharu Ima 75

76 シミュレーション結果 26//7 26, Masaharu Ima 76

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