第 5 章 微处理器工作原理 1
5.1 8086 处理器 2
1. 管脚定义 3
8086/88 管脚描述 8086:16 位微处理器, 16 位外部数据总线 8088:16 位微处理器, 8 位外部数据总线 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 MIN MODE (MAX MODE) VCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD Hold HLDA WR M/IO DT/R DEN ALE INTA TEST READY RESET (RQ/GT0) (RQ/GT1) (LOCK) (S2) (S1) (S0) (QS0) (QS1) 4
8086/88 管脚功能 (1)( AD15-AD0 分时复用地址 (ALE=1) / 数据总线 (ALE=0) A19/S6-A16/S3 20 位地址线的高 4 位或状态线 S6-S3 M/IO 标识地址线用作存储器地址还是 IO 地址 RD 读信号, 低电平有效 WR 写信号, 低电平有效 5
分时复用的概念 分时复用就是一个引脚在不同的时刻具有两个甚至多个作用 最常见的总线复用是数据和地址引脚复用 总线复用的目的是为了减少对外引脚个数 8088 /8086CPU 的数据地址线采用了总线复用方法 6
8086/88 管脚功能 (2)( ALE 地址锁存允许信号 高电平表示地址数据总线上传送的是地址 DT/R 数据发送 / 接收控制信号 DEN 数据允许信号 INTR 当为 1 且 IF=1 时,CPU 准备进行中断服务 在当前指令执行完后 INTA 变为低电平以响应中断 7
8086/88 管脚功能 (3)( INTA 中断响应信号 NMI 非屏蔽中断信号 上升沿有效 CLK 主时钟信号 8088 的工作时钟为 5MHz VCC 电源,+5V GND 地线,0V 8
8086/88 管脚功能 (4)( MN/MX 工作模式选择信号 BHE 总线高字节有效 在读或写操作期间, 使能数据总线的高 8 位 READY 准备好信号 用于在 CPU 的总线周期中插入等待状态 该信号由存储器或 I/O 设备产生 RESET 复位信号 高电平持续 4 个时钟周期以上才有效 9
8086/88 管脚功能 (5)( TEST 测试信号 当 CPU 执行 WAIT 指令时, 每 5 个 CLK 检测该管脚, 若为 1, 则等待 ; 否则执行下一条指令 在使用协处理器 8087 时, 通过该引脚和 WAIT 指令, 可使 8088 与 8087 的操作保持同步 HOLD( 大模式 :RQ/GT0) 总线请求信号 HLDA ( 大模式 :RQ/GT1) 总线请求响应信号 10
8086/88 管脚功能 (6)( LOCK 总线锁定信号 当在指令前加上 LOCK 前缀时, 则在执行这条指令期间 LOCK 保持有效, 即在此指令执行期间,CPU 封锁其它主控者使用总线 QS1 和 QS0 队列状态信号 用于标识内部指令队列的状态 11
8086/88 管脚功能 (7)( S7,S6,S5,S4,S3,S2,S1,S0 S7 为 1,S6 为 0 S5 等于 IF S4 和 S3 指示在当前总线周期哪一个段正在被存取 S4 S3 功能 0 0 附加段 0 1 堆栈段 1 0 代码段或无 (I/O,INT) 1 1 数据段 12
8086/88 管脚功能 (8)( S2 S1 和 S0 指示当前总线周期的功能 S2 S1 S0 功能 0 0 0 中断响应 0 0 1 I/O 读 0 1 0 I/O 写 0 1 1 Halt 1 0 0 取操作码 1 0 1 存储器读 1 1 0 存储器写 1 1 1 Passive 13
2. 总线周期及时序 14
基本概念 时序 (Timing) 是指信号高低电平 ( 有效或无效 ) 变化及相互间的时间顺序关系 总线周期是指 CPU 完成一次访问存储器 ( 或 I/O 端口 ) 的操作所需要的时间 对于 8086/88CPU, 基本总线周期包括 4 个时钟周期 (T1~T4) 这个时钟周期也称为 T 状态 Ti 是在两个总线周期之间插入的空闲时钟周期 1~2 个 若干个 T 1 T 2 T 3 T 4 T i T i T 1 T 2 T 3 T w T w T w T 4 T i T i 总线周期 总线周期 15
存储器写总线周期 存储器读总线周期 I/O 写总线周期 I/O 读总线周期 中断响应周期 总线请求及响应周期 8086/88 的总线周期 16
8086 读周期时序 (1)( 主频 :5Mhz CLK 800ns 200ns T w T 1 T 2 T 3 T 4 A 19 -A 16 /S 6 -S 3 A 19 -A 16 S 7 -S 3 AD 15 -AD 0 M/IO Address setup AD 15 -AD 0 Float Data In Data Setup Float ALE DT/R RD DEN READY Bus Timing for a Read Operation 17
8086 读周期时序 (2)( T1 状态 8086 把地址放在地址 / 数据总线上 ALE 锁存地址,M/IO 和 DT/R 指明存储器访问或 I/O 访问, 确定数据传送方向 T2 状态 发出 RD WR 和 DEN 信号 T3 状态 在 T3 的前沿采样 READY 信号, 若为低电平, 则在 T3 之后插入等待状态 Tw( 等价于 T3) 18
8086 读周期时序 (3)( T4 状态 T4 的前沿采样数据总线 然后, 所有总线信号变为无效, 为下一总线周期做好准备 19
READY 信号线的使用 (1) 8086 在访问慢速存储器或 I/O 设备时需要在 T3 和 T4 之间插入一个或多个等待状态 Tw 存储器或 I/O 设备是通过 READY 信号来控制是否要插入 Tw 状态 1. 在 T3 的前沿检测 READY 引脚是否有效 2. 如果 READY 无效, 在 T3 和 T4 之间插入一个等效于 T3 的 Tw, 转步骤 1 3. 如果 READY 有效, 执行完该 T 状态, 进入 T4 状态 20
READY 信号线的使用 (2) CLK T 1 T 2 T 3 T w T w T w T 4 READY 前沿检测 21
3. 工作模式 22
8086CPU 工作模式 两种工作模式 : 最大模式和最小模式 最小模式 : 就是在系统中只有 8086/8088 一个处理器 在这种系统中所有的总线控制信号都直接由 8086/8088 产生, 在这样系统中的总线控制逻辑电路被减到最少 最大模式 : 可包含两个或多个处理器, 一个为主处理器, 其他的是协处理器 ( 协助主处理器工作 ) 和 8086/8088CPU 配合使用的协处理器主要有数值运算协处理器 8087 和输入 / 输出协处理器 8089 加电时, 设置微处理器管脚 MN/MX 电平的高低, 可以控制微处理器工作在最小模式或最大模式 23
最小模式 +5V +5V RES 8284 MN/MX INTA INTR HLDA HOLD CLK RD READY WR RESET M/IO 8086 CPU ALE A19-16 BHE AD15-0 DEN DT/R STB 8282 OE BHE 存储器 Addr. Bus 外设 8286 T OE Data Bus 24
带三态缓冲的 8 位数据锁存器 8282 DI0 D Q CLK DO0 DI1 DI7 D Q CLK D Q CLK DO1 DO7 STB: 选通脉冲 OE: 为 0 时输出有效为 1 时输出为三态 STB OE 25
带三态的 8 位双向数据缓冲器 8286 A0 B0 A1 A7 B1 B7 OE T 方向 0 1 A B 0 0 B A 1 X 三态 OE T 26
8284 时钟生成器 8284A Clock Generator CSYNC PCLK AEN1 RDY1 READY RDY2 AEN2 CLK GND 1 2 3 4 5 6 7 8 9 8284A 18 17 16 15 14 13 12 11 10 VCC X1 X2 ASYNC EFI F/C OSC RES RESET RES X1 X2 Schmitt trigger XTAL OSC D Q RESET OSC (EFI input to other 8284As) F/C EFI CSYNC RDY1 AEN1 RDY2 2-to-1 mux DQ divby-3 cnter +3 divby-2 cnter +2 DQ PCLK CLK READY AEN2 ASYNC 27
最大模式 在最大模式下, 下列管脚将被重新定义 : ALE WR M/IO DT/R DEN INTA HOLD HLDA 这需要增加 8288 总线控制器来产生相应的控制信号 28
最大模式 y V CC GND 8284A RES CLK READY RESET 8086 CPU S0 S1 S2 S0 S1 S2 DEN DT/R ALE CLK MRDC MWTC 8288 IORC IOWC INTA A 16-19 AD 0 -AD 15 STB Latches Address IRQ 0-7 INT T OE 8286 Transceiver Data 8259A Interrupt Controller RD RAM WR 29
8288 总线控制器 8086 Status S0 S1 S2 Control Input CLK AEN CEN IOB Status Decoder Control Logic Command Signal Generator Control Signal Generator MRDC MWTC AMWC IORC IOWC AIOWC INTA DT/R DEN MCE/PDEN ALE IOB CLK S1 DT/R ALE AEN MRDC AMWC MWTC GND 8288 VCC S0 S2 MCE/PDN DEN CEN INTA IORC AIOWC IOWC Separate signals are used for I/O (IORC and IOWC) and memory (MRDC and MWTC). Also provided are advanced memory (AIOWC) and I/O (AIOWC) write strobes plus INTA. 30
4. 存储器接口 31
8086 存储器特点 数据总线 16 位, 地址总线 20 位, 可寻址空间为 1M 字节 利用 BHE 信号线, 可按字节或字寻址 BHE A0 总线使用情况 0 0 16 位 0 1 高 8 位 1 0 低 8 位 1 1 无效 32
16 位存储器接口框图 D7~0 D15~8 D7~0 D7~0 512K 奇地址存储体 偶地址存储体 512K SEL A18~0 SEL A18~0 BHE A0 A19~1 33
例 :16: 位存储器接口 A 1 to A 16 MWTC A 17 A 18 A 19 BHE A 20 A 21 A 22 A 23 A B C MRDC M/IO A0 BLE 74LS138 G1 G2A G2B 0 1 2 3 4 5 6 7 3 Address Bus A BC 0 12 74LS138 3 4 G1 5 G2A 6 G2B 7 A BC 0 12 74LS138 3 G1 4 5 G2A 6 G2B 7 A 0 A 0 O 0 D 8 to D 15 A 15 O 7 WE OE CS 62512 CS(64K X 8) CSCS...... CS CSCS O 0 D 0 to D 7 A 15 O 7 WE OE CS CS 62512 CS (64K X 8) CSCS...... CS CS CS Data Bus 80386SX Separate Decoders 34