3 18 Fabrication of Ge nano-scaled MOSFETs 2 4 22 14 N P 111 Abstract At 14-nm and smaller sizes, strained-silicon channels in FinFETs are not projected to offer adequate performance. A germanium (Ge) gate-all-around (GAA) architecture is a promising approach, because Ge FETs offer better performance than their silicon counterparts. However, integrating germanium with silicon or silicon-oninsulator substrates is difficult. Atomic lattice mismatch between the materials causes performance-degrading defects and dislocations at the interface. To get around this, we looked at whether etching away these defects would be possible and beneficial. Through clever use of anisotropic etch processing techniques, we produced triangular GAA germanium FinFETs with greater performance than other Ge FETs have shown. Keywords Ge FinFET Gate-all-around
NANO COMMUNICATION 20 No.1 19 2012 AMD IBM CMOSFET ITRS MOSFET 22 nm 65 nm (1) (2) III-V GeChannel Mobility III-V 10 30 n- CMOS p- III-V p- III-V Hole Mobility 4 2 1960 FinFET FinFET 25 9 NDL GeSi Ge N Ge nmosfet n Ge 2009 [1] 2010 [2] 3D Ge FinFET ASM P 001 Silicon on Insulator, SOI 130 X High Resolution X-ray Diffractometer Transmission Electron Microscopy Atomic Force Microscopy Secondary Ion Mass Spectrometer Energy Dispersive Spectrometer 1988 CMOS
主題文章 3 20 製程上相容的優點 所以不僅具有矽元件的低成本 更 有異質接面的高效能 成長良好品質的鍺薄膜是首要關 鍵 目前的磊晶技術採用矽鍺磊晶的方式成長純鍺 矽 鍺薄膜於矽基材上 以降低元件製作成本 由於鍺材料 與矽基材之間的晶格不匹配 當鍺材料直接磊晶成長於 矽基材上所累積的不匹配應變容易經由各種差排及表面 粗糙來釋放 這些缺陷不僅造成磊晶層的材料劣化 且 易在活化層中形成電子電洞再結合中心 對於元件的操 作效能有相當嚴重的影響 其中如何消除因鍺薄膜沉積 在矽表面而導致的差排 是製作鍺電晶體的基本關鍵 以達到優於傳統矽電晶體的性能 圖1 130 奈米之鍺薄膜藉由 ASM 公司的 Epsilon-E2000 系 統 在 40 Torr 壓力條件下利用氫氣為載氣通入氫化鍺氣 於 SOI 基板上進行鍺磊晶之剖面穿透式電子顯微鏡影像 圖 可於圖中清楚觀察到在矽鍺界面產生之錯位差排以及 穿越整個鍺層之貫穿式差排 體 GeH4 於 320 度下 在 8 吋 P 型 001 絕緣層覆 矽基板進行磊晶 根據穿透式電子顯微鏡影像 圖 1 為了解鍺磊晶層在矽基板以及絕緣層上矽基板的磊 所示可清楚觀察到沿著矽鍺界面有明顯的差排生成 此 晶狀況 利用 X 光繞射圖譜進行晶相分析 從圖 3(a) 可 差排主要是因為矽 鍺晶格常數不匹配所造成 4.2% 的 清楚看到無論是在矽基板或是在絕緣層上矽基板之磊晶 差異 稱之為錯位差排 此錯位差排進一步形成貫穿式 鍺層皆有良好的單晶矽相 清楚觀測到 Ge 004 以及 差排穿越整個鍺磊晶層並延伸到表面 根據濕式化學浸 矽基板訊號 為進一步了解鍺磊晶層在矽基上是 Strained 蝕 Wet Chemical Etching 可得知鍺材料內之差排孔 Ge 還是 Relaxed Ge 圖 3(b) 倒置空間圖 左圖為晶格對 6-2 蝕 Etching Pit 密度約為 10 cm 這些缺陷會顯著影 稱面 004 的掃描 可看出具有較大晶格常數的鍺薄 響元件的電性表現 目前正嘗試利用反覆退火 Cycling 膜 較矽基有較小的倒置晶格常數 且數據分佈的兩中 Annealing 或是選擇性成長 Selective Growth 來改善 心點成一垂直直線 可知鍺磊晶薄膜與矽基材間晶格方 鍺磊晶層的品質 向沒有偏斜 藉由原子力顯微鏡來觀測鍺磊晶層之表面形貌 分 圖 3(b) 右圖則為非對稱面 224 的繞射分佈圖 別針對不同厚度的鍺磊晶 層進行探測 可以清楚觀 測到當磊晶層增厚時 其 表面粗糙度相對遞減 由 1.3 奈米 130 奈米厚的鍺 層 減為 0.6 奈米 200 奈米厚的鍺層 此現象可 藉由表面原子的遷移與重 整來解釋 所以當膜厚增 加時 此現象驅使鍺表面 較為平整 圖2 以原子力顯微鏡進行表面型態掃描 可看出 SOI 基板上鍺磊晶層之表面粗糙度 : (a)130 奈米厚之鍺 層約為 1.3 奈米 (b)200 奈米厚之鍺層約為 0.6 奈米
奈米通訊 NANO COMMUNICATION 20卷 No.1 奈米鍺元件之製備 21 圖3 (a) 鍺磊晶層試片之 X 光繞射圖以及 (b) 倒置晶格空間圖譜 此兩種量測皆清晰指出品質良好之單晶鍺的形成 藉由計算 Ge 在 Qy 和 Qx 兩軸相對於矽基材的應變量 此 常數值相等 1a = 1b 可知鍺層幾乎完全鬆弛 更進一 步證明穿透式電子顯微鏡觀察到矽鍺接面有眾多的錯位 差排生成 [3] 選擇性移除技術 由於矽鍺磊晶的異質接面有許多差排缺陷 易在活 化層中形成電子電洞再結合中心 嚴重影響元件的操作 圖4 圖示為藉由選擇不同的乾式蝕刻氣體進行側向性蝕刻以移 除界面差排 效能 差排缺陷就晶體結構而言 即為不完整之鍵結 如矽或鍺原子以少於四個鍵結相連 且鍺 鍺鍵結能約 基 對晶圓上的材質進行物理式撞擊濺蝕及化學反應 為 263.6 ± 7.1 kj/mol 遠弱於矽 矽之鍵結能 325 ± 7 來移除欲蝕刻部分 以活性離子蝕刻為例 利用電漿放 kj/mol 此研究利用相對鍵結的強度 藉由調整蝕刻條 電方式進行異向性蝕刻 在電漿環境中 產生大量的活 件達到選擇性差排缺陷移除的目的 得到近乎無缺陷之 性自由基 中性離子 及帶電荷離子 可以和被蝕刻物 鍺通道層 進行化學反應 藉由調變偏壓 使正離子在蝕刻物表面 乾式蝕刻法是利用氣體分子或其產生的離子及自由 產生垂直物理撞擊的效果 此實驗刻意降低此異向性的
3 22 4 Selectivity 130 TiN 500 550 6(a) 550 33.5 ev 500 33 ev Ge +3 6(b) P P 7(a) 1x10 15 cm -2 20 kev 10 19 cm -3 8(a) P 2 1 8(b) On/Off current 5 P N
NANO COMMUNICATION 20 No.1 23 6 X (a) 500 550 550 (b) 550 7 (a) 10 19 cm -3 (b) ratio 10 5 Subthreshold Swing, S.S. 130mV/dec [4] Lg > 2W fin N MOSFET P
主題文章 3 24 熟 但 N 型鍺元件受制先天的材料特性 仍為目前主要 型 Ge 元件 [5] 的發展目標 且具有較高電子遷移率的通道面為 111 此研究亦 [5] 先最佳化 N 型元件的接面深度 圖 面 而非傳統的 100 面上 因此 我們成功開發具有 10(a) 二次離子質譜儀可看出磷離子 佈值條件為 1 x 1015 良好閘極控制力之 3D 立體結構鍺鰭式電晶體 且同時具 cm-2 18 kev 在鍺層之分佈 而表面展阻近一步確認離 有高電子遷移率之 111 鍺晶面 由於此製程 可獲得 子的活化情形 可看出在鍺層深度 75 奈米內有近 3 x 1019 在矽基材上幾近無差排缺陷的 Ge 通道元件 我們觀察到 cm-3 的載子濃度 且在矽鍺界面由於差排缺陷的存在限 顯著的驅動電流增加 如此一來 不需有嚴苛的鍺磊晶 制磷離子的活化 由此可知電流主要經由鍺層來導通 成長環境 即可於矽上製作 3D 且具有高電子遷移率的 N 圖8 (a) 穿透式電子顯微鏡影像清楚呈現藉由選擇性蝕刻達到近無缺陷之鍺通道 與近乎全包覆式之閘極結構 (b) 此為元件相對應之電性圖 圖9 (a) 穿透式電子顯微鏡影像清楚呈現藉由選擇性蝕刻達到近無缺陷之鍺通道 與近乎全包覆式之閘極結構 且此三角形通道具有高電子遷移 率之 111 晶面 (b) 此為元件相對應之電性圖 相較垂直型元件有兩倍的電流提升
NANO COMMUNICATION 20 No.1 25 10 (a) 3 x 10 19 cm -3 (b) S.S. I on / I off This project is partially supported by NSC 101-2221-E-492-013 and NSC 101-2218-E-492-00. [1] Guang-Li, Luo, et al. A Comprehensive Study of Ge 1-x Si x on Ge for the Ge nmosfets with Tensile Stress, Shallow Junctions and Reduced Leakage. in Electron Devices Meeting (IEDM), 2009 IEEE International. 2009. [2] Yen-Chun, Fu, et al. High Mobility High on/off Ratio C-V Dispersion-free Ge n-mosfets and their Strain Response. in Electron Devices Meeting (IEDM), 2010 IEEE International. 2010. [3] W. X. Ni, et al., X-ray Reciprocal Space Mapping Studies of Strain Relaxation in Thin SiGe Layers (<= 100 nm) Using a Low Temperature Growth Step. Journal of Crystal Growth, 227: p. 756-760, 2001. [4] Shu-Han, Hsu, et al. Nearly Defect-free Ge gate-allaround FETs on Si Substrates. in Electron Devices Meeting (IEDM), 2011 IEEE International. 2011. [5] Shu-Han, Hsu, et al. Triangular-channel Ge NFETs on Si with (111) Sidewall-Enhanced Ion and Nearly Defectfree Channels. in Electron Devices Meeting (IEDM), 2012 IEEE International. 2012.