2018 版 微机原理与接口技术 第六章 存储器设计 dminghao@xidian.edu.cn 董明皓
准备知识 存储器的性能指标 - 存储容量 ( 常用单位 ) 存储容量的表示 Bit 用二进制位定义存储容量 Byte 用二进制字节定义存储容量 存储容量的常用单位 字 节 B (Byte) 千字节 KB(Kilo Byte) 兆字节 MB(Mega Byte) 吉字节 GB (Giga Byte)
准备知识 存储器的性能指标 - 存储容量 ( 地址换算 ) 常用的单位换算 : 1KB = 1024 B 1MB = 1024 KB 1GB = 1024 MB 0 10 10 1 K =1*1024=2 *2 =2 = 100 0000 0000 = 400H 1 10 11 2 K =2*1024=2 *2 =2 = 1000 0000 0000 = 800H 5 10 15 32K =32*1024=2 *2 =2 = 1000 0000 0000 0000 = 8000H 6 10 16 64K =64*1024=2 *2 =2 = 1 0000 0000 0000 0000 =10000H
1 2 3 4 5 存储器分类及主要指标常用存储器芯片介绍扩展存储器设计存储器地址译码电路设计存储器与 CPU 的连接
本章学习要点 存储器分类, 组成及性能指标 熟悉几种常用芯片的规格和封装引脚 重点掌握位数扩充和字节扩充技术 存储器地址译码电路设计 熟练掌握存储器与 CPU 连接时应注意的问题
1 2 3 4 5 存储器分类及主要指标几种常用芯片 8086 的引脚功能及时序系统总线的形成 8088 与 8086 的差异
6.1 存储器分类及主要指标 存储器的定义 [ 广义 ] 信息的载体 结绳记事 甲骨 竹简 雕刻 纸张 U 盘 硬盘 软盘 光盘 信息的存储是各种科学技术得以存在和发展的基础 印刷存储技术 ( 中国四大发明 ) 五大类信息存储技术 缩微胶片存储技术 (1839England) 磁存储技术 (1898Denmark) 半导体存储技术 (20 世纪 60 年代 ) 光存储技术 (20 世纪 70 年代 )
6.1 存储器分类及主要指标 存储器的定义 [ 狭义 ] 计算机系统中专门用于存放一定量数字信息的器件 存储器是微型机重要的组成部分 存储计算机所用的工作信息 程序 数据等 读写功能 存储介质 存取方式 信息保存性 读写存储器 半导体存储器 随机存储器 易失性存储器 只读存储器 磁存储器 顺序存储器 永久性存储器
6.1 存储器分类及主要指标 微型机的存储系统 内存 : 存放当前运行的程序和数据 特点 : 快, 容量小, 随机存取,CPU 可直接通过系统总线进行访问 通常由半导体存储器构成, 又称为半导体存储器 外存 : 存放非当前使用的程序和数据 特点 : 慢, 容量大, 顺序存取 / 块存取, 需通过 I/O 接口电路调入内存后 CPU 才能访问 (CPU 不能直接访问 ) 例如 : 硬盘, 磁盘 磁带 CD-ROM DVD-ROM U 盘 移动硬盘
6.1 存储器分类及主要指标 内存的分类 半 导 体 存 储 器 读写存储器 (RAM) (Random Access Memory 随机读写, 易失, 掉电数据丢失 ) 只读存储器 (ROM) (Read Only Memory 只读, 非易失, 掉电数据保持 ) 静态 RAM(SRAM) 动态 RAM(DRAM) 掩膜 ROM(MROM) 可编程 ROM(PROM) 紫外线光可擦除 ROM (EPROM) 电可擦除 ROM 2 ( E PROM) Flash Memory
6.1 存储器分类及主要指标 RAM 的分类及特点 静态 SRAM 利用半导体双稳态触发器的两种稳定状态来表示逻辑 1 和 0 不需要刷新电路即能保存它内部存储的数据 只要不掉电, 保存的信息就不会丢失 相对集成度低, 外围控制电路简单 多用于单片机的数据存储
6.1 存储器分类及主要指标 RAM 的分类及特点 动态 DRAM 利用 MOS 管的栅极对其衬底间的分布电容来保存信息, 每隔一段时间, 要刷新充电一次, 否则内部的数据即会消失 相对集成度高, 外围控制电路复杂 多用于系统机中的程序 数据存储
6.1 存储器分类及主要指标 存储器的性能指标 - 存储容量 存储容量 = N M( 字数 字长 ) N: 芯片内的存储单元个数, 取决于地址线个数 M: 每个存储单元内的二进制 bit 位数, 取决于数据线个数 SRAM 型号 6264 62128 62256 62512 2114 6116 8KB 16KB 32KB 64KB 1K 4 2K 8 容量 8K 8 16K 8 32K 8 64K 8 EPROM 型号 2716 2764 27256 27512 2KB 8KB 32KB 64KB 容量 2K 8 8K 8 32K 8 64K 8 存储容量 = N M( 字数 字长 )
6.1 存储器分类及主要指标 存储器的性能指标 - 存储容量 ( 地址范围与容量关系计算 ) 存储器地址范围分析一个 32KB 的存储器首地址为 4000H, 求其末尾地址 存储器容量计算 1) 一个 RAM, 能存储 1024 个字, 求容量 2) 一个 RAM, 首地址为 9000H, 末尾地址为 0FFFFH, 求其容量
6.1 存储器分类及主要指标 存储器的性能指标 - 读写速度 半导体存储器芯片的读写速度 : 用存取时间和存储周期两个指标来衡量 在存储器芯片的手册中可以查得 最小读出周期 tcyc(r)(read Cycle Time) 最小写周期 tcyc(w)(write Cycle Time) RD 的持续时间 tcyc(r)<4t-tda-td-t WR 的持续时间 tcyc(w)<4t-tda td T
6.1 存储器分类及主要指标 存储器的性能指标 - 其他指标 非易失性 可靠性 功耗 ( 散热等 ) 价格
6.1 存储器分类及主要指标 微型机的存储系统 P175 图 6.1 微机拥有不同类型的存储部件 由上至下容量越来越大, 但速度越来越慢 速度 快 慢 CPU 内核寄存器堆高速缓存主存储器联机外存储器脱机外存储器 小 大 容量
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6.2 常用存储器芯片介绍 SRAM 芯片的引脚特点 地址线 A0~An 接 CPU 的地址总线 AB ( 个数取决于字数 N) 数据线 D0~Dn 接 CPU 的数据总线 DB ( 个数取决于字长 M) 片选线 CS 由地址译码电路产生 读写线 OE WE 由 CPU 的 RD 和 WR 控制
6.2 常用存储器芯片介绍 SRAM 芯片 INTEL 6264 (28 根引脚 ) 4 5 6 7 8 9 10 11 12 0 1 2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 CC 27 26 25 24 23 22 21 20 19 18 17 16 15 3 2 1 0 2 1 7 6 5 4 3 容量 = 8K 8 = 8KB 地址线 : A0~ A12 数据线 :D0~D7 A0~A12 用作存储器片内寻址
6.2 常用存储器芯片介绍 SRAM 芯片 INTEL 6264(28 根引脚 ) 4 5 6 7 8 9 10 11 12 0 1 2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 CC 27 26 25 24 23 22 21 20 19 18 17 16 15 3 2 1 0 2 1 7 6 5 4 3 控制线 :OE( 输出允许 ) WE( 写入允许 ) 控制线 :CS1 CS2( 片选方式的多样性 ) CS1,CS2 用作 CPU 片选寻址
6.2 常用存储器芯片介绍 SRAM 芯片 INTEL 2114(18 根引脚 ) 容量 = 1K 4= 0.5KB 地址线 :A0~ A9 数据线 :D1~D4 控制线 :WE CS CS WE D1~D4 0 0 写入数据 0 1 读出数据 1 X 高阻
6.2 常用存储器芯片介绍 EPROM 芯片 INTEL 2764(28 根引脚 ) V PP A 12 A 7 A 6 A 5 A 4 A 3 A 2 A 1 A 0 D 0 D 1 D 2 1 GND 2 3 4 5 6 7 8 9 10 11 12 13 14 27 26 25 24 23 22 21 20 19 18 17 16 15 28 V CC PGM N C A 8 A 9 A 11 OE A 10 CE D 7 D 6 D 5 D 4 D 3 容量 = 8K 8 = 8KB 地址线 :A0~ A12 数据线 :D0~D7 控制线 :CE OE PGM CE: 片选信号 OE: 输出允许信号 Vpp 端 : 编程电压 PGM: 编程脉冲输入端对 EPROM 编程时, 在该端加上 50ms 左右的负脉冲, 读操作时 PGM=1
6.2 常用存储器芯片介绍 EPROM 芯片 INTEL 2764(28 根引脚 ) 容量 = 8K 8 = 8KB 地址线 :A0~ A12 数据线 :D0~D7 控制线 :CE OE PGM CE: 片选信号 OE: 输出允许信号 Vpp 端 : 编程电压 PGM: 编程脉冲输入端对 EPROM 编程时, 在该端加上 50ms 左右的负脉冲, 读操作时 PGM=1
6.2 常用存储器芯片介绍 其他 P177~P186 SRAM INTEL 6116 DRAM INTEL 41256 高速 RAM E2PROM 28C16 串行 E2PROM 24C64 P203-P206 多端口 RAM 自学, 大纲不要求
6.2 常用存储器芯片介绍 芯片与 CPU 的连接 RAM 芯片与 CPU 芯片的连接 ROM 芯片与 CPU 芯片的连接 低位地址线用于片内寻址, 高位地址线用于片选寻址
上节回顾 1. 存储器定义, 分类内存, 外存 RAM,ROM 静态 RAM, 动态 RAM 3. 常用的存储器芯片规格 SRAM Intel 6264 8K*8 SRAM Intel 2114 1K*4 EPROM Intel 2764 8K*8 2. 存储器主要技术指标存储容量读写速度 4. 存储器扩展位扩展字节扩展地址线, 数据线的连接方式
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6.3 存储器扩展设计 常用存储器芯片介绍 单片存储器的容量有限难以满足实际存储容量的需求, 需要将若干片芯片连接在一起进行扩展, 通常有三种扩展方式 : 位扩展字节扩展位和字节扩展
6.3 存储器扩展设计 位扩展 所选择的存储器芯片的字长达不到设计要求的字长时, 用这样的存储器芯片构成系统所需的存储器子系统电路, 就必须进行位扩展 用几片存储器芯片并起来, 以增加存储字长 针对数据线而言 如 : 2114 1K 4
6.3 存储器扩展设计 位扩展 位扩展的特点 : 两个片子用同一地址进行片选, 但数据线挂接不同, 选定一个字节地址时, 两个片子同时被选中 位扩展芯片的并联
6.3 存储器扩展设计 位扩展 例 用 64K x 1bit SRAM 芯片构成 64KB 存储器解 : 需 8 片构成 64K x 8(64KB) A15 A0 D7 D2 D1 D0 CS 64K 1 WE D0 CS WE D1 CS WE D2 CS WE D7 片选信号 读写信号
6.3 存储器扩展设计 位扩展 位扩展的方法总结 : 每片的地址线并联 ; 数据线分别引出 ; 控制线并联 位扩展特点 : 存储器的单元数不变 ; 位数增加 ; 位扩展的所有芯片在访问时同时选中
6.3 存储器扩展设计 字节扩展 字节扩展是指芯片字长不变的情况下增加存储器字节的数量 ( 容量 ) 在字节扩展时, 每个芯片的地址线 数据线 控制线并联, 仅片选信号分别引出, 使每个芯片占据不同的地址范围 通过下面的例题加以理解 因字数不够而扩展地址输入线的数目针对地址线而言
6.3 存储器扩展设计 字节扩展 例 8088 最小系统下, 用 2 片 2K 8B 的 SRAM 芯片 6116, 组成一段地址连续的 4K 8B 的存储器
6.3 存储器扩展设计 字节和位扩展在实践中, 会有这样的情况, 存储芯片的位数和字节数都不满足存储器的要求, 为此需要同时进行字节和位的扩展 方法如下 : 根据主存容量及芯片容量确定所需存储芯片数 若现有芯片的容量为 L K, 要构成容量为 M N 的存储器, 需要的芯片数为 =(M / L) (N / K) 先进行位扩展以满足字长要求, 构成芯片组 ; 再进行字节扩展以满足容量要求 ( 可利用芯片组 )
6.3 存储器扩展设计 字节和位扩展 例 8088 最小系统下, 用 2114(1K 4) 芯片组成 4KB 的存储器 分析 : 先扩展成 1KB 2 片 再扩展成 4KB 4 2 = 8 片 4KB 存储器需要 12 位地址线 (A 11 -A 0 ) 其中低 10 位地址 (A 9 -A 0 ) 用于片内寻址高 2 位地址线 (A 11 -A 10 ) 用于片选译码, 以选择不同芯片组
6.3 存储器扩展设计 字节和位扩展 例 8088 最小系统下, 用 2114(1K 4) 芯片组成 4KB 的存储器 2 CS3 A11~A10 A9~A0 CS0 CS1 CS2 1 M/IO CPU WR 译码器 A9~A0 2114 CS A9~A0 A9~A0 WE CS WE CS 2114 D3~D0 2114 D3~D0 WE WE D7~D4 D7~D4 A9~A0 2114 CS D7~D0 3 4
6.3 存储器扩展设计 存储器扩展基本步骤 根据可用芯片, 计算容量和所需芯片数 地址分配 ( 完成扩展 ) 片选逻辑设计 画出逻辑连接图 连接地址线 连接数据线 连接控制线 ( 片选 读写控制 )
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6.4 存储器地址译码电路设计 存储芯片的数据线存储芯片的地址线存储芯片的片选端存储芯片的读写控制线
6.4 存储器地址译码电路设计 译码器可以采用逻辑门电路和各种译码器 2:4 译码器 : 74LS139 3:8 译码器 : 74LS138 4:16 译码器 : 74LS154
6.4 存储器地址译码电路设计
6.4 存储器地址译码电路设计 译码电路设计基本原则 地址线 低位地址 存储器芯片存储器芯片 高位地址 译码器 片选信号 低位地址 ( 改变 ): 做片内译码 高位地址 ( 不变 ): 做片选译码
6.4 存储器地址译码电路设计
6.4 存储器地址译码电路设计 全地址地址译码 除片内寻址外, 用剩余的高位地址信号全部作为译码输入信号, 译码器的输出作为各芯片的片选信号 ; 存储器的每一个单元都占据一个唯一的内存地址, 不会产生地址重叠现象, 但译码比较复杂 优点 : 不浪费系统地址空间 - 省空间 缺点 : 电路设计复杂 ( 布线 成本等 )- 费电路
6.4 存储器地址译码电路设计 部分地址译码 只有部分 ( 高位 ) 地址线参与对存储芯片的译码 ; 每个存储单元将对应多个地址 ( 地址重复 ), 需要选取一个可用地址 ; 优点 : 可简化译码电路的设计 - 省电路 ; 缺点 : 但系统的部分地址空间将被浪费 - 费空间
6.4 存储器地址译码电路设计 部分地址译码 8K 存储空间 A 19 ~ A 12 ~ ~ A 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 8K 8K A19 不参加地址译码 : 不管 A19 等于 0 还是等于 1, 只要 A18~A13 满足条件, 该芯片就会被选中 地址重叠
6.4 存储器地址译码电路设计 地址重叠 : 由于部分地址译码, 一个芯片占用两段或多段地址空间 采用部分地址译码, 只允许在一段地址空 间内挂接存储器芯片 EG,6264 的地址范围为 : 00000H~01FFFH 8K 采用部分地址译码 ( 不用 A19), 则 80000H~81FFFH 这段存储空间被浪费, 不能再挂接芯片部分地址译码中, 被省略的高位地址线不 8K 参加译码, 只需要其它地址线参加译码 重叠空间的个数 = 2 n n 为被省略的地址线个数
6.4 存储器地址译码电路设计 全地址译码 例 :6264 芯片的地址范围 F0000H~F1FFFH 1111 0000 0000 0000 0000 1111 0001 1111 1111 1111 (8K 8) 6264 A 12 ~A 0 A12-A0 高位地址线 A19 A18 A17 A16 A15 A14 A13 或非 与非 D 7 ~D 0 OE WE CS1 D7-D0
6.4 存储器地址译码电路设计 全地址译码 P188 例 6.1: 在 8088 CPU 工作在最大方式组成的微机应用系统中, 扩充设计 8KB 的 SRAM 电路,SRAM 芯片用 Intel 6264 若分配给该 SRAM 的起始地址为 62000H A 19 A 18 A 17 A 16 A 15 A 14 A 13 A 12 A 11 A 10 A 9 A 8 A 97 A 6 A 5 A 4 A 3 A 2 A 1 A 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 高位不变, 做片选 低位做片内选择 全 1 与, 才能保证全 1 全 0 或, 才能保证全 0
6.4 存储器地址译码电路设计 全地址译码 与非 或 或 或 与
6.4 存储器地址译码电路设计 线选译码 只用少数几根高位地址线进行芯片的译码, 且每根负责选中一个芯片 ( 组 ); 优点 : 构成简单, 选择芯片不需要外加逻辑电路, 译码线 路简单 缺点 : 地址空间严重浪费, 地址重叠区域多, 一个存储地 址会对应多个存储单元不能充分利用系统的存储器空间 多个存储单元共用的存储地址不应使用
6.4 存储器地址译码电路设计 译码器译码 - 74LS138(P192) A B C G2A G2B G1 Y7 GND 1 16 2 15 3 14 4 13 5 12 6 11 7 10 8 9 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 A B C 译码地址输入端
6.4 存储器地址译码电路设计 译码器译码 - 74LS138(P192) G2B G2A G1 C B A Y7~Y0 有效输出 0 0 1 0 0 0 1 1 1 1 1 1 1 0 Y0 0 0 1 0 0 1 1 1 1 1 1 1 0 1 Y1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 Y2 0 0 1 0 1 1 1 1 1 1 0 1 1 1 Y3 0 0 1 1 0 0 1 1 1 0 1 1 1 1 Y4 0 0 1 1 0 1 1 1 0 1 1 1 1 1 Y5 0 0 1 1 1 0 1 0 1 1 1 1 1 1 Y6 0 0 1 1 1 1 0 1 1 1 1 1 1 1 Y7 其他值 1 1 1 1 1 1 1 1 无效
6.4 存储器地址译码电路设计 译码器译码 -74LS139( 了解 ) A B 译码地址输入端 G1 G2 选通端 ( 低电平有效 ) Y0~Y3 译码输出端 ( 低电平有效 )
6.4 存储器地址译码电路设计 译码器译码 - 74LS138(P192) 例 : 在某 8088 微处理器系统中, 需要用 6264 构成一个 64kB 的存储器 其地址分配在 00000H~0FFFFH 内存空间, 地址译码采用全译码方式, 用 74LS138 作译码器, 请画出存储器译码电路 A 19 ~A 16 A 15 ~A 13 A 12 ~ ~ A 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
6.4 存储器地址译码电路设计 根据题目已知条件和 74LS138 译码器的功能, 设计的存储器译码电路如下图所示 图中 74LS138 的每一个输出端均与一块 6264 芯片的片选端相连,8 个输出端分别选通 1 个 8kB 的存储空间 ( 即 1 个 6264 模块 ), 共占有 64kB 内存空间 与 或 xtwang@mail.xidian.edu cn
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6.5 存储器与 CPU 的连接 8088 系统存储器的组成 只有 8 条数据线, 是准 16 位微处理器, 所以存储器的组成与一般 8 位微机系统中存储器接口电路的设计方法是相同的 8088 CPU 的地址总线有 20 条, 存储器是以字节为存储单元组成的, 每个字节对应一个唯一的地址码, 所以具有 1MB 的寻址能力
6.5 存储器地址译码电路设计 全地址译码在 8088CPU 的扩展例 1: 在 8088 最大方式系统总线上扩充设计 4K 字节的 SRAM 存储器电路 SRAM 芯片选用 Intel 2114, 起始地址从 00000H 开始 试画出此存储器电路与系统总线的连接图
6.5 存储器地址译码电路设计 全地址译码在 8088CPU 的扩展 1 确定总线及总线信号 8088 CPU 最大方式系统总线 D7-D0 A19-A16 A15-A0 MEMW MEMR IOW IOR
6.5 存储器地址译码电路设计 全地址译码在 8088CPU 的扩展 2 确定存储器芯片数 2114:1K*4 生成 4KB 空间需要 8 片 两片 2114 组合进行为扩展构成 1KB 的空间, 我们称为一个模块
6.5 存储器地址译码电路设计 全地址译码在 8088CPU 的扩展 3 地址分析 4K, 首地址为 00000H 末地址 00FFFH A 19 ~ A 12 A 11 A 10 A 9 ~ A 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 末址 = 首址 + 容量 -1
6.5 存储器地址译码电路设计 全地址译码在 8088CPU 的扩展 地址范围 :00000H~003FFH
6.5 存储器地址译码电路设计 全地址译码在 8088CPU 的扩展 地址范围 :00400H~007FFH
6.5 存储器地址译码电路设计 全地址译码在 8088CPU 的扩展 地址范围 :00800H~00BFFH
6.5 存储器地址译码电路设计 全地址译码在 8088CPU 的扩展 地址范围 :00C00H~00FFFH
或 与 非
6.5 存储器与 CPU 的连接 8086 系统存储器的组成 有 20 条地址总线, 其寻址能力达 1MB 16 位数据总线, 与 8086 CPU 对应的 1MB 存储空间可分为两个 512kB 的存储体 其中一个存储体由奇地址的存储单元 ( 高字节 ) 组成, 奇地址的存储体 ( 奇体 ) 另一个存储体由偶地址的存储单元 ( 低字节 ) 组成, 偶地址的存储体 ( 偶体 )
8088 存储器芯片设计 8086 存储器芯片设计
6.5 存储器与 CPU 的连接 全地址译码在 8086CPU 的扩展 A 19 ~A 1 控制线参加译码 A 0 BHE CS A 18 ~A 0 奇 ( 高字节 ) 地址存储体 512K 8 CS A 18 ~A 0 偶 ( 低字节 ) 地址存储体 512K 8 D 7 ~D 0 D 7 ~D 0 D 15 ~D 8 D 7 ~D 0
6.5 存储器与 CPU 的连接 全地址译码在 8086CPU 的扩展 P197 例 6.6: 在 8086 最小方式系统中, 利用 2 片 Intel 6264 构成连续的 RAM 存储区域, 起始地址为 00000H, 采用全地址译码 (1) 可用的最高 RAM 地址 (2) 利用 74LS155 设计译码电路, 画出此 RAM 电路与 8086 最小方式系统的连接图
6.5 存储器与 CPU 的连接 全地址译码在 8086CPU 的扩展解 :Intel 6264 的存储容量为 8k 8, 因此由 2 片 Intel 6264 构成连续的 RAM 存储区域的总容量为 2 8kB=16 kb=04000h, 其可用的最高 RAM 地址为 : 00000H+04000H-1=03FFFH 由于 8086 系统有 16 位数据总线, 应将存储器模块分成两组 : 奇片和偶片, 然后通过译码电路产生片选信号
6.5 存储器与 CPU 的连接 全地址译码在 8086CPU 的扩展 C1 高电平有效 G1,G2,C2 低电平有效
6.5 存储器与 CPU 的连接 总结 在存储器扩展设计时, 一定要看清楚所挂接的 CPU 系统, 是 8086 还是 8088 8086CPU 分奇偶片 : 奇地址和偶地址分别在两个存储器芯片上, 分别用 A0 和 BHE 作片选 8088CPU 不分奇偶片, 存储器芯片表示连续的地址空间
6.5 存储器与 CPU 的连接 8086 与 8088 存储器地址译码比较 在 8088 最小系统下用 6264 扩展一段 16KB 的存储空间, 地址为 00000H~03FFFH 在 8086 最小系统下用 6264 扩展一段 16KB 的存储空间, 首地址为 00000H~03FFFH 8088 A 19 ~ A 14 A 13 A 12 ~ ~ A 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 8086 A 19 ~ A 14 A 13 A 12 ~ ~ A 1 A 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
11 00000H 01FFFH 02000H 03FFFH 8K 8K 11 11 00000H 03FFEH 00000H 03FFFH 8K 8K
EG1: 用 Intel 6264 在 8088 最大系统扩展生成一片地址范围为 34000H~37FFFH 的存储空间 Step1. 分析地址范围 37FFFH-34000H=3FFFH=16KB Step2. 分析位扩展和字节扩展所需的芯片个数 6264 8K*8 两片进行字节扩展 Step3. 片内寻址用的地址线和片选寻址用的地址线 片内 :A0~A12 片选 :A13 Step5. 画图 地址译码 :A14~A19 留作本次作业, 不提交
EG2: 用 Intel 6264 在 8086 最小系统扩展生成一片地址范围为 34000H~37FFFH 的存储空间 Step1. 分析地址范围 37FFFH-34000H=3FFFH=16KB Step2. 分析位扩展和字节扩展所需的芯片个数 6264 8K*8 不用位扩展, 两片进行字节扩展 Step3. 片内寻址用的地址线和片选寻址用的地址线 片内 :A1~A13 片选 :A0 BHE Step5. 画图 地址译码 :A14~A19 留作本次作业, 不提交
第六章的知识点总结 1. 概念性知识 存储器的概念, 分类, 性能指标, 芯片 2. 存储器扩展 位扩展 字节扩展 位与字节扩展 3. 地址译码电路设计 全地址译码 部分地址译码 线地址译码 4.8086 与 8088 存储器系统的异同
作业 (P206) 提交 6.4 6.5 6.6 6.7 6.8 6.9 6.15 6.16 6.18 Deadline:2018.12.27 23:59:59