NANO COMMUNICATION 20 No AMD IBM CMOSFET ITRS MOSFET 22 nm 65 nm (1) (2) III-V GeChannel Mobility III-V n- CMOS p- III-V p- III-V Hole

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忠碑阎
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1 3 18 Fabrication of Ge nano-scaled MOSFETs N P 111 Abstract At 14-nm and smaller sizes, strained-silicon channels in FinFETs are not projected to offer adequate performance. A germanium (Ge) gate-all-around (GAA) architecture is a promising approach, because Ge FETs offer better performance than their silicon counterparts. However, integrating germanium with silicon or silicon-oninsulator substrates is difficult. Atomic lattice mismatch between the materials causes performance-degrading defects and dislocations at the interface. To get around this, we looked at whether etching away these defects would be possible and beneficial. Through clever use of anisotropic etch processing techniques, we produced triangular GAA germanium FinFETs with greater performance than other Ge FETs have shown. Keywords Ge FinFET Gate-all-around

2 NANO COMMUNICATION 20 No AMD IBM CMOSFET ITRS MOSFET 22 nm 65 nm (1) (2) III-V GeChannel Mobility III-V n- CMOS p- III-V p- III-V Hole Mobility FinFET FinFET 25 9 NDL GeSi Ge N Ge nmosfet n Ge 2009 [1] 2010 [2] 3D Ge FinFET ASM P 001 Silicon on Insulator, SOI 130 X High Resolution X-ray Diffractometer Transmission Electron Microscopy Atomic Force Microscopy Secondary Ion Mass Spectrometer Energy Dispersive Spectrometer 1988 CMOS

3 主題文章 3 20 製程上相容的優點所以不僅具有矽元件的低成本更有異質接面的高效能成長良好品質的鍺薄膜是首要關鍵目前的磊晶技術採用矽鍺磊晶的方式成長純鍺矽鍺薄膜於矽基材上以降低元件製作成本由於鍺材料與矽基材之間的晶格不匹配當鍺材料直接磊晶成長於矽基材上所累積的不匹配應變容易經由各種差排及表面粗糙來釋放這些缺陷不僅造成磊晶層的材料劣化且易在活化層中形成電子電洞再結合中心對於元件的操作效能有相當嚴重的影響其中如何消除因鍺薄膜沉積在矽表面而導致的差排是製作鍺電晶體的基本關鍵以達到優於傳統矽電晶體的性能圖1 130 奈米之鍺薄膜藉由 ASM 公司的 Epsilon-E2000 系統在 40 Torr 壓力條件下利用氫氣為載氣通入氫化鍺氣於 SOI 基板上進行鍺磊晶之剖面穿透式電子顯微鏡影像圖可於圖中清楚觀察到在矽鍺界面產生之錯位差排以及穿越整個鍺層之貫穿式差排體 GeH4 於 320 度下在 8 吋 P 型 001 絕緣層覆矽基板進行磊晶根據穿透式電子顯微鏡影像圖 1 為了解鍺磊晶層在矽基板以及絕緣層上矽基板的磊所示可清楚觀察到沿著矽鍺界面有明顯的差排生成此晶狀況利用 X 光繞射圖譜進行晶相分析從圖 3(a) 可差排主要是因為矽鍺晶格常數不匹配所造成 4.2% 的清楚看到無論是在矽基板或是在絕緣層上矽基板之磊晶差異稱之為錯位差排此錯位差排進一步形成貫穿式鍺層皆有良好的單晶矽相清楚觀測到 Ge 004 以及差排穿越整個鍺磊晶層並延伸到表面根據濕式化學浸矽基板訊號為進一步了解鍺磊晶層在矽基上是 Strained 蝕 Wet Chemical Etching 可得知鍺材料內之差排孔 Ge 還是 Relaxed Ge 圖 3(b) 倒置空間圖左圖為晶格對 6-2 蝕 Etching Pit 密度約為 10 cm 這些缺陷會顯著影稱面 004 的掃描可看出具有較大晶格常數的鍺薄響元件的電性表現目前正嘗試利用反覆退火 Cycling 膜較矽基有較小的倒置晶格常數且數據分佈的兩中 Annealing 或是選擇性成長 Selective Growth 來改善心點成一垂直直線可知鍺磊晶薄膜與矽基材間晶格方鍺磊晶層的品質向沒有偏斜藉由原子力顯微鏡來觀測鍺磊晶層之表面形貌分圖 3(b) 右圖則為非對稱面 224 的繞射分佈圖別針對不同厚度的鍺磊晶層進行探測可以清楚觀測到當磊晶層增厚時其表面粗糙度相對遞減由 1.3 奈米 130 奈米厚的鍺層減為 0.6 奈米 200 奈米厚的鍺層此現象可藉由表面原子的遷移與重整來解釋所以當膜厚增加時此現象驅使鍺表面較為平整圖2 以原子力顯微鏡進行表面型態掃描可看出 SOI 基板上鍺磊晶層之表面粗糙度 : (a)130 奈米厚之鍺層約為 1.3 奈米 (b)200 奈米厚之鍺層約為 0.6 奈米

4 奈米通訊 NANO COMMUNICATION 20卷 No.1 奈米鍺元件之製備 21 圖3 (a) 鍺磊晶層試片之 X 光繞射圖以及 (b) 倒置晶格空間圖譜此兩種量測皆清晰指出品質良好之單晶鍺的形成藉由計算 Ge 在 Qy 和 Qx 兩軸相對於矽基材的應變量此常數值相等 1a = 1b 可知鍺層幾乎完全鬆弛更進一步證明穿透式電子顯微鏡觀察到矽鍺接面有眾多的錯位差排生成 [3] 選擇性移除技術由於矽鍺磊晶的異質接面有許多差排缺陷易在活化層中形成電子電洞再結合中心嚴重影響元件的操作圖4 圖示為藉由選擇不同的乾式蝕刻氣體進行側向性蝕刻以移除界面差排效能差排缺陷就晶體結構而言即為不完整之鍵結如矽或鍺原子以少於四個鍵結相連且鍺鍺鍵結能約基對晶圓上的材質進行物理式撞擊濺蝕及化學反應為 ± 7.1 kj/mol 遠弱於矽矽之鍵結能 325 ± 7 來移除欲蝕刻部分以活性離子蝕刻為例利用電漿放 kj/mol 此研究利用相對鍵結的強度藉由調整蝕刻條電方式進行異向性蝕刻在電漿環境中產生大量的活件達到選擇性差排缺陷移除的目的得到近乎無缺陷之性自由基中性離子及帶電荷離子可以和被蝕刻物鍺通道層進行化學反應藉由調變偏壓使正離子在蝕刻物表面乾式蝕刻法是利用氣體分子或其產生的離子及自由產生垂直物理撞擊的效果此實驗刻意降低此異向性的

3 22 4 Selectivity 130 TiN 500 550 6(a) 550 33.

5 Selectivity 130 TiN (a) ev ev Ge +3 6(b) P P 7(a) 1x10 15 cm kev cm -3 8(a) P 2 1 8(b) On/Off current 5 P N

6 NANO COMMUNICATION 20 No X (a) (b) (a) cm -3 (b) ratio 10 5 Subthreshold Swing, S.S. 130mV/dec [4] Lg > 2W fin N MOSFET P

7 主題文章 3 24 熟但 N 型鍺元件受制先天的材料特性仍為目前主要型 Ge 元件 [5] 的發展目標且具有較高電子遷移率的通道面為 111 此研究亦 [5] 先最佳化 N 型元件的接面深度圖面而非傳統的 100 面上因此我們成功開發具有 10(a) 二次離子質譜儀可看出磷離子佈值條件為 1 x 1015 良好閘極控制力之 3D 立體結構鍺鰭式電晶體且同時具 cm-2 18 kev 在鍺層之分佈而表面展阻近一步確認離有高電子遷移率之 111 鍺晶面由於此製程可獲得子的活化情形可看出在鍺層深度 75 奈米內有近 3 x 1019 在矽基材上幾近無差排缺陷的 Ge 通道元件我們觀察到 cm-3 的載子濃度且在矽鍺界面由於差排缺陷的存在限顯著的驅動電流增加如此一來不需有嚴苛的鍺磊晶制磷離子的活化由此可知電流主要經由鍺層來導通成長環境即可於矽上製作 3D 且具有高電子遷移率的 N 圖8 (a) 穿透式電子顯微鏡影像清楚呈現藉由選擇性蝕刻達到近無缺陷之鍺通道與近乎全包覆式之閘極結構 (b) 此為元件相對應之電性圖圖9 (a) 穿透式電子顯微鏡影像清楚呈現藉由選擇性蝕刻達到近無缺陷之鍺通道與近乎全包覆式之閘極結構且此三角形通道具有高電子遷移率之 111 晶面 (b) 此為元件相對應之電性圖相較垂直型元件有兩倍的電流提升

NANO COMMUNICATION 20 No.1 25 10 (a) 3 x 10 19 cm -3 (b) S.S. I on / I off This project is partially supported by NSC 101-2221-E-492-013 and NSC 101-2218-E-492-00. [1] Guang-Li, Luo, et al.

8 NANO COMMUNICATION 20 No (a) 3 x cm -3 (b) S.S. I on / I off This project is partially supported by NSC E and NSC E [1] Guang-Li, Luo, et al. A Comprehensive Study of Ge 1-x Si x on Ge for the Ge nmosfets with Tensile Stress, Shallow Junctions and Reduced Leakage. in Electron Devices Meeting (IEDM), 2009 IEEE International [2] Yen-Chun, Fu, et al. High Mobility High on/off Ratio C-V Dispersion-free Ge n-mosfets and their Strain Response. in Electron Devices Meeting (IEDM), 2010 IEEE International [3] W. X. Ni, et al., X-ray Reciprocal Space Mapping Studies of Strain Relaxation in Thin SiGe Layers (<= 100 nm) Using a Low Temperature Growth Step. Journal of Crystal Growth, 227: p , [4] Shu-Han, Hsu, et al. Nearly Defect-free Ge gate-allaround FETs on Si Substrates. in Electron Devices Meeting (IEDM), 2011 IEEE International [5] Shu-Han, Hsu, et al. Triangular-channel Ge NFETs on Si with (111) Sidewall-Enhanced Ion and Nearly Defectfree Channels. in Electron Devices Meeting (IEDM), 2012 IEEE International

NANO COMMUNICATION 23 No. 2-3D IC 29 6T SRAM, ReRAM, sense amplifiers, analog amplifiers and gas sensors was integrated to confirm the superiority in

NANO COMMUNICATION 23 No. 2-3D IC 29 6T SRAM, ReRAM, sense amplifiers, analog amplifiers and gas sensors was integrated to confirm the superiority in 5 28-3D IC Low-Cost and TSV-free Monolithic 3D-IC with Heterogeneous Integration of Logic, Memory and Sensor Analogy Circuitry for Internet of Things 綉 3D IC (MOSFET) 40 50% 3D IC 3D IC IO(ultra-wide-IO)