ADSP-BF54x Blackfin®处理器增强的UART

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1 Engineer-to-Engineer Note EE-331 更多关于 ADI 公司的 DSP 处理器以及开发工具的技术资料, 请访问网站 : 和如需技术支持, 请发邮件至或 ADSP-BF54x Blackfin 处理器增强的 UART 撰稿人 Benno Kusstatscher Rev 1 November 6, 2007 简介与 ADSP-BF52x, ADSP-BF53x 和 ADSP-BF561 Blackfin 相比,ADSP- BF54x 系列 Blackfin 处理器对 UART 模块引入了新的特性本 EE 文件总结了 UART 模块的改进, 并说明了其优点和代码移植过程中需要的帮助这些新的特性包括 : 破坏性读操作更少 UARTx_LSR 和 UARTx_IIR 寄存器在读操作时具有破坏性行为, 这一特殊性质要求特别注意推测读操作的条件但是, 将每个模块的接收发送和状态处理完全区分开也几乎是不可能原本状态位的破坏性读操作现在被转换为写 1 再清除操作 (W1C) 比如 : 下列的 UARTx_LSR 读顺序就隐含清除了帧错误 (FE) 状态位自动 RTS/CTS 硬件流控制增加的接收 FIFO 现在,FE 位要求一个明确的 W1C 清除操作 : 更好的比特率粒度可编程模块更适合 Blackfin 架构改进的中断处理具有 4 个 UART( 两个有流控制 ) 本 EE 文件简要的涵盖了上述主题, 并假定读者已熟悉了 ADSP- BF53x UART 模块关于 ADSP-BF54x UART 的完整描述请参阅 ADSP-BF54x Blackfin 处理器硬件说明 [1] UARTx_IIR 寄存器更少 UARTx_IIR 寄存器是过时的由于其破坏性读操作特性和繁杂的优先级控制方案,UARTx_IIR 寄存器已经逐渐被忽视中断服务程序可以通过轮询 UARTx_LSR 和 UARTx_MSR 状态寄存器来判断调用的中断源可编程模块 ADSP-BF53x 处理器的 UART 与工业标准完全一致, 并与可编程模块兼容除了明显的代码兼容优点外, 该设计也有一个限制 : 一些过于陈旧的可编程模块不能充分支持 Blackfin 芯片的流水操作和优化的吞吐率架构 Copyright 2007, Analog Devices, Inc. All rights reserved. Analog Devices assumes no responsibility for customer product design or the use or application of customers products or for any infringements of patents or rights of others which may result from Analog Devices assistance. All trademarks and logos are property of their respective holders. Information furnished by Analog Devices applications and development tools engineers is believed to be accurate and reliable, however no responsibility is assumed by Analog Devices regarding technical accuracy and topicality of the content provided in Analog Devices Engineer-to-Engineer Notes.

例如, 如果某个例程选择检测 UARTx_IIR 来判别是否出现了行错误, 如果在复位后执行上述代码还可简化 : 现在就应该检测 UARTx_LSR 状态寄存器 : 如果过去状态未知, 那么执行下面的代码 : 通过运用中断分配寄存器 (SIC_IARx), 可以实现全局中断优先级控制然而, 如果在运行时需要转换某个特定的位, 以前的代码 ( 中断嵌套使能时 ) UARTx_IER

没有更简便的应变措施了在新的 UART 中,UARTx_IER 寄存器由一个寄存器组 (UARTx_IER_ SET 和 UARTx_IER_CLEAR) 代替对 UARTx_IER_SET 寄存器中写入 1 就使能中断, 在 UARTx_IER_ CLEAR 寄存器中写入 1 就可以禁止各自的中断, 写入 0 不会有任何效果任何对寄存器的读操作将会返回使能位

2 例如, 如果某个例程选择检测 UARTx_IIR 来判别是否出现了行错误, 如果在复位后执行上述代码还可简化 : 现在就应该检测 UARTx_LSR 状态寄存器 : 如果过去状态未知, 那么执行下面的代码 : 通过运用中断分配寄存器 (SIC_IARx), 可以实现全局中断优先级控制然而, 如果在运行时需要转换某个特定的位, 以前的代码 ( 中断嵌套使能时 ) UARTx_IER 设置和清除寄存器组通常, 需要暂时禁止 UART 接收发送或状态中断在 ADSP-BF53x 处理器上实现该功能需要对中断使能 (UARTx_IER) 寄存器进行一个复杂的读 - 修改 - 写操作如果有三个不同的中断服务程序为三个中断服务特别是使能了中断嵌套要确保发送中断处理中的读 - 修改 - 写操作不被接收服务程序中断, 这需要特别当心多数情况下, 除了禁止全局中断外, 没有更简便的应变措施了在新的 UART 中,UARTx_IER 寄存器由一个寄存器组 (UARTx_IER_ SET 和 UARTx_IER_CLEAR) 代替对 UARTx_IER_SET 寄存器中写入 1 就使能中断, 在 UARTx_IER_ CLEAR 寄存器中写入 1 就可以禁止各自的中断, 写入 0 不会有任何效果任何对寄存器的读操作将会返回使能位这种新的设计允许在不影响其他位的情况下分别实现中断处理独立转换相关的中断使能位可简化为 : MMR 地址共享更少 ADSP-BF53x 处理器内复用存储器映射寄存器 (MMR) 共享相同的地址 UARTx_LCR 寄存器中的 DLAB 位的功能就是附加地址位, 用于区分是访问除数锁存寄存器 (UARTx_DLH 和 UARTx_DLL) 还是数据寄存器 (UARTx_RBR 和 UARTx_THR) 现在放弃使用 DLAB 位,UARTx_DLH 和 UARTx_DLL 有专用的 MMR 地址复位后, 中断使能寄存器默认设置为 0, 但是可以通过下面的代码修改初始化设置指令 ADSP-BF54x Blackfin 处理器增强的 UART (EE-331) 第 2 页共 8 页

3 因此,UARTx_DLH 和 UARTx_ DLL 寄存器可以直接访问, 并且可以直接删除上述代码的第一行通过这种方式,UART 模块在不与相关 DMA 通道相连的非 DMA 模式下依旧可以实现全部功能但是, 这里有一个限制, 即所有 UART 事件必须通过公共的中断服务程序进行服务中断强化状态中断除了正规的发送和接收中断请求通道外, 每个 UART 还具有输出状态中断特性 ADSP-BF53x 处理器的状态中断仅作为 UART 线路错误的信令而 ADSP-BF54x 处理器状态中断还表示以下意义 : 线路错误可选的 RX 和 TX 信令发送完成调制解调器状态 FIFO 门限值可选的 RX 和 TX 信令由于发送和接收中断都是通过 DMA 控制路由, 即使不使用 DMA 通道, 也要求分配 DMA 通道被禁止的 DMA 通道仍可向系统中断控制器 (SIC) 发送普通 DMA 中断请求除 DMA 通道外,ADSP-BF54x 处理器还有多个具有中断能力的外设特别之义是默认情况下 UART2 和 UART3 没有与之关联的 DMA 通道发送完成中断发送端中断时序也是有意义的讨论话题正常情况下, 当 UARTx_THR 寄存器新数据准备好时, UART 发送器就发送一个中断或者 DMA 请求, 作为 THRE 位的信号量此时, 发送移位寄存器 TSR 中的发送数据可能会被挂起因此, 不允许发送中断服务程序禁止 UART, 处理器必须等待直到传送器空闲位 (TEMT) 变高 ADSP-BF54x 的 UART,TEMT 位还承担了新的中断功能在 UARTx_LSR 寄存器中有一个新的可自我清除的位, 是 TEMT 位的副本, 称为发送完成指示位 (TFI) 如果由 ETFI 位使能 TFI, 就会触发状态中断通道的请求服务子程序必须对 TFI 位 W1C 此时, 就可以安全禁止 UART 和 EIA-485 格式线路驱动作为备选, 通过 DMA 控制器也可以为发送完成事件提供信号量, 这通过使能 EDTPTI 位即可实现当工作单元的最后一个数据字转移到 UART 时,DMA 控制器就通知 UART, 在 TEMT 位变高的下一个时刻, 将一个特殊命令送到 DMA 通道当 DMAEN 也使能时,DMA 通道就将该命令转成中断请求, 并将其发送到 SIC 控制器为了避免快速转发中断而大量使用 DMA 通道, ADSP-BF54x 的 UART 可以选择重新将直接连接到 SIC 控制器的发送和接收事件定义到状态中断上当全局控制寄存器中的 EGLSI 位置位, 发送和接收事件就不是发到普通发送和接收中断通道的信号, 而是发到与普通状态请求相与后的状态中断通道的信号 ADSP-BF54x Blackfin 处理器增强的 UART (EE-331) 第 3 页共 8 页

如果 DMA 工作在停止模式,UART 的 EDTPTI 位将被置位, 而 DI_EN 位不会被置位, 在最后一个数据字节离开 UART 之前, 正常的 DMA 中断请求会被延迟如果 EDTPTI 位和 DI_EN 位都被置位, 则在同样的通道上将产生两个中断请求图 1 发送中断选项图 1 说明了 UART 发送操作中四个中断选项的效果 1.

4 如果 DMA 工作在停止模式,UART 的 EDTPTI 位将被置位, 而 DI_EN 位不会被置位, 在最后一个数据字节离开 UART 之前, 正常的 DMA 中断请求会被延迟如果 EDTPTI 位和 DI_EN 位都被置位, 则在同样的通道上将产生两个中断请求图 1 发送中断选项图 1 说明了 UART 发送操作中四个中断选项的效果 1. 正规 TX DMA 中断此时可初始化新的工作单元, 但是由于数据仍然在 DMA FIFO 中, 因此不能禁止 DMA 2. SYNC 位被置位的 TX DMA 中断 DMA 中断会延迟到所有数据都移出 DMA FIFO 后, 此时可以安全地禁止和重新分配 DMA 通道 3. 正规 TX DMA 中断在 DMA 模式下, 该请求的功能为 DMA 请求, 无法产生中断在非 DMA 模式下,DMA 通道将该传送请求前向传输到 SIC 控制器当 EGL 位置位时, 该请求将会进入状态中断通道 4. 发送完成中断此时, 所有数据都移出了 UART, 因此可以安全地禁止 UART 模块, 如果使能了 ETFI 位, 则还可产生状态中断如果使能 DMA 且 EDTPTI 位被置位, 则 DMA 控制器通过 TX DMA 通道请求中断用户通过发送或状态中断服务程序可为 TFI 事件服务接收 FIFO ADSP-BF53x UART 以一个二级接收缓冲器为特征, 该缓冲器由接收缓冲寄存器 (UARTx_RBR) 和串行采样寄存器 (RSR) 构成, 软件无法访问 RSR 寄存器如果使能, 当数据字从 RSR 复制到 UARTx_RBR 时可发布接收中断, 且在第一个停止位被采样时执行如果软件 ( 或者 DMA) 在接收第二个数据字停止位前没有读 UARTx_RBR 寄存器, 则第二个字会覆盖 UART_RBR 中的第一个字, 并且报告出现溢出情况为了避免溢出错误, 意味着软件必须在一个数据帧内要响应 ADSP-BF54x 处理器 RSR 寄存器和 UARTx_RBR 寄存器之间插入了一个附加的深度为 4 的 FIFO, 如图 2 所示与 ADSP-BF53x 的实现相比, 中断响应时间的要求放宽到 5 倍, 该特性不需要对软件作任何修改就可实现在新引入的 UARTx_MSR 状态寄存器中有一个状态位, 称为 RFCS 位, 它是接收 FIFO 计数状态的信号量 RFCS 位的行为取决于 UARTx_MCR 寄存器中新定义的接收 FIFO 门限值位 (RFIT) 如果 RFIT=0,RFCS 位就表示接收 FIFO 中有两个或更多的数据字有效如果 RFIT=1, 则 RFCS 位标志接收 FIFO 中有四个或更多的数据字有效由于处理器核或 DMA 对 UARTx_RBR 进行读操作, 当 FIFO 中的数据少于门限值时,RFCS 位将自动清零基于 RFCS 位, 使能接收 FIFO 计数中断位 (ERTCI) 可使能中断, 并作为 UART 状态中断通道的信号量在非 DMA 模式, 中断服务程序可能依赖状态中断而非普通的接收中断, 这样可将中断负载减为原来的一半或者四分之一可以从接收缓冲器中读取两个 (RFIT=0) 或者四个 (RFIT=1) 字节当 RFCS 为清零时, 也就取消了中断请求 ADSP-BF54x Blackfin 处理器增强的 UART (EE-331) 第 4 页共 8 页

图 2 接收中断选项图 2 说明了 UART 接收操作中五个中断选项的效果 1. 正规 RX DMA 中断此时已完成所有接收操作, 除非有更多的数据在接收流水中, 否则可以安全地禁止 DMA 通道或 UART 控制器 2. 当 ERBFI 位置位时, 在非 DMA 模式可产生正常中断此时会报告所有的接收状态标志位 (DR,PE,FE 和 BI) 因此,ELSI 中断在这里也是部分对齐的 3.

发送器接收称为清除发送的 CTS 输入信号, 当 CTS 无效时就停止发送当然, 仍然会完成当前处理字的发送对于双向数据流, 硬件连接如图 3 所示 4. FIFO 门限值中断选项 2 当 RFIT=1 时,ERFCI 中断表示在 UART 接收缓冲器中已有四字节的数据 5.

5 图 2 接收中断选项图 2 说明了 UART 接收操作中五个中断选项的效果 1. 正规 RX DMA 中断此时已完成所有接收操作, 除非有更多的数据在接收流水中, 否则可以安全地禁止 DMA 通道或 UART 控制器 2. 当 ERBFI 位置位时, 在非 DMA 模式可产生正常中断此时会报告所有的接收状态标志位 (DR,PE,FE 和 BI) 因此,ELSI 中断在这里也是部分对齐的 3. FIFO 门限值中断选项 1 当 RFIT=0 时,ERFCI 中断表示在 UART 接收缓冲器中已有两字节的数据硬件流控制硬件流控制是一个公用握手协议, 用于使能 UART 接收器来防止当接收缓冲器溢出时, 对应的发送器依旧发送数据该特征对 UART0 和 UART2 无效接收器产生称为请求发送的 RTS 输出信号, 当接收缓冲器填满并超过门限时, 将使该信号无效发送器接收称为清除发送的 CTS 输入信号, 当 CTS 无效时就停止发送当然, 仍然会完成当前处理字的发送对于双向数据流, 硬件连接如图 3 所示 4. FIFO 门限值中断选项 2 当 RFIT=1 时,ERFCI 中断表示在 UART 接收缓冲器中已有四字节的数据 5. 溢出错误在接收缓冲器清空之前接收第六个字停止位时, 会产生溢出错误, 并且报告给 ELSI 中断图 3 UART 硬件流控制连接 Copyright 2007, Analog Devices, Inc. All rights reserved. Analog Devices assumes no responsibility for customer product design or the use or application of customers products or for any infringements of patents or rights of others which may result from Analog Devices assistance. All trademarks and logos are property of their respective holders. Information furnished by Analog Devices applications and development tools engineers is believed to be accurate and reliable, however no responsibility is assumed by Analog Devices regarding technical accuracy and topicality of the content provided in Analog Devices Engineer-to-Engineer Notes.

6 在工业设备中, RTS 和 CTS 信号通常低电平有效 ( 低电平时发送 ) 通过设定 UARTx_MCR 寄存器中的 FCPOL 位可改变信号极性, 使 RTS 和 CTS 变为高电平有效 ( 高电平时发送 ) 接收器 RTS 产生 UARTx_MCR 寄存器中的 ARTS 位可使能自动产生 RTS 信号如果 ARTS=0, 则 RTS 输出信号的状态由 MRTS 位控制若 ARTS=1, RTS 输出说明接收缓冲器的状态与控制中断时序的 RFIT 位类似, 接收 FIFO RTS 门限值位 (RFRT) 控制 RTS 信号的有效性与中断不同, RTS 信号的有效和无效都有滞后现象当接收缓冲器中有两个 (RFRT=0) 或者四个 (RFRT=1) 字节, 且检测到第三或者第五个开始位时, 则 RTS 信号无效由于 UARTx_RBR 的读操作, 当接收缓冲区低于两个 (RFRT=0) 或四个 (RFRT=1) 字节的门限时, 则 RTS 将再次有效由于在端口复用级也必须使能 RTS 信号, 给该信号加上拉电阻 ( 当 FCPOL=1 时上拉 ) 有利于防止处理器复位周期中的浮动同样,TX 输出端的上拉电阻也可以避免处理器复位周期中的浮动发送器监测 CTS 在 UARTx_MCR 寄存器中有个新的称为 ACTS 的位, 当置位时, 使能自动 CTS 监测一旦发送器检测到 CTS 输入引脚的电平被撤销, 就完成当前 TSR 移位寄存器中的字发送然而, 它会阻止 UARTx_THR 寄存器中当前的字发送给 TSR 寄存器, 直到 CTS 再次有效为止另外, 在 UARTx_MCR 中还有一个新的称为 CTS 的位, 表示 CTS 输入信号是否有效此外, 还有一个与 CTS 位相关联的 SCTS 位,W1C 软件操作可对该位清零如果使能了 EDDSI 位, 无论 SDTS 是否为 1, 都会产生所谓的调制解调器状态中断, 并作为 UART 状态中断的信号量与 CTS 输入引脚相似, 软件可以暂停发送该过程可以通过设定 UARTx_MCR 寄存器中的 XOFF 位而立即实现在自回环模式 (LOOP_ENA=1), 接收器的 RTS 输出直接由内部回送到发送器的 CTS 输出比特率产生 UART 模块的基准时钟由系统时钟 (SCLK) 得到, 通过 UARTx_DLL 和 UARTx_DLH 8 位寄存器表示的 16 位整数除系统时钟得到为了安全, 接收的 UART 数据以 16 倍的过采样率采样, 因此, 有效位速率比基时钟慢 16 倍如果 UART 以高比特率运行, 则可支持的比特率粒度就十分有限比如, 设 SCLK 的频率为 120MHz, 额定比特率为 1Mb/s, 除数的值为 7, 则比特率即为 1071Mb/s, 粒度为 7%, 如果除数值为 8, 则比特率为 b/s, 粒度也没变优多少基于以上原因,ADSP-BF54x UART 在全局控制寄存器中指定了新的允许除以一 (EDBO) 位如果该位置位, 则旁路掉 16 位的除法电路因此, 有效的比特率即为 bitrate = SCLK ( DLH DLL) 1 EDBO 16 : ADSP-BF54x Blackfin 处理器增强的 UART (EE-331) 第 6 页共 8 页

7 当 EDBO 位置位时, 接收器仍然过采样, 且在三个样本中选一个做主要判定但是, 比特中间的采样点不再由传统的异步逻辑产生在上例中, 除数值为 120 时, 如果 EDBO 置位, 则可产生期望的比特率自动波特检测与 ADSP-BF53x UART 相比, 自动波特检测的原理没有变 ADSP-BF54x 处理器四个 UART 都有与之相关的 GP 计时器, 其交替的捕获输入 (TACIx) 监测 UART 接收输入代码移植校验表将 ADSP-BF53x 工程的代码移植到 ADSP-BF54x 处理器通常很快, 然而, 必须更新一些代码行需要做的改变去掉 DLAV 指令, 直接访问 UARTx_DLL 和 UARTx_DLH 用 W1S 和 W1C 操作取代繁琐的 UART_IER 读 - 修改 - 写操作, 实现对 UARTx_IER_SET 寄存器和 UART_IER_CLEAR 寄存器操作 TACI0 监测 UART0 RX 查询 UARTx_LSR 和 / 或 UARTx_MSR, 而不是 UARTx_IIR TACI1 监测 UART1 RX TACI2 监测 UART2 RX 推荐的修改 TACI3 监测 UART3 RX 由 TFI 中断取代繁琐的 TEMT 轮流监测循环如果使用推荐的自动波特模式 0x40, 且计时器配置为捕获两个下降沿之间的周期, 则 TIMERx_PERIOD 寄存器包含了图 4 中所述的 8 位时间值图 4 使用 0x40 模板的自动波特检测 UART 时钟除数的值仍然由 TIMERx_PERIOD 寄存器中的值向右移动 7 位计算得到但如果 EDBO 位置位, 则 TIMERx_PERIOD 寄存器中的值只移动 3 位非 DMA 模式中所有三个 UART 中断通道都由相同的中断服务子程序服务, 设置 EGLSI 位释放 DMA 资源在非 DMA 模式, 为了降低中断负载, 为 ERFCI 中断配置用户接收中断服务程序, 而不是 ERBFI 中断如果用软件模拟流控制, 应允许取代自动硬件流控制如果 UART 时钟除法器提供的比特率偏离额定比特率, 为了提供更好的传输质量, 应检查是否设置了 EDBO 位 ADSP-BF54x Blackfin 处理器增强的 UART (EE-331) 第 7 页共 8 页

8 参考文献 [1] ADSP-BF54x Blackfin Processor Peripheral Hardware Reference. Rev 0.3. October Analog Device, Inc. 文档记录 Revision Rev 1 November 6, 2007 by B. Kusstatscher Description Initial Release ADSP-BF54x Blackfin 处理器增强的 UART (EE-331) 第 8 页共 8 页

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