整书分部 第一部（无编号1级）

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1 带 I 2 C 总线 /SPI 接口,64 字节发送和接收 FIFO, 支持内置 IrDA( 版本 1.0 和 1.1) 的单个 UARTSC16IS750/SC16IS 概述 特性 通用特性 I 2 C 总线特性 SPI 特性 应用 订购信息 方框图 管脚配置信息 管脚配置 管脚描述 功能描述 触发点 硬件流控制 自动 RTS 自动 CTS 软件流控制 RX TX 硬件复位, 上电复位 (POR) 和软件复位 中断 中断模式操作 查询模式操作 睡眠模式 间隔和超时条件 可编程波特率发生器 寄存器描述 接收保存寄存器 (RHR) 发送保存寄存器 (THR) FIFO 控制寄存器 (FCR) 线控制寄存器 (LCR) 线状态寄存器 (LSR) MODEM 控制寄存器 (MCR) MODEM 状态寄存器 (MSR) 中断使能寄存器 (IER)

2 8.9 中断识别寄存器 (IIR) 增强型特性寄存器 (EFR) 除数寄存器 (DLL, DLH) 发送控制寄存器 (TCR) 触发点寄存器 (TLR) 发送器 FIFO 电平寄存器 (TXLVL) 接收器 FIFO 电平寄存器 (RXLVL) 可编程的 I/O 脚方向寄存器 (IODIR) 可编程的 I/O 脚状态寄存器 (IOSTATE) I/O 中断使能寄存器 (IOINTENA) I/O 控制寄存器 (IOCONTROL) 额外特性控制寄存器 (EFCR) RS485 特性 自动 RS485 RTS 控制 RS485 RTS 输出翻转 自动 RS 正常多点模式 自动地址检测 I 2 C 总线操作 数据传输 寻址和传输格式 寻址 子地址的使用 SPI 操作 极限值 静态特性 动态特性 表面封装

3 1. 概述 SC16IS750/SC16IS760 是 I 2 C 总线 /SPI 从机总线接口, 单通道高性能的 UART 提供高达 5Mbit/s 的数据率, 低操作和睡眠电流 ; 它还为应用提供 8 个额外可编程的 I/O 脚 器件含有极小的 24 脚 HVQFN 和 TSSOP 封装, 使其理想适用于便携式和电池操作的应用中 SC16IS750 在功能和电气特性上与 SC16IS760 相同, 不同的是 SC16IS750 所支持的 IrDA 速率高达 115.2kbit/s, 而 SC16IS760 所支持的 IrDA 速率高达 1.152Mbit/s SC16IS750/SC16IS760 的内部寄存器集向后兼容广泛使用和普遍流行的 16C450 这就使得软件可以容易编写或从另一个平台移植过来 SC16IS750/SC16IS760 还提供其它高级的特性, 例如自动硬件和软件流控制, 自动的 RS485 支持和软件复位 这允许软件可在任何时候复位 UART, 与硬件的复位信号无关 2. 特性 2.1 通用特性 单个全双工 UART 可选择的 I 2 C 总线或 SPI 接口 3.3V 或 2.5V 操作 工业级温度范围 :40 ~ 字节 FIFO( 发送器和接收器 ) 与工业标准 16C450 完全兼容并等效 在 16 时钟模式下波特率高达 5Mbit/s 使用 RTS/ CTS 的自动硬件流控制 带有可编程 Xon/Xoff 字符的自动软件流控制 一个或两个 Xon/Xoff 字符 自动的 RS485 支持 ( 自动的从地址检测 ) 多达 8 个可编程的 I/O 脚 经过 RTS 信号的 RS485 驱动器方向控制 RS485 驱动器方向控制翻转 内置 IrDA 编码器和译码器接口 SC16IS750 支持的 IrDA 速率高达 115.2kbit/s SC16IS760 支持的 IrDA 速率高达 1.152Mbit/s 软件复位 发送器和接收器可相互独立使能 / 禁能 接收和发送 FIFO 电平 可编程的特殊字符检测 完全可编程的字符格式 : 5, 6, 7 或 8 位字符 偶 奇或无奇偶格式 1,1 2 1 或 2 个停止位 3

4 Line break 的产生和检测 内部回送模式 3.3V 时的睡眠电流低于 30μA 工业和商业温度范围 可用于 HVQFN24 和 TSSOP24 封装 2.2 I 2 C 总线特性 SCL/SDA 输入上的噪声滤波器 最大速率 400kbit/s 遵循 I 2 C 总线高速 仅为从机模式 2.3 SPI 特性 最高速率为 4Mbit/s 仅为从机模式 SPI 模式 0 3. 应用 制造自动化和进程控制 便携式和电池操作的设备 单元数据设备 4. 订购信息 表 1 订购信息 器件型号 封装 名称 描述 版本 SC16IS750IBS HVQFN24 HVQFN 封装 ; 无引脚 ;24 端 ; 本体 mm SOT6163 SC16IS750IPW TSSOP24 TSSOP 封装 ;24 脚 ; 本体宽度 4.4mm SOT3551 SC16IS760IBS HVQFN24 HVQFN 封装 ; 无引脚 ;24 端 ; 本体 mm SOT6163 SC16IS760IPW TSSOP24 TSSOP 封装 ;24 脚 ; 本体宽度 4.4mm SOT3551 4

5 5. 方框图 V DD SC16IS750/760 RESET SCL SDA A0 A1 IRQ 1 k (3.3 V) 1.5 k (2.5 V) V DD I 2 C 总线 16C450 可兼容的寄存器集 4 TX RX RT S CTS GPIO[3:0] V DD I2C/SPI GPIO 寄存器 GPIO4/DSR GPIO5/DTR GPIO6/CD GPIO7/RI XTAL1 XTAL2 V SS 图 1 SC16IS750/SC16IS760 I 2 C 总线接口方框图 V DD SC16IS750/760 RESET SCLK CS SO SI IRQ 1 k (3.3 V) 1.5 k (2.5 V) V DD SPI 16C450 可兼容的寄存器集 4 TX RX RT S CTS GPIO[3:0] I2C/SPI GPIO 寄存器 GPIO4/DSR GPIO5/DTR GPIO6/CD GPIO7/RI XTAL1 XTAL2 V SS 图 2 SC16IS750/SC16IS760 SPI 接口方框图 5

6 6. 管脚配置信息 6.1 管脚配置 CTS TX RX RESET XTAL1 XTAL2 V DD I2C A0 A1 n.c. SCL SC16IS750IPW SC16IS760IPW RTS GPIO7/RI GPIO6/CD GPIO5/DTR GPIO4/DSR V SS GPIO3 GPIO2 GPIO1 GPIO0 IRQ SDA CTS TX RX RESET XTAL1 XTAL2 V DD SPI CS SI SO SCLK SC16IS750IPW SC16IS760IPW cted RTS GPIO7/RI GPIO6/CD GPIO5/DTR GPIO4/DSR V SS GPIO3 GPIO2 GPIO1 GPIO0 IRQ V DD a. I 2 C 总线接口 b. SPI 接口 图 3 TSSOP24 的管脚配置 terminal 1 index area terminal 1 index area RESET XTAL1 XTAL2 V I2C A SC16IS750IBS SC16IS760IBS GPIO5/DTR GPIO4/DSR V GPIO3 GPIO2 GPIO1 RESET XTAL1 XTAL2 V SPI CS SC16IS750IBS SC16IS760IBS GPIO5/DTR GPIO4/DSR V GPIO3 GPIO2 GPIO1 俯视图 俯视图 a. I 2 C 总线接口 b. SPI 接口 图 4 HVQFN24 的管脚配置 6

7 6.2 管脚描述 表 2 管脚描述 符号 管脚 类型 描述 TSSOP HVQFN CTS 1 22 I UART 清除发送 ( 低电平有效 ) CTS 管脚上的逻辑 0( 低电平 ) 表示 modem 或数据集准备接受 SC16IS750/SC16IS760 的发送数据 可通过读 MSR [4] 测试状态 当通过增强型特性寄存器 EFR[7] 使能自动 CTS 功能用于硬件流控制操作时, 该管脚仅影响发送和接收操作 TX 2 23 O UART 发送器输出 在局部环回模式下,TX 输出管脚被禁能且 TX 数据内部连接到 UART RX 输入 RX 3 24 I UART 接收器输入 在局部环回模式中,RX 输入管脚被禁能且 TX 数据内部连接到 UART RX 输入 RESET 4 1 I 器件硬件复位 ( 低电平有效 ) [2] XTAL1 5 2 I 晶体输入或外部时钟输入 在 XTAL1 和 XTAL2 之间连接一个晶体来形成内部振荡器电路 ( 见图 12) 或者, 也可以将外部时钟连接到该管脚 XTAL2 6 3 O 晶体输出或时钟输出 ( 同见 XTAL1) XTAL2 用作晶体振荡器输出 V DD 7 4 电源电压 I2C/ SPI 8 5 I I 2 C 总线或 SPI 接口选择 如果该管脚为高电平, 则选择 I 2 C 总线接口 如果该管脚为低电平, 则选择 SPI 接口 CS /A0 9 6 I SPI 芯片选择或 I 2 C 总线器件地址选择 A0 如果 SPI 配置由 I2C/ SPI 管脚选择, 那么该管脚为 SPI 芯片选择管脚 ( 施密特触发, 低电平有效 ) 如果 I 2 C 总线配置由 I2C/ SPI 管脚选择, 那么用户可通过该管脚和 A1 脚来改变器件的基址 SI/A I SPI 数据输入管脚或 I 2 C 总线器件地址选择 A1 如果 SPI 配置由 I2C/ SPI 管脚选择, 则该管脚为 SPI 数据输入管脚 如果 I 2 C 总线配置由 I2C/ SPI 管脚选择, 那么用户可通过该管脚和 A0 脚来改变器件的基址 如需选择器件地址, 请参考表 32 SO 11 8 O SPI 数据输出管脚 如果 SPI 配置由 I2C/ SPI 管脚选择, 那么该管脚为可三态输出的管脚 如果 I 2 C 总线配置由 I2C/ SPI 管脚选择, 那么该管脚未定义且必须悬空 SCL/SCLK 12 9 I I 2 C 总线或 SPI 输入时钟 SDA I/O 如果 I 2 C 总线配置由 I2C/SPI 管脚选择, 那么 I 2 C 总线数据输入 / 输出为开漏模式 如果选择 SPI 配置, 那么该管脚为未定义管脚且必须连接到 V DD 7

8 续上表 符号 管脚 类型 描述 TSSOP HVQFN IRQ O 中断 ( 开漏 低电平有效 ) 当中断源在中断使能 寄存器 (IER) 中使能时, 中断被使能 中断条件包 括 : 输入管脚的状态变化, 接收错误, 可用的接收 缓冲数据, 可用的发送缓冲空间, 或当检测到 modem 状态标志时 在该管脚和 V DD 之间必须连接 一个外部电阻 (3.3V 时 1KΩ,2.5V 时 1.5KΩ) GPIO I/O 可编程的 I/O 脚 GPIO I/O 可编程的 I/O 脚 GPIO I/O 可编程的 I/O 脚 GPIO I/O 可编程的 I/O 脚 GPIO4/ DSR I/O [1] 可编程的 I/O 脚或 modem 的 DSR 脚 GPIO5/ DTR I/O [1] 可编程的 I/O 脚或 modem 的 DTR 脚 GPIO6/ CD I/O [1] 可编程的 I/O 脚或 modem 的 CD 脚 GPIO7/ RI I/O [1] 可编程的 I/O 脚或 modem 的 RI 脚 RTS O UART 请求发送 ( 低电平有效 ) RTS 管脚上的逻 辑 0 表示发送器的数据就绪并等待发送 在 modem 控制寄存器 MCR[1] 中写 1 将设置该管脚为 0, 表 示数据可用 复位后该管脚设置为逻辑 1 当通过 增强型特性寄存器 EFR[6] 使能自动 RTS 功能用于 硬件流控制操作时, 该管脚仅影响发送和接收操 作 V SS 地 V SS Center pad HVQFN24 封装背面的 center pad 为金属性并且应 在 PCB 板上被连接到地 [1] 用 IOControl 寄存器位 1 来选择 [2] 见 7.4 节 硬件复位, 上电复位 (POR) 和软件复位 7. 功能描述 UART 将执行外围器件或 modem 接收的数据字符的串行到 I 2 C 转换, 以及主机发送的数据字符的 I 2 C 到串行转换 SC16IS750/SC16IS760 UART 的完整状态在功能操作期间可以由主机随时读取 SC16IS750/SC16IS760 可设置为交替模式 (FIFO 模式 ), 通过缓冲接收 / 发送的字符降低主机过多的软件开销 接收和发送 FIFO 都可存储多达 64 字符 ( 包括接收器 FIFO 的每字符 3 个附加错误状态位 ) 并且具有可选择或可编程的触发点 SC16IS750/SC16IS760 包含可选择的硬件流控制和软件流控制 硬件流控制大大减少了软件开销且通过使用 RTS 输出和 CTS 输入信号自动控制串行数据流来提高系统效率 软件流控制通过使用可编程的 Xon/Xoff 字符自动控制数据流 UART 包括一个可编程波特率发生器, 它可通过一个在 1 和 (2 16 1) 之间的分频器来 8

9 分频时序基准时钟输入 7.1 触发点 SC16IS750/SC16IS760 为接收器和发送器中断的产生提供各自可选择和可编程的触发点 复位后, 发送和接收 FIFO 都禁能, 因此实际上触发点是一个字符的默认值 通过 FCR 得到可选择的触发点 通过 TLR 得到可编程的触发点 如果 TLR 位被清零, 那么使用 FCR 中可选择的触发点 如果 TLR 位没有被清零, 那么使用 TLR 中可编程的触发点 7.2 硬件流控制 硬件流控制包括自动 CTS 和自动 RTS( 见图 5) 编程 EFR[7:6] 可以独立使能 / 禁能自动 CTS 和自动 RTS 若使用自动 CTS, CTS 在 UART 发送数据之前必须有效 自动 RTS 仅当在 FIFO 中有足够空间接收数据时使 RTS 输出有效, 而在 RX FIFO 满时使 RTS 输出无效 中止和恢复 TCR 中的触发点决定 RTS 有效 / 无效时的值 如果 TCR 位被清零, 那么使用 FCR 中可选择的触发点来代替 TCR 如果自动 CTS 和自动 RTS 都被使能, 那么当 RTS 连接 CTS 时, 除非接收 FIFO 中有足够的空间, 否则不发生数据发送 因此, 在硬件流控制过程中可消除超时错误 如果没有使能, 当发送数据率超过接收 FIFO 服务等待时间时, 将产生超时错误 UART 1 UART 2 RX FIFO 串行到并行 RX TX 并行到串行 TX FIFO 流控制 RTS CTS 流控制 TX FIFO 并行到串行 TX RX 串行到并行 RX FIFO 流控制 CTS RTS 流控制 图 5 自动流控制 ( 自动 RTS 和自动 CTS ) 举例 自动 RTS 图 6 所示为 RTS 功能时序 自动 RTS 使用的接收 FIFO 触发点存储在 TCR 或 FCR 中 如果 RX FIFO 电平低于 TCR[3:0] 内的中止触发点, 则 RTS 有效 当到达接收 FIFO 的中止触发点时, RTS 无效 发送器件 ( 如另一个 UART) 可在到达触发点后发送一个另外的字符 ( 假定发送 UART 有另一个字符要发送 ), 因为发送器件将不能识别 RTS 的无效直至它开始发送其它的字符 一旦接收 FIFO 到达 TCR[7:4] 编程的恢复触发点,RTS 就自动重新有效 重新有效使发送器件恢复发送 9

10 RX 起始 字符停止起始字符 N N+ 1 停止 起始 RTS 接收 FIFO 读 1 2 N N + 1 (1) N= 接收 FIFO 触发点 (2) 2 个虚线框包含了有另外的字符被发送的情况, 如 节所述 图 6 RTS 功能时序 自动 CTS 图 7 所示为 CTS 功能时序 发送器电路在发送下一个数据字节之前检测 CTS 当 CTS 有效时, 发送器发送下一个字节 为了使发送器停止发送后面的字节,CTS 必须在当前发送的最后一个停止位的中间时刻之前被释放 自动 CTS 功能减少了向主机系统发送的中断 当流控制被使能时, 由于器件会自动控制各自的发送器, 因此 CTS 电平的改变不会触发主机中断 若没有自动 CTS, 发送器发送出现在发送 FIFO 的任何数据并将导致接收器超时错误 TX 起始 位 0~7 停止 起始 位 0~7 停止 CTS (1) 当 CTS 为低时, 发送器持续发送串行数据 (2) 如果 CTS 在当前字符的最后一个停止位的中间时刻之前变高, 发送器完成当前字符的发送, 但不发送下一个字符 (3) 当 CTS 从高变为低时, 发送器重新开始发送数据 图 7 CTS 功能时序 7.3 软件流控制 软件流控制通过增强型特性寄存器和 modem 控制寄存器使能 软件流控制的不同组合可 通过设定 EFR[3:0] 的不同组合来使能 表 3 所示为软件流控制选项 表 3 软件流控制选项 (EFR[3:0]) EFR[3] EFR[2] EFR[1] EFR[0] TX, RX 软件流控制 0 0 X X 无发送流控制 1 0 X X 发送 Xon1,Xoff1 0 1 X X 发送 Xon2,Xoff2 1 1 X X 发送 Xon1 和 Xon2,Xoff1 和 Xoff2 X X 0 0 无接收流控制 X X 1 0 接收器比较 Xon1,Xoff1 X X 0 1 接收器比较 Xon2,Xoff2 10

11 续上表 EFR[3] EFR[2] EFR[1] EFR[0] TX, RX 软件流控制 发送 Xon1,Xoff1; 接收器比较 Xon1 或 Xon2,Xoff1 或 Xoff 发送 Xon2,Xoff2; 接收器比较 Xon1 或 Xon2,Xoff1 或 Xoff 发送 Xon1 和 Xon2,Xoff1 和 Xoff2 接收器比较 Xon1 和 Xon2,Xoff1 和 Xoff 无发送流控制接收器比较 Xon1 和 Xon2,Xoff1 和 Xoff2 还有两个与软件流控制有关的其它增强型特性 : Xon Any 功能 (MCR[5]): 在识别 Xoff 字符后接收任何字符将恢复操作 有可能 Xon1 字符被识别为 Xon Any 字符, 这样就会使 Xon2 字符写入 RX FIFO 特殊字符 (EFR[5]): 将输入的数据与 Xoff2 比较 特殊字符的检测设置 Xoff 中断 (IIR[4]) 但并不中止发送 通过读 IIR 清除 Xoff 中断 特殊字符被传输到 RX FIFO RX 当软件流控制被使能时,SC16IS750/SC16IS760 将接收到的数据与 Xoff1/Xoff2 编程的字符相比较 ( 在特定情况下, 必须连续接收 Xoff1 和 Xoff2) 当接收到正确的 Xoff 字符时, 传输在当前字符完全发送完后中止 Xoff 检测也设置 IIR[4]( 如果通过 IER[5] 使能 ) 并使 IRQ 变低 要恢复发送, 必须接收到 Xon1/Xon2 字符 ( 在特定情况下, 必须连续接收 Xon1 和 Xon2) 当接收到正确的 Xon 字符时,IIR[4] 被清除且 Xoff 中断消失 TX 当 RX FIFO 超过了 TCR[3:0] 中设定的 HALT 触发点或 FCR[7:6] 中可选择的触发点时, 发送 Xoff1/Xoff2 字符 当 RX FIFO 到达 TCR[7:4] 中设定的 RESUME 触发点或下降到 FCR[7:6] 中较低可选择触发点以下时, 发送 Xon1/Xon2 字符 Xoff/Xon 的发送和 FIFO 普通字符的发送的协议相同 这意味着尽管字长度设置为 5,6,7 位, 也将发送 Xoff1/Xoff2,Xon1/Xon2 的最低位 5,6 或 7 ( 注意很少完成字符 5,6,7 位的发送, 但所含的这个功能可保留与先前设计的兼容性 ) 假定软件流控制和硬件流控制将永远不会被同时使能 图 8 所示为软件流控制的举例 11

12 UA RT1 UA RT2 发送 FIFO 接收 FIFO 并行到串行 数据 串行到并行 串行到并行 Xoff Xon Xoff 并行到串行 Xon1 字 Xon1 字 Xon2 字 Xon2 字 Xoff1 字 Xoff1 字 Xoff2 字 比较编程的 XonXoff 字符 Xoff2 字 图 8 软件流控制的举例 7.4 硬件复位, 上电复位 (POR) 和软件复位 这三种复位方式都相同并将复位表 4 中给出的内部寄存器 表 4 总结了复位后寄存器的状态 表 4 寄存器复位 寄存器 复位状态 中断使能寄存器 所有位清零 中断识别寄存器 位 0 置位 其它所有位清零 FIFO 控制寄存器 所有位清零 线控制寄存器 复位到 (1Dh) Modem 控制寄存器 所有位清零 线状态寄存器 置位位 5 和位 6 其它所有位清零 Modem 状态寄存器 位 3:0 清零 位 7:4 输入信号 增强型特性寄存器 所有位清零 接收器保存寄存器 清除指针逻辑 发送器保存寄存器 清除指针逻辑 发送控制寄存器 所有位清零 触发点寄存器 所有位清零 发送 FIFO 电平 复位到 (40h) 接收 FIFO 电平 所有位清零 I/O 方向 所有位清零 I/O 中断使能 所有位清零 12

13 续上表 寄存器 I/O 控制 额外特性寄存器 复位状态 所有位清零 所有位清零 [1] 寄存器 DLL, DLH, SPR, Xon1, Xon2, Xoff1, Xoff2 都不是通过最高电平复位信号 RESET,POR 或软件 复位来进行复位, 那就是说, 它们在复位过程中保存它们的初始值 表 5 总结了复位后输出信号的状态 表 5 复位后的输出信号 信号 TX RTS I/O IRQ 复位状态高高输入通过外部上拉变为高 7.5 中断 SC16IS750/SC16IS760 含有产生中断和优先级的功能 (7 种中断优先级 ) 中断使能寄存器 (IER 和 IOIntEna) 使能中断的每种类型和 IRQ 信号来响应中断的产生 当中断产生时,IIR 表示有中断等待处理并且在 IIR[5:0] 中提供中断的类型 表 6 总结了中断控制功能 表 6 中断控制功能的总结 IIR[5:0] 优先级 中断类型 中断源 无 无 无 接收器线状态 RX FIFO 的字符中出现 OE,FE,PE 或 BI 错误 RX 超时 RX FIFO 中的旧数据 RHR 中断 接收数据就绪 (FIFO 禁能 ) 或 RX FIFO 在触发点以上 (FIFO 使能 ) THR 中断 发送 FIFO 空 (FIFO 禁能 ) 或 TX FIFO 经过触发点以上 (FIFO 使能 ) Modem 状态 Modem 输入管脚状态的改变 I/O 脚 输入管脚状态改变 Xoff 中断 接收 Xoff 字符 / 特殊字符 CTS, RTS RTS 管脚或 CTS 管脚状态的改变从有效 ( 低电平 ) 到无效 ( 高电平 ) 需要注意的是对于帧错误, 奇偶错误和间隔条件,LSR[7] 都会产生中断 当在 RX FIFO 中的任何地方出现错误时 LSR[7] 置位, 且仅当在 FIFO 中不再有剩余的错误时 LSR[7] 清零 LSR[4:2] 总是表示在 RX FIFO 顶部的接收字符的错误状态 读 RX FIFO 更新 LSR[4:2] 为 FIFO 顶部新字符的适当状态 如果 RX FIFO 为空, 那么 LSR[4:2] 全为 0 对于 Xoff 中断, 如果 Xoff 流字符检测产生中断, 那么中断通过 Xon 流字符检测清除 如果特殊字符检测产生中断, 那么中断通过读 IIR 清除 13

14 7.5.1 中断模式操作在中断模式中 ( 如果 IER[3:0] 的任意位为 1), 则通过中断信号 IRQ 告知主机接收器和发送器的状态 因此, 无需继续查询线状态寄存器 (LSR) 来判断是否还有中断需要被服务 图 9 所示为中断模式操作 读 IIR IRQ IIR 主机 IER THR RHR 图 9 中断模式操作 查询模式操作在查询模式中 (IER[3:0]=0000), 可通过查询线状态寄存器 (LSR) 检查接收器和发送器的状态 该模式是 FIFO 中断模式操作的一种选择, 在 FIFO 中断模式操作中, 通过中断发送到 CPU 的方式自动识别接收器和发送器的状态 图 10 所示为 FIFO 查询模式操作 读 LSR LSR 主机 IER THR RHR 图 10 FIFO 查询模式操作 7.6 睡眠模式 睡眠模式是 SC16IS750/SC16IS760 UART 的增强型特性 当增强型功能位 (EFR[4]) 置位且 IER[4] 置位时睡眠模式使能 当出现下面几种情况时进入睡眠模式 : 串行数据输入线 RX 为空闲 ( 见 7.7 节 间隔和超时条件 ) TX FIFO 和 TX 移位寄存器为空 没有中断等待处理,THR 除外注 : 如果 RX FIFO 中有数据, 那么器件将不会进入睡眠模式 在睡眠模式下,UART 的时钟停止 由于大部分寄存器都使用这些时钟计时, 因此功耗大大降低 当在 RX 线上检测到任何变化, 在 modem 输入管脚的状态发生任何变化, 或有数据写入 TX FIFO 时,UART 将唤醒 14

15 注 : 在睡眠模式期间, 必须不能写除数锁存器 DLL 和 DLH 来设置波特率时钟 因此, 建议在写 DLL 或 DLH 之前使用 IER[4] 来禁止睡眠模式 7.7 间隔和超时条件 当 UART 接收到大量字符且这些数据不足够以触发接收中断 ( 因为它们没有到达接收触发点 ) 时,UART 将在接收到最后一个字符后 4 字符时间内产生超时中断 超时计数器将在接收到的每个停止位的中间或每次读接收 FIFO 时复位 当 RX 管脚被拉低的持续时间长于它发送一个完整字符加上起始 (START) 停止(STOP) 和奇偶 (Parity) 位所需要的时间时, 检测到一个间隔条件 可通过置位 LCR[6] 来发送间隔条件, 出现这种情况时 TX 管脚将被拉低直至软件清零 LSR[6] 7.8 可编程波特率发生器 SC16IS750/SC16IS760 UART 含有一个可编程波特率发生器, 该波特率发生器采用任何时钟输入且通过分频器在 1 到 (2 16 1) 之间的范围内将其分频 也可得到一个额外的 4 分频 预分频器以及由 MCR[7] 选择, 如图 11 所示 波特率发生器的输出频率为 16 波特率 除数的公式为 : XTAL1晶体输入频率 ( ) 预分频除数 = 所需的波特率 16 其中 : 预分频 =1, 当复位后 MCR[7] 被设为 0 时 ( 选择 1 分频 时钟 ) 预分频 =4, 当复位后 MCR[7] 被设为 1 时 ( 选择 4 分频 时钟 ) 注 : 复位后预分频的默认值为 1 分频 图 11 显示内部预分频器和波特率发生器电路 预分频器逻辑 (1 分频 ) MCR[7] = 0 XTAL1 XTAL2 内部振荡器逻辑 输入时钟 预分频器逻辑 (4 分频 ) 基准时钟 MCR[7] = 1 波特率发生器逻辑 发送器和接收器的内部波特率时钟 图 11 预分频器和波特率发生器方框图必须写入 DLL 和 DLH 以便于编程波特率 DLL 和 DLH 分别是波特率分频值的最低和最高位字节 如果 DLL 和 DLH 都为 0, 则 UART 被有效禁能, 波特率时钟将不会产生 备注 : 提供可编程的波特率发生器来选择发送和接收时钟率 表 7 和表 8 分别列出使用 MHz 和 3.072MHz 晶体的波特率和除数值 图 12 所示为晶体时钟电路参考 15

16 表 7 使用 MHz 晶体的波特率 所需波特率 (bit/s) 产生 16 时钟的除数值 所需波特率和实际波特率之间的百分比误差 表 8 使用 3.072MHz 晶体的波特率 所需波特率 (bit/s) 产生 16 时钟的除数值 所需波特率和实际波特率之间的百分比误差

17 XTAL1 XTAL2 X MHz C1 22 pf C2 33 pf 图 12 晶体振荡器电路参考 8. 寄存器描述 表 9 给出的是寄存器选择的编程组合 表 9 寄存器映射 读 / 写特性 寄存器名称 读模式 写模式 RHR/THR 接收保存寄存器 (RHR) 发送保存寄存器 (THR) IER 中断使能寄存器 (IER) 中断使能寄存器 IIR/FCR 中断识别寄存器 (IIR) FIFO 控制寄存器 (FCR) LCR 线控制寄存器 (LCR) 线控制寄存器 MCR Modem 控制寄存器 (MCR) [1] Modem 控制寄存器 [1] LSR 线状态寄存器 (LSR) n/a MSR Modem 状态寄存器 (MSR) n/a SPR 暂存寄存器 (SPR) 暂存寄存器 TCR 发送控制寄存器 (TCR) [2] 发送控制寄存器 [2] TLR 触发点寄存器 (TLR) [2] 触发点寄存器 [2] TXLVL 发送 FIFO 电平寄存器 n/a RXLVL 接收 FIFO 电平寄存器 n/a IODir I/O 脚方向寄存器 I/O 脚方向寄存器 IOState I/O 脚状态寄存器 n/a IOIntEna I/O 中断使能寄存器 中断使能寄存器 IOControl I/O 脚控制寄存器 I/O 脚控制寄存器 EFCR 额外特性寄存器 额外特性寄存器 DLL 除数锁存 LSB(DLL) [3] 除数锁存 LSB [3] DLH 除数锁存 MSB(DLH) [3] 除数锁存 MSB [3] EFR 增强型特性寄存器 (EFR) [4] 增强型特性寄存器 [4] XON1 Xon1 字 [4] Xon1 字 [4] XON2 Xon2 字 [4] Xon2 字 [4] XOFF1 Xoff1 字 [4] Xoff1 字 [4] XOFF2 Xoff2 字 [4] Xoff2 字 [4] [1] 只有当 EFR[4] 置位时才可以修改 MCR[7] [2] 只有当 ERF[4]=1 且 MCR[2]=1( 也就是说 EFR[4] 和 MCR[2] 为读 / 写使能时 ) 才可以访问 [3] 只有当 LCR[7] 为逻辑 1 时才可以访问 [4] 只有当 LCR 设为 b(xBF) 时才可以访问 17

18 表 10 SC16IS750/SC16IS760 内部寄存器 寄存器 寄存器位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 地址 [1] 通用寄存器集 0x00 RHR 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R 0x00 THR 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 W 0x01 IER CTS 中 RTS 中 Xoff [2] 睡眠模 Modem 接收线状态 THR 空中断 Rx 数据 R/W 断使能 断使能 [2] 式 状态中 中断 可用中 [2] [2] 断 断 0x02 FCR RX 触 RX 触 TX 触发 TX 触 [3] 保留 TX FIFO 复 RX FIFO 复 FIFO W 发点 发点 点 发点 [4] 位 [4] 位 使能 (MSB) (LSB) (MSB) [2] (LSB) [2] 0x02 IIR [5] FIFO 使 FIFO 使 中断优先 中断优 中断优 中断优先级 中断优先级 中断状 R 能 能 级位 4 [2] 先级位 先级位 位 1 位 0 态 3 [2] 2 0x03 LCR 除数锁 设置间 奇偶固定偶选择奇偶使 停止位字长度位 1 字长度 R/W 存使能 隔 能 位 0 0x04 MCR 时钟分 IrDA 模 Xon 环回使 [3] 保留 TCR 和 TLR RTS DTR / R/W [2] 频器 式使能 Any [2] 能 [2] 使能 (IO5) [2] 0x05 LSR FIFO 数 THR 和 THR 空 间隔中 帧错误奇偶错误溢出错误接收器 R 据错误 TSR 空 断 的数据 0x06 MSR CD/ RI/ DSR/ CTS CD/ RI/ (IO7) DSR/ CTS R (IO6) (IO7) (IO4) (IO6) (IO4) 0x07 SPR 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 0x06 TCR [6] 0x07 TLR [6] 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 0x08 TXLVL 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R 0x09 RXLVL 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R 0x0A IODir 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 0x0B IOState 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 0x0C IOIntEna 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 0x0D [3] 保留 [3] 保留 [3] 保留 [3] 保留 [3] 保留 [3] 保留 [3] 保留 [3] 保留 [3] 保留 0x0E IOControl [7] [3] 保留 [3] 保留 [3] 保留 [3] 保留 UART [3] 保留 I/O[7:4] 或 锁存 R/W 软件复 RI, CD, 位 DTR, DSR 0x0F EFCR IrDA 模 [3] 保留 自动 自动 [3] 保留 发送器禁能接收器禁能 9 位模 R/W 式 ( 慢 / RS485, RS485 式使能 快 ) [7] RTS 输出,RTS 方 反向 向控制 18

19 续上表 寄存器 寄存器位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 地址 [8] 特殊寄存器集 0x00 DLL 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 0x01 DLH 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W [9] 增强型寄存器集 0x02 EFR 自动 自动 特殊字符 使能增 软件流 软件流控制 软件流控制 软件流 R/W CTS RTS 检测 强型功 控制位 位 2 位 1 控制位 能 3 0 0x04 Xon1 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 0x05 Xon2 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 0x06 Xoff1 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W 0x07 Xoff2 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 R/W [1] 这些寄存器仅当 LCR[7]=0 时可访问 [2] 该位仅可在寄存器位 EFR[4] 被使能时修改 [3] 这些位为保留位且应设为 0 [4] 接收 FIFO 或发送 FIFO 复位 ( 通过 FCR[1:0]) 后, 用户必须在读或写数据到 RHR 和 THR 之前等待至少 XTAL1 的 2 Tperiod 时间 [5] 在 IIR 寄存器上不应执行串行接口的突发读操作 ( 那就是, 在 I 2 C 总线上读多个元件而没有停止或重复的起始条件, 或在 SPI 总线上读多个元件而没有拉低 CS 管脚 ) [6] 这些寄存器仅当 EFR[4]=1 且 MCR[2]=1 时可访问 [7] SC16IS760 的 IrDA 模式为慢 / 快,SC16IS750 的模式为慢 [8] 仅当 LCR[7]=1 且不为 0xBF 时特殊寄存器集可访问 [9] 仅当 LCR=0xBF 时才可以访问增强型特性寄存器 8.1 接收保存寄存器 (RHR) 接收器部分由一个接收保存寄存器 (RHR) 和接收移位寄存器 (RSR) 组成 RHR 实际上是一个 64 字节 FIFO RSR 接收 RX 端的串行数据 然后将数据转化为并行数据并转移到 RHR 线控制寄存器控制接收器部分 如果 FIFO 被禁能, 则 FIFO 的单元 0 用来存储字符 8.2 发送保存寄存器 (THR) 发送器部分由一个发送保存寄存器 (THR) 和发送移位寄存器 (TSR) 组成 THR 实际上是一个 64 字节 FIFO THR 接收数据并将其移入 TSR 然后在 TSR 中将其转化为串行数据并在 TX 端移出 如果 FIFO 被禁能, 则 FIFO 仍用来存储字节 如果发生溢出则字符丢失 19

20 8.3 FIFO 控制寄存器 (FCR) 这是用作使能 FIFO, 清空 FIFO, 设置发送器和接收器触发点的只写寄存器 表 11 所示 为 FIFO 控制寄存器位设置 表 11 FIFO 控制寄存器位描述 位 符号 描述 7:6 FCR[7] (MSB), FCR[6] (LSB) RX 触发 这两位被用来设置 RX FIFO 的触发点 00=8 字符 01=16 字符 10=56 字符 11=60 字符 5:4 FCR[5] (MSB), FCR[4] (LSB) TX 触发 这两位被用来设置 TX FIFO 的触发点 00=8 字符空间 01=16 字符空间 10=32 字符空间 11=56 字符空间当 EFR[4] 置位时,FCR[5:4] 只可被修改和使能 这是因为发送触发点作为增强型功能使用 3 FCR[3] 保留 2 FCR[2] [1] 复位 TX FIFO 逻辑 0= 发送 FIFO 不复位 ( 正常默认条件 ) 逻辑 1= 清空发送 FIFO 并复位 FIFO 电平逻辑 ( 发送移位寄存器的内容不清除或改变 ) FIFO 清空后该位将返回逻辑 0 1 FCR[1] [1] 复位 RX FIFO 逻辑 0= 没有 FIFO 接收复位 ( 正常默认条件 ) 逻辑 1= 清空接收 FIFO 和复位 FIFO 电平逻辑 ( 接收移位寄存器的内容不清除或改变 ) FIFO 清空后该位将返回逻辑 0 0 FCR[0] FIFO 使能 逻辑 0= 禁能发送和接收 FIFO( 正常默认条件 ) 逻辑 1= 使能发送和接收 FIFO [1] FIFO 复位逻辑至少需要两个 XTAL1 时钟, 因此, 没有 XTAL1 时钟它们就不能被复位 8.4 线控制寄存器 (LCR) 线控制寄存器用来控制数据通信的格式 通过写寄存器的相应位来选择数据通信的字长 度 停止位个数和奇偶性 表 12 所示为线控制寄存器的位设置 20

21 表 12 线控制寄存器位描述 位 符号 描述 7 LCR[7] 除数锁存使能 逻辑 0= 除数锁存禁能 ( 正常默认条件 ) 逻辑 1= 除数锁存使能 6 LCR[6] 间隔控制位 使能时, 间隔控制位使得间隔条件被发送 (TX 输出强制为逻辑 0 状态 ) 该条件将一直保持, 直到通过清零 LCR[6] 将其禁能 逻辑 0= 没有 TX 间隔条件 ( 正常默认条件 ) 逻辑 1= 强制发送器输出 (TX) 为逻辑 0, 使出现线间隔条件时向远程接收器报警 5 LCR[5] 奇偶固定 LCR[5] 选择强制的奇偶格式 ( 如果 LCR[3]=1) 逻辑 0= 不强制奇偶 ( 正常默认条件 ) LCR[5]= 逻辑 1 和 LCR[4]= 逻辑 0: 发送和接收数据时奇偶位被强制为逻辑 1 LCR[5]= 逻辑 1 和 LCR[4]= 逻辑 1: 发送和接收数据时奇偶位被强制为逻辑 0 4 LCR[4] 奇偶类型选择 逻辑 0= 产生奇数格式 ( 如果 LCR[3]=1) 逻辑 1= 产生偶数格式 ( 如果 LCR[3]=1) 3 LCR[3] 奇偶使能 逻辑 0= 无奇偶 ( 正常默认条件 ) 逻辑 1= 在发送过程中产生一个奇偶位, 接收器检测接收数据的奇偶性 2 LCR[2] 停止位的个数 指定停止位的个数 0~1 个停止位 ( 字长度 =5,6,7,8) 1~1.5 个停止位 ( 字长度 =5) 1~2 个停止位 ( 字长度 =6,7,8) 1:0 LCR[1:0] 字长度位 1, 0 这两位用来指定发送或接收的字长度( 见表 15) 表 13 LCR[5] 奇偶选择 LCR[5] LCR[4] LCR[3] 奇偶选择 X X 0 无奇偶 奇数 偶数 强制为 强制为 0 表 14 LCR[2] 停止位长度 LCR[2] 字长度停止位长度 ( 位时间 ) 0 5, 6, 7, , 7,

22 表 15 LCR[1:0] 字长度 LCR[1] LCR[0] 字长度 ( 位 ) 线状态寄存器 (LSR) 表 16 所示为线状态寄存器的位设置 表 16 线状态寄存器位描述 位 符号 描述 7 LSR[7] FIFO 数据错误 逻辑 0= 无错误 ( 正常默认条件 ) 逻辑 1= 接收 FIFO 数据中至少有一个奇偶错误 帧错误或间隔指示 当 FIFO 中不再出现错误时该位被清零 6 LSR[6] THR 和 TSR 为空 该位是发送空指示器 逻辑 0= 发送器保存和移位寄存器都不为空逻辑 1= 发送器保存和移位寄存器都为空 5 LSR[5] THR 为空 该位是发送保存寄存器空指示器 逻辑 0= 发送保存寄存器不为空逻辑 1= 发送保存寄存器为空 如果 TX FIFO 使能, 那么主机可将多达 64 字符的数据装入 THR 4 LSR[4] 间隔中断 逻辑 0= 无间隔条件 ( 正常默认条件 ) 逻辑 1= 出现间隔条件且相关的字符为 00h(RX 在一个字符时间帧内持续为低电平 ) 3 LSR[3] 帧错误 逻辑 0= 正在从 RX FIFO 中读取的数据无帧错误 ( 正常默认条件 ) 逻辑 1= 正在从 RX FIFO 中读取的数据出现帧错误 ( 接收的数据中没有有效的停止位 ) 2 LSR[2] 奇偶错误 逻辑 0= 无奇偶错误 ( 正常默认条件 ) 逻辑 1= 正在从 RX FIFO 中读取的数据出现奇偶错误 1 LSR[1] 超时错误 逻辑 0= 无超时错误 ( 正常默认条件 ) 逻辑 1= 出现超时错误 0 LSR[0] 接收器中的数据 逻辑 0= 接收 FIFO 中无数据 ( 正常默认条件 ) 逻辑 1=RX FIFO 中至少有一个字符 读 LSR 时,LSR[4:2] 反映 RX FIFO 顶端字符 ( 要读取的下一个字符 ) 的错误位 (BI, FE, PE) 因此, 通过先读取 LSR 然后再读取 RHR 来识别字符中的错误 22

23 当在 RX FIFO 中任何地方出现错误时 LSR[7] 置位, 且仅当 FIFO 中不再有剩余的错误 时 LSR[7] 清零 8.6 Modem 控制寄存器 (MCR) MCR 控制着模式 数据集或仿真 modem 的外围器件间的连接 表 17 给出 modem 控制寄 存器的位设置 表 17 modem 控制寄存器位描述 位 符号 描述 7 MCR[7] [1] 时钟分频器 逻辑 0=1 分频 时钟输入逻辑 1=4 分频 时钟输入 6 MCR[6] [1] IrDA 模式使能 逻辑 0= 正常 UART 模式 逻辑 1=IrDA 模式 5 MCR[5] [1] Xon Any 逻辑 0= 禁能 Xon Any 功能 逻辑 1= 使能 Xon Any 功能 4 MCR[4] 使能环回模式 逻辑 0= 正常操作模式 逻辑 1= 使能局部环回模式 ( 内部 ) 在该模式下,MCR[1:0] 信号回送到 MSR[4:5] 且 TX 输出内部回送到 RX 输入 3 MCR[3] 保留 2 MCR[2] TCR 和 TLR 使能 逻辑 0= 禁能 TCR 和 TLR 寄存器逻辑 1= 使能 TCR 和 TLR 寄存器 1 MCR[1] RTS 逻辑 0= 强制 RTS 输出无效 ( 高电平 ) 逻辑 1= 强制 RTS 输出有效 ( 低电平 ) 在环回模式下, 控制 MSR[4] 如果自动 RTS 使能, 那么由硬件流控制来控制 RTS 输出 0 MCR[0] DTR 如果 GPIO5 通过 IOControl 寄存器位 1 被选择用作 DTR modem 管脚, 那么 DTR 管脚的状态可如下控制 写 IOState 位 5 将不会对该管脚有任何影响 逻辑 0= 强制 DTR 输出无效 ( 高电平 ) 逻辑 1= 强制 DTR 输出有效 ( 低电平 ) [1] MCR[7:5] 和 MCR[2] 只可在 EFR[4] 置位时被修改, 那就是,EFR[4] 为写使能 8.7 Modem 状态寄存器 (MSR) 该 8 位寄存器给出了从 modem, 数据集或外围器件到主机的控制线的当前状态 它也指 示 modem 控制输入状态改变时的情况 表 18 给出了 modem 状态寄存器的位设置 23

24 表 18 modem 状态寄存器位描述 位 符号 描述 7 MSR[7] CD( 高电平有效, 逻辑 1) 如果 GPIO6 通过 IOControl 寄存器位 1 选择作为 CD modem 管脚, 则该位可读出 CD 管脚的状态 该位是 CD 输入的补码 读 IOState 位 6 不反映 CD 脚的真实状态 6 MSR[6] RI( 高电平有效, 逻辑 1) 如果 GPIO7 通过 IOControl 寄存器位 1 选择作为 RI modem 管脚, 则该位可读出 RI 管脚的状态 该位是 RI 输入的补码 读 IOState 位 6 不反映 RI 脚的真实状态 5 MSR[5] DSR( 高电平有效, 逻辑 1) 如果 GPIO4 通过 IOControl 寄存器位 1 选择作为 DSR modem 管脚, 则该位可读出 DSR 管脚的状态 该位是 DSR 输入的补码 读 IOState 位 4 不反映 DSR 脚的真实状态 4 MSR[4] CTS( 高电平有效, 逻辑 1) 该位是 CTS 输入的补码 3 MSR[3] CD 表示 CD 输入状态已改变 该位在读取时被清零 2 MSR[2] RI 表示 RI 输入的状态从低电平变为高电平 该位在读取时被清零 1 MSR[1] DSR 表示 DSR 输入状态已改变 该位在读取时被清零 0 MSR[0] CTS 表示 CTS 输入状态已改变 该位在读取时被清零 注 : 主要输入 RI, CD, CTS, DSR 全为低电平有效 8.8 中断使能寄存器 (IER) 中断使能寄存器 (IER) 使能 6 种中断类型, 这些中断类型包括接收器错误 RHR 中断 THR 中断 modem 状态 接收的 Xoff 或 CTS / RTS 从低到高的状态变化 激活 INT 输出信号来响应中断产生 表 19 给出中断使能寄存器的位设置 表 19 中断使能寄存器位描述 位符号描述 7 IER[7] [1] CTS 中断使能 逻辑 0= 禁能 CTS 中断 ( 正常默认条件 ) 逻辑 1= 使能 CTS 中断 6 IER[6] [1] RTS 中断使能 5 IER[5] [1] Xoff 中断 4 IER[4] [1] 逻辑 0= 禁能 RTS 中断 ( 正常默认条件 ) 逻辑 1= 使能 RTS 中断 逻辑 0= 禁能 Xoff 中断 ( 正常默认条件 ) 逻辑 1= 使能 Xoff 中断 睡眠模式 逻辑 0= 禁能睡眠模式 ( 正常默认条件 ) 逻辑 1= 使能睡眠模式 详见 7.6 节 睡眠模式 24

25 续上表位 符号 描述 3 IER[3] Modem 状态中断 逻辑 0= 禁能 modem 状态寄存器中断 ( 正常默认条件 ) 逻辑 1= 使能 modem 状态寄存器中断 注 : 关于如何设定管脚为 modem 管脚, 详见 IOControl 寄存器位 1 2 IER[2] 接收线状态中断 逻辑 0= 禁能接收器线状态中断 ( 正常默认条件 ) 逻辑 1= 使能接收器线状态中断 1 IER[1] 发送保存寄存器中断 逻辑 0= 禁能 THR 中断 ( 正常默认条件 ) 逻辑 1= 使能 THR 中断 0 IER[0] 接收保存寄存器中断 逻辑 0= 禁能 RHR 中断 ( 正常默认条件 ) 逻辑 1= 使能 RHR 中断 [1] IER[7:4] 只可在 EFR[4] 置位时被修改, 那就是,EFR[4] 为写使能 如果 THR 低于门槛值, 那么重新使 能 IER[1] 将不会产生新的中断 8.9 中断识别寄存器 (IIR) IIR 是以优先级方式提供中断源的只读 8 位寄存器 表 20 给出中断识别寄存器的位设置 表 20 中断识别寄存器位描述 位 符号 描述 7:6 IIR[7:6] 反映 FCR[0] 的内容 5:1 IIR[5:1] 5 位译码中断 见表 21 0 IIR[0] 中断状态 逻辑 0= 中断等待处理 逻辑 1= 没有中断等待处理 表 21 中断源 优先级 IIR[5] IIR[4] IIR[3] IIR[2] IIR[1] IIR[0] 中断源 接收器线状态错误 接收器超时中断 RHR 中断 THR 中断 Modem 中断 [1] 输入脚的状态变化 [1] 接收的 Xoff 信号 / 特殊字符 CTS RTS 状态变化从有效 ( 低电平 ) 到无效 ( 高电平 ) [1] modem 中断状态必须通过 MSR 寄存器读出且 GPIO 中断状态必须通过 IOState 寄存器读出 25

26 8.10 增强型特性寄存器 (EFR) 该 8 位寄存器使能或禁能 UART 的增强型特性 表 22 给出增强型特性寄存器的位设置 表 22 增强型特性寄存器位描述 位 符号 描述 7 EFR[7] CTS 流控制使能 逻辑 0= CTS 流控制禁能 ( 正常默认条件 ) 逻辑 1= CTS 流控制使能 当在 CTS 管脚上检测到高电平信号时发送将停止 6 EFR[6] RTS 流控制使能 逻辑 0= RTS 流控制禁能 ( 正常默认条件 ) 逻辑 1= RTS 流控制使能 当到达接收器 FIFO HALT 触发点 TCR[3:0] 时 RTS 脚变高, 且当到达接收器 FIFO RESUME 发送触发点 TCR[7:4] 时 RTS 脚变低 5 EFR[5] 特殊字符检测 逻辑 0= 特殊字符检测禁能 ( 正常默认条件 ) 逻辑 1= 特殊字符检测使能 将接收的数据与 Xoff2 数据比较 如果发生匹配, 接收的数据传输到 FIFO 且 IIR[4] 被设为逻辑 1 来表示已检测到一个特殊字符 4 EFR[4] 增强型功能使能位 逻辑 0= 禁能增强型功能并写 IER[7:4], FCR[5:4], MCR[7:5] 逻辑 1= 使能增强型功能 IER[7:4], FCR[5:4] 和 MCR[7:5] 使其可被修改 3:0 EFR[3:0] 可通过设定这些位来选择软件流控制的组合 见表 3 软件流控制选项 (EFR[3:0]) 8.11 除数寄存器 (DLL, DLH) 除数寄存器为 2 个 8 位寄存器, 它们存储波特率发生器中波特率时钟产生的 16 位除数 DLH 存储除数的最高部分 DLL 存储除数的最低部分 需要注意的是 DLL 和 DLH 只能在睡眠模式使能之前 ( 在 IER[4] 置位之前 ) 被写入 8.12 发送控制寄存器 (TCR) 该 8 位寄存器用于在硬件 / 软件流控制过程中存储 RX FIFO 阈值来停止 / 启动发送 表 23 给出发送控制寄存器的位设置 表 23 发送控制寄存器位描述 位符号描述 7:4 TCR[7:4] RX FIFO 的恢复触发点 3:0 TCR[3:0] RX FIFO 的中止传输触发点 TCR 触发点可从 0 字节到 60 字符中得到 ( 以 4 为间隔 ) 备注 : 当 EFR[4]=1 且 MCR[2]=1 时才能写 TCR 程序员必须编程 TCR 以使 TCR[3:0] >TCR[7:4] 没有内置的硬件检测来确保是否符合这种条件 同时, 必须在自动 RTS 或软件流控制使能之前用这种条件编程 TCR, 来避免器件的错误操作 26

27 8.13 触发点寄存器 (TLR) 该 8 位寄存器存储用来产生中断的发送和接收 FIFO 触发点 设定从 4 到 60 的触发点 ( 以 4 为间隔 ) 表 24 给出触发点寄存器的位设置 表 24 触发点寄存器位描述 位符号描述 7:4 TLR[7:4] RX FIFO 触发点 (4 到 60), 可用的字符数 3:0 TLR[3:0] TX FIFO 触发点 (4 到 60), 可用的空间数备注 : 当 EFR[4]=1 且 MCR[2]=1 时才能写 TLR 如果 TLR[3:0] 或 TLR[7:4] 为逻辑 0, 那么通过 FIFO 控制寄存器 (FCR) 的可选触发点用于发送和接收 FIFO 触发点 可使用从 4 字符到 60 字符的触发点 ( 以 4 为间隔 ) TLR 应被编程为 N/4, 其中 N 为所需的触发点 当 TLR 中的触发点设置为 0 时,SC16IS750/SC16IS760 使用 FCR 中定义的触发点设置 如果 TLR 含有非零的触发点值, 那么不使用 FCR 中定义的触发点 这种情况应用于发送 FIFO 和接收 FIFO 触发点设置 当 TLR 用于 RX 触发点控制时,FCR[7:6] 应保持为默认状态 发送器 FIFO 电平寄存器 (TXLVL) 该寄存器为只读寄存器, 它报导发送 FIFO 中可用的空间数 表 25 发送器 FIFO 电平寄存器位描述 位符号描述 7 不使用 ; 设为 0 6:0 TXLVL[6:0] TX FIFO 中可用的空间数, 从 0 (0x00) 到 64 (0x40) 8.15 接收器 FIFO 电平寄存器 (RXLVL) 该寄存器为只读寄存器, 它报导接收 FIFO 的填充电平, 那就是,RXFIFO 中的字符数 表 26 接收器 FIFO 电平寄存器位描述 位符号描述 7 不使用 ; 设为 0 6:0 RXLVL[6:0] RX FIFO 中存储的字符数, 从 0 (0x00) 到 64 (0x40) 8.16 可编程的 I/O 脚方向寄存器 (IODir) 该寄存器用于编程 I/O 脚方向 位 0~ 位 7 控制着 GPIO0~GPIO7 27

28 表 27 IODir 寄存器位描述 位 符号 描述 7:0 IODir 设置 GPIO 脚 [7:0] 为输入或输出 0= 输入 1= 输出 备注 : 如果有等待输入 (GPIO) 中断且 IODir 被写, 那么该等待中断将被清零, 那就是说, 中断信号将无效 8.17 可编程的 I/O 脚状态寄存器 (IOState) 当 读取 时, 该寄存器返回所有 I/O 脚的实际状态 当 写入 时, 每个寄存器位将 被传输到设定为输出的相应 I/O 脚 表 28 IOState 寄存器位描述 位 符号 描述 7:0 IOState 写该寄存器 : 在输出管脚上设置逻辑电平 0= 设置输出管脚为 0 1= 设置输出管脚为 1 读该寄存器 : 返回所有管脚的状态 8.18 I/O 中断使能寄存器 (IOIntEna) 当 I/O 配置为输入发生改变时, 该寄存器使能中断 如果 GPIO[7:4] 被设定为 modem 管脚, 那么它们产生的中断必须通过 IER 寄存器位 3 使能 在这种情况下,IOIntEna 的位 7 到位 4 将不会对 GPIO[7:4] 有影响 表 29 IOIntEna 寄存器位描述 位 符号 描述 7:0 IOIntEna 输入中断使能 0= 输入管脚的变化将不会产生中断 1= 输入管脚的变化将产生中断 8.19 I/O 控制寄存器 (IOControl) 表 30 IOControl 寄存器位描述 位 符号 描述 7:4 这些位保留为将来使用 3 SReset 软件复位 写该位将复位器件 一旦器件复位, 则该位自动设为 0 2 这些位保留为将来使用 28

29 续上表 位符号描述 1 GPIO[7:4] 或 modem 管脚 该位设定 GPIO[7:4] 为 I/O 脚或作为 modem 的 RI, CD, DTR, DSR 管脚 0=GPIO[7:4] 作为 I/O 脚 1=GPIO[7:4] 作为 RI, CD, DTR, DSR 0 IOLatch 使能 / 禁能输入锁存 0= 输入值没有被锁存 任何输入的改变将产生中断 读输入寄存器清除中断 如果在读输入寄存器之前输入返回到其初始的逻辑状态, 那么中断被清除 1= 输入值被锁存 输入的改变将产生中断且输入逻辑值被装入输入状态寄存器 (IOState) 的相应位中 读 IOState 寄存器清除中断 如果在读中断寄存器之前输入管脚返回到其初始的逻辑状态, 那么中断不被清除且 IOState 寄存器的相应位保持初始化中断的逻辑值 备注 : 作为 I/O 脚, 方向 状态和 GPIO4~GPIO7 的中断由下列的寄存器控制 :IODir, IOState,IOIntEna 和 IOControl CD, RI, DSR 脚的状态将不会在 MSR[7:5] 或 MSR[3:1] 中反映出来, 且在这三个管脚上的任何状态变化将不会触发 modem 状态中断 ( 尽管通过 IER[3] 使能 ), 且 DTR 管脚的状态不能由 MCR[0] 来控制 作为 modem 的 CD, RI, DSR 脚, 这三个管脚的输入状态可从 MSR[7:5] 和 MSR[3:1] 中读 出, 且 DTR 管脚的状态可以由 MCR[0] 来控制 同时, 如果 modem 状态中断位 (IER[3]) 被使能,CD, RI, DSR 脚上的状态变化将触发 modem 中断 IODir,IOState 和 IOIntEna 寄存 器的位 [7:4] 将不会对这三个管脚有任何影响 8.20 额外特性控制寄存器 (EFCR) 表 31 额外特性控制寄存器位描述 位 符号 描述 7 IrDA 模式 IrDA 模式 0=IrDA 版本 1.0,3/16 脉冲比率, 数据率高达 115.2kbit/s 1=IrDA 版本 1.1,1/4 脉冲比率, 数据率高达 1.152Mbit/s [1] 6 保留 5 RTSInver 在 RS485 模式中翻转 RTS 信号 0: 发送过程中 RTS=0 且接收过程中 RTS=1 1: 发送过程中 RTS=1 且接收过程中 RTS=0 4 RTSCon 使能发送器来控制 RTS 管脚 0: 发送器不控制 RTS 管脚 1: 发送器控制 RTS 管脚 3 保留 2 TXDisable 禁能发送器 UART 在发送管脚上不发送串行数据, 但发送 FIFO 将继续接收主机的数据直到接收满 在发送器变为禁能状态之前,TSR 中的任何数据将被发送出去 0: 发送器被使能 1: 发送器被禁能 29

30 续上表位 符号 描述 1 RXDisable 禁能接收器 一旦该位被设为 1,UART 将立即停止接收数据, 且 TSR 中的任何数据将被发送到接收 FIFO 建议用户在接收过程中不要设置该位 0: 接收器被使能 1: 接收器被禁能 0 9 位模式 使能 9 位或多点模式 (RS485) 0: 正常 RS232 模式 1: 使能 RS485 模式 [1] 仅用于 SC16IS760 9.RS485 特性 9.1 自动 RS485 RTS 控制 通常 RTS 管脚由 MCR 位 1 控制, 或如果硬件流控制被使能, RTS 管脚的逻辑状态由硬件流控制电路控制 EFCR 寄存器位 4 将优先考虑其它两种模式 ; 一旦该位置位, 发送器将控制 RTS 管脚的状态 一旦主机写数据到发送 FIFO, 发送器将自动使 RTS 管脚 ( 逻辑 0) 有效 ; 一旦发送了数据的最后位, 发送器将使 RTS 管脚 ( 逻辑 1) 无效 要使用自动 RS485 RTS 模式, 软件将不得不禁能硬件流控制功能 9.2 RS485 RTS 输出翻转 如果 UART 置于自动 RS485 RTS 模式下, 那么 EFCR 位 5 翻转 RTS 管脚的极性 当发 送器有数据要发送时它使 RTS 管脚 ( 逻辑 1) 无效, 且当数据的最后位已发送时发送器使 RTS 管脚 ( 逻辑 0) 有效 9.3 自动 RS485 EFCR 位 0 用于使能 RS485 模式 ( 多点或 9 位模式 ) 在这种操作模式下, 主机 方先发送地址字符, 然后再发送用来寻址 从机 方的数据字符 如果接收字符为地址字符 ( 奇偶位 =1), 那么从机方检测接收的数据并中断控制器 要使用自动 RS485 模式, 软件将不得不禁能硬件和软件流控制功能 正常多点模式使能 EFCR 中的 9 位模式 ( 位 0), 而不是特殊字符检测 (EFR 位 5) 接收器设为强制奇偶 0 (LCR[5:3]=111) 来检测地址字节 开始禁能接收器后, 接收器忽略所有数据字节 ( 奇偶位 =0) 直至接收到地址字节 ( 奇偶位 =1) 该地址字节将使 UART 设置奇偶错误 UART 将产生线状态中断 ( 这时 IER 位 2 必须设为 1 ), 且同时在 RX FIFO 中放置该地址字节 在控制器检测字节后, 它必须决定是否使能接收器 ; 如果地址字节寻址其 ID 地址则它应使能接收器, 且如果地址字节不寻址其 ID 地址则它必须不可使能接收器 30

31 如果控制器使能接收器, 那么在控制器接收到 主机 方完整的信息后, 接收器将接收后续的数据直至被控制器禁能 如果在接收到 主机 方的信息后控制器不禁能接收器, 那么接收器将在接收另一个地址字节时产生奇偶错误 然后控制器决定地址字节是否寻址其 ID 地址, 如果不是, 控制器可以禁能接收器 如果地址字节寻址 从机 ID 地址, 那么控制器不执行进一步的操作 ; 接收器将接收后续的数据 自动地址检测如果使能特殊字符检测 ( 置位 EFR[5] 且 XOFF2 寄存器包含地址字节 ), 那么接收器将尝试检测匹配 XOFF2 中编程字符的地址字节 如果接收字节为数据字节或地址字节不匹配 XOFF2 中的编程字符, 那么接收器将放弃这些数据 在接收匹配 XOFF2 字符的地址字节时, 如果还没有使能则接收器将自动使能, 且地址字符与奇偶位 ( 而不是奇偶错误位 ) 一起放入 RX FIFO 同时接收器产生一个线状态中断( 这时 IER[2] 必须设为 1) 接收到 主机 方的信息后, 接收器将从 主机 方接收后续的数据直至被控制器禁能 如果接收到另一个地址字节且该地址字节不匹配 XOFF2 字符, 接收器将被自动禁能且忽略地址字节 如果地址字节匹配 XOFF2 字符, 接收器将在 RX FIFO 中放置该字节和奇偶错误位中的奇偶位 (LSR[2]) 10.I 2 C 总线操作 I 2 C 总线的两条线为串行数据线 (SDA) 和串行时钟线 (SCL) 两条线都通过一个上拉电阻连接到正极电源, 且在总线不忙时保持高电平 无论器件是微计算机 LCD 驱动器 存储器还是键盘接口, 根据器件的功能, 每个器件都被唯一的地址识别并可用作发送器或接收器 产生信息或数据的器件为发送器, 且接收信息或数据的器件为接收器 很明显, 像 LCD 驱动器那样的无源功能仅可作为接收器, 而微控制器或存储器都可发送和接收数据 10.1 数据传输 在每个时钟脉冲过程中传输一个数据位 ( 见图 13) 时钟脉冲的高电平期间 SDA 线上的数据必须保持稳定来使其有效 这时数据线上的变化将被看成为控制信号 时钟信号 (SCL) 为高时数据线 (SDA) 上高到低的跳变表示起始条件, 而 SCL 为高时 SDA 上低到高的跳变表示停止条件 ( 见图 14) 在起始条件后总线被认为忙, 并且在停止条件后的特定时间间隔处再次空闲 总是由主机产生起始和停止条件 SDA SCL 数据线稳定 ; 数据线有效 允许数据改变 图 13 I 2 C 总线上的位传输 31

32 SDA SDA SCL S P SCL 起始条件 停止条件 图 14 起始和停止条件 从发送器到接收器的起始和停止条件之间传输的数据字节数不限定 每个字节 ( 必须为 8 位长 ) 首先与最高位 后面接着是应答位一起串行传输 ( 见图 15) 与应答位有关的时钟脉 冲由主机产生 在应答时钟脉冲期间应答的器件必须拉低 SDA 线, 而发送的器件将释放该脉冲 ( 见图 16) 接收器的应答信号 SDA MSB SCL S START 条件 to 7 8 ACK ACK 字节完成, 在接收器内中断 当中断被服务时时钟线持续为低电平 P STOP 条件 图 15 I 2 C 总线上的数据传输 发送器的数据输出 应答时钟期间发送器保持与总线断开 接收器的数据输出 接收器的应答信号 主机的 SC L S START 条件 图 16 I 2 C 总线上的应答 从机接收器必须在接收到每个字节后产生一个应答, 并且主机必须在接收到从机发送器之外计时的每个字节后产生一个应答 每字节后应答 的规则有两种例外的情况 当主机为接收器时出现第一种例外情况 : 它必须指示到发送器的数据的结束, 而不表示已在从机之外计时的最后一个字节的应答 主机产生的与时钟相关的应答仍然发生, 但 SDA 线将不会被拉低 为了表示这种有效和有意缺少的应答, 我们将这种特殊条件称为 否定应答 第二种例外情况是当从机不能再接收其它的数据字节时它将发送一个否定应答 这种情况在不能接收的传输后发生 10.2 寻址和传输格式 总线上的每个器件都有其自身唯一的地址 在总线上发送任何数据之前, 主机在总线上 32

33 发送这次传输要访问的从机地址 如果一个带匹配地址的正常操作的从机在网络上出现, 它当然将应答主机的寻址 在起始条件后, 由主机发送的第一个字节来完成寻址 在网络上的地址为 7 位长, 作为地址字节的最高位出现 最后一位是方向位 (R/ W ) 0 表示主机正在发送 ( 写 ) 而 1 表示主机请求数据 ( 读 ) 完整的数据传输包括一个表示 写 的地址字节和两个数据字节, 如图 17 所示 SDA SCL S 0 to START 条件 0 to stri 地址 R/W ACK 数据 ACK 数据 0 to ACK P STOP 条件 图 17 完整的数据传输当发送地址时, 系统中的每个器件在带有其自身地址的 START 后比较最初的 7 个位 如果发生匹配, 器件将认为其自身由主机寻址, 且将发送一个应答 根据 R/ W 位, 器件也可确定它是否在该传输中被指定为从机接收器还是从机发送器 I 2 C 总线网络的每个节点具有唯一的 7 位地址 微控制器的地址完全可编程, 而外设器件通常具有固定且可编程的地址部分 当主机仅与一个器件通信时, 数据传输按照图 17 的格式进行, 其中 R/ W 位可指示任意的方向 在完成传输和发布停止条件后, 如果主机想在网络上寻址一些其它的器件, 它可通过发布一个新的 START 来启动另一个传输 主机还可以通过使用 Repeated START 与几种不同的器件通信 操作的最后一个字符传输完后, 包括其应答 ( 或否定应答 ), 主机将发布另一个 START, 后面跟着地址字节和数据 ( 而不影响 STOP) 主机可与许多不同的器件通信, 组成 读 和 写 在最后的传输发生后, 主机发布 STOP 并释放总线 可执行的数据格式如图 18 所示 注意重复的 START 允许从机和方向的同时改变, 而无需释放总线 我们将在后面看到即使在处理一个器件时, 也可以容易获取方向改变的特性 在单个主机系统中, 重复的 START 机制可能比用 STOP 终止每个传输然后又再次启动更有效 在多主机环境中, 决定哪个格式更有效可能会变得更复杂, 因为当主机使用重复的 START 时占用总线一段长的时间, 从而阻止了其它器件启动传输 33

34 数据传输 (n 字节 + 应答 ) 主机写 : 主机读 : 组合格式 : S 从地址 W A 数据 A 数据 A P 起始条件写应答应答应答 数据传输 ( n 字节 + 应答 ) S 从地址 R A 数据 A 数据 NA P 起始条件 读应答应答非应答 停止条件 停止条件 S 从地址 R/W A 数据 A Sr 从地址 R/W A 数据 A P 起始条件读或写应答 数据传输 (n 字节 + 应答 ) y Restri ced 应答 重复的起始条件 读或写 应答 此处传输的方向可改变 数据传输 (n 字节 + 应答 ) 应答 停止条件 图 18 I 2 C 总线格式 10.3 寻址 在发送或接收任何数据之前, 主机必须通过 SDA 线发送接收器的地址 起始条件后的第一个字节包含从器件的地址和读 / 写位 表 32 给出如何使用 A1 和 A0 管脚选择 SC16IS750/ SC16IS760 的地址 例如, 如果这两个管脚连接到 V DD, 那么 SC16IS750/SC16IS760 的地址设为 0x90, 且主机通过这个地址与其通信 表 32 SC16IS750/SC16IS760 地址映射 A1 A0 SC16IS750/ SC16IS760 I 2 C 地址 (hex) [1] V DD V DD 0x90 ( X) V DD V SS 0x92 ( X) V DD SCL 0x94 ( X) V DD SDA 0x96 ( X) V SS V DD 0x98 ( X) V SS V SS 0x9A ( X) V SS SCL 0x9C ( X) V SS SDA 0x9E ( X) SCL V DD 0xA0 ( X) SCL V SS 0xA2 ( X) SCL SCL 0xA4 ( X) SCL SDA 0xA6 ( X) SDA V DD 0xA8 ( X) SDA V SS 0xAA ( X) SDA SCL 0xAC ( X) SDA SDA 0xAE ( X) [1] X= 逻辑 0 用于写周期 ;X= 逻辑 1 用于读周期 34

35 10.4 子地址的使用 当主机与 SC16IS750/SC16IS760 通信时, 它必须在跟随从地址字节后的字节中发送一个子地址 对于单个字节传输, 该子地址是主机想要访问的字内部地址 ; 或对于多个字节传输, 子地址是单元序列的开始 子地址是一个 8 位字节 不同于器件地址, 子地址不含有方向 (R/ W ) 位, 并且像总线上传输的任何字节一样后面必须跟着一个应答 寄存器写周期如图 19 所示 START 后面跟着一个带有方向位设为 写 的从地址字节, 一个子地址字节, 许多数据字节和一个 STOP( 停止 ) 信号 子地址表示主机想访问的寄存器, 及其后面的数据字节将被一个接一个地写入子地址单元 S 从地址 W A 寄存器地址 A ndata A P 白色模块 : 主机到 SC16IS750/SC16IS760 灰色模块 :SC16IS750/SC16IS760 到主机图 19 主机写到从机寄存器读周期 ( 见图 20) 以类似的方式开始, 主机发送方向位设为 WRITE( 写 ) 的从地址 ( 后面为子地址 ) 接着, 为了翻转传输的方向, 主机发布一个重复 START, 后面再次跟着器件地址, 但这时方向位设为 READ( 读 ) 内部子地址处开始的数据字节将在器件之外被计时, 每个字节后跟着主机产生的应答 读周期的最后一个字节后面跟着否定应答, 表示传输的结束 周期由 STOP 信号终止 S 从地址 W A 寄存器地址 A S 从地址 R A Re ndata A 最后数据 NA P 白色模块 : 主机到 SC16IS750/SC16IS760 灰色模块 :SC16IS750/SC16IS760 到主机 图 20 主机从从机读 表 33 寄存器地址字节 (I 2 C) 位 名称 功能 7 不使用 6:3 A[3:0] UART 的内部寄存器选择 2:1 CH1, CH0 通道选择 :CH1=0,CH0=0 其它值被保留且不应使用 0 不使用 35

36 11.SPI 操作 SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X D7 D6 D5 D4 D3 D2 D1 D0 R/W=0; A[3:0]= 寄存器地址 ;CH1=0, CH0=0 a. 寄存器写 SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X SO D7 D6 D5 D4 D3 D2 D1 D0 R/W=1; A[3:0]= 寄存器地址 ;CH1=0, CH0=0 b. 寄存器读 SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 R/W=0; A[3:0]=0000;CH1=0, CH0=0 最后位 c. FIFO 写周期 SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X SO D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 R/W=1; A[3:0]=0000;CH1=0, CH0=0 最后位 d. FIFO 读周期 图 21 SPI 操作 表 34 寄存器地址字节 (SPI) 位 名称 功能 7 R/ W 1: 从 UART 读 0: 写入 UART 6:3 A[3:0] UART 的内部寄存器选择 2:1 CH1, CH0 通道选择 :CH1=0,CH0=0 其它值被保留且不应使用 0 不使用 36

37 12. 极限值 表 35 极限值 遵循绝对最大额定系统规范 (IEC 60134) 符号 参数 条件 最小 最大 单位 V DD 电源电压 V V I 电压范围 ( 任何输入 ) [1] V I I DC 输入电流 ( 任何输入 ) ma I O DC 输出电流 ( 任何输出 ) ma P tot 总功耗 300 mw P O 每个输出的功耗 50 mw Tamb 工作温度 Tstg 存储温度 [1] 仅当电源电压存在时, 输入和输出上容限的 5.5V 稳态电压才有效 当电源电压不存在时, 输入和输出 上容限的稳态电压为 4.6V 13. 静态特性 表 36 静态特性 V DD =(2.5V±0.2V) 或 (3.3V±0.3V);Tamb=40 ~+85 ; 除非特别说明 符号 参数 条件 V DD =2.5V V DD =3.3V 单 最小 最大 最小 最大 位 电源电压 V DD 供电电压 V I DD 供电电流 操作 ; 无负载 ma 输入 I2C/ SPI, RX, CTS V IH 高电平输入电压 [1] [1] V V IL 低电平输入电压 V I L 漏电流 输入 ;V I =0V 或 5.5V [1] 1 1 μa Ci 输入电容 3 3 pf 输出 TX, RTS, SO V OH 高电平输出电压 I OH = 400μA I OH = 4mA V V V OL 低电平输出电压 I OL = 1.6mA I OL = 4mA V V C O 输出电容 4 4 pf 37

38 续上表 符号 参数 条件 V DD =2.5V V DD =3.3V 单 最小 最大 最小 最大 位 输入 / 输出 GPIO0~GPIO7 V IH 高电平输入电压 [1] [1] V V IL 低电平输入电压 V V OH 高电平输出电压 I OH = 400μA I OH = 4mA V V V OL 低电平输出电压 I OL = 1.6mA I OL = 4mA V V I L 漏电流 输入 ;V I =0V 或 5.5V [1] 1 1 μa C O 输出电容 4 4 pf 输出 IRQ V OL 低电平输出电压 I OL = 1.6mA I OL = 4mA V V C O 输出电容 4 4 pf I 2 C 总线输入 / 输出 SDA V IH 高电平输入电压 [1] [1] V V IL 低电平输入电压 V V OL 低电平输出电压 I OL = 1.6mA I OL = 4mA V V I L 漏电流 输入 ;V I =0V 或 5.5V [1] μa C O 输出电容 7 7 pf I 2 C 总线输入 SCL, CS /A0, SI/A1 V IH 高电平输入电压 [1] [1] V V IL 低电平输入电压 V I L 漏电流 输入 ;V I =0V 或 5.5V [1] μa Ci 输入电容 7 7 pf 时钟输入 XTAL1 [2] V IH 高电平输入电压 [1] [1] V V IL 低电平输入电压 V I L 漏电流 输入 ;V I =0V 或 5.5V [1] μa Ci 输入电容 3 3 pf 睡眠电流 I DD(sleep) 睡眠电流 输入为 V DD 或地 μa [1] 仅当电源电压存在时, 输入和输出上容限的 5.5V 稳态电压才有效 当电源电压不存在时, 输入和输出 上容限的稳态电压为 3.8V [2] 当 XTAL1 由外部时钟驱动时,XTAL2 应悬空 38

39 14. 动态特性 表 37 I 2 C 总线时序规范所有时序极限值在电源电压, 操作温度和输出负载范围内都有效 ;V DD =(2.5V±0.2V) 或 (3.3V±0.3V); Tamb=40 ~+85 ; 参考 V SS ~V DD 输入电压下的 V IL 和 V IH 所有输出负载 =25pF, 而 SDA 输出负载 = 400pF 除外 符号参数条件标准模式 I 2 C 总线高速模式 I 2 C 总线单位最小最大最小最大 f SCL 操作频率 [1] khz t BUF 停止和起始之间的总线空闲时间 μs t HD;STA 起始条件保持时间 μs t SU;STA 起始条件设置时间 μs t SU;STO 停止条件设置时间 μs t HD;DAT 数据保持时间 0 0 ns t VD;ACK 数据有效应答 μs t VD;DAT SCL 低到数据输出有效 ns t SU;DAT 数据设置时间 ns t LOW 时钟低电平周期 μs t HIGH 时钟高电平周期 μs t f 时钟 / 数据下降时间 ns t r 时钟 / 数据上升时间 ns t sp 干扰脉宽容限 ns t d1 I 2 C 总线 GPIO 输出有效 μs t d2 I 2 C 总线 modem 输入中断有效 μs t d3 I 2 C 总线 modem 输入中断清除 μs t d4 I2C 输入管脚中断有效 μs t d5 I2C 输入管脚中断清除 μs t d6 I 2 C 总线接收中断有效 μs t d7 I 2 C 总线接收中断清除 μs t d8 I 2 C 总线发送中断清除 μs t d15 复位后 SCL 延时 [3] 3 3 μs [1] SCL 时钟频率的最小值由总线超时特性限制, 若 SDA 保持低电平持续最少 25ms, 那么该特性复位串行总线接口 [2] I 2 C 总线规范的详细描述 ( 含有应用 ) 在小册子 I 2 C 总线以及如何使用 中给出 该小册子可使用代码 来订购 [3] 2 1 个时钟或 3μs, 无论哪个时间更短都可以 39

40 RESET SCL t d15 图 22 复位后 SCL 延时 协议 START 条件 (S) 位 7 MSB (A7) 位 6 位 0 LSB (A6) (R/W) 应答 (A) STOP 条件 (P) t SU;STA t LOW t HIGH 1 /f SCL SCL t BU F t r t f t SP SDA t HD;STA t SU;DAT t HD;DAT t VD;DAT t VD;ACK t SU;STO 上升和下降时间指 V IL 和 V IH 图 23 I 2 C 总线时序框图 SDA 从地址 W A AIOSTATE REG. A 数据 A t d1 GPIOn 图 24 写到输出 到主机的应答 SDA 从地址 W A A M SR 寄存器 A S 从地址 R A 数据 A IRQ t d2 t d3 m odem 管脚 图 25 modem 输入管脚中断 40

41 从机的应答从机的应答主机的应答 SDA 从地址 W A AIOSTATE REG. A S 从地址 R A 数据 A P IRQ t d4 t d5 GPIOn 图 26 GPIO 管脚中断 起始位 停止位 下个起始位 RX D0 D1 D2 D3 D4 D5 D6 D7 t d6 IRQ 图 27 接收中断 SDA 从地址 W A A RHR A S 从地址 R A 数据 A P IRQ t d7 图 28 接收中断清除 SDA 从地址 W A A THR 寄存器 A 数据 A IRQ t d8 图 29 发送中断清除 41

42 表 38 f XTAL 动态特性 V DD =(2.5V±0.2V) 或 (3.3V±0.3V);Tamb=40 ~+85 ; 符号 参数 条件 V DD =2.5V V DD =3.3V 单位 最小 最大 最小 最大 t w1,t w2 时钟脉冲持续时间 10 6 ns f XTAL 振荡器 / 时钟频率 [1] 应用于外部时钟, 晶体振荡器最大值为 24MHz [1] [2] MHz [2] f XTAL = 1 t 3w t 2w t 1w 外部时钟 t 3w f XTAL = 1 t 3w 图 30 外部时钟时序 表 39 SPI 总线时序规范 所有时序极限值在电源电压, 操作温度和输出负载范围内都有效 ;V DD =(2.5V±0.2V) 或 (3.3V±0.3V); Tamb=40 ~+85 ; 参考 V SS ~V DD 输入电压下的 V IL 和 V IH 所有输出负载 =25pF, 除非特别说明 符号 参数 条件 最小 典型 最大 单位 t TR CS 高到 SO 三态 C L =100pF 100 ns t CSS CS 到 SCLK 设置时间 100 ns t CSH CS 到 SCLK 保持时间 20 ns t DO SCLK 下降到 SO 有效时间 C L =100pF 100 ns t DS SI 到 SCLK 设置时间 100 ns t DH SI 到 SCLK 保持时间 20 ns t CP SCLK 周期 t CL + t CH 250 ns t CH SCLK 高电平时间 100 ns t CL SCLK 低电平时间 100 ns t CSW CS 高脉冲宽度 200 ns t d9 SPI 输出数据有效 200 ns t d10 SPI modem 输出数据有效 200 ns t d11 SPI 发送中断清除 200 ns t d12 SPI modem 输入中断清除 200 ns t d13 SPI 输入管脚中断清除 200 ns t d14 SPI 接收中断清除 200 ns 42

43 CS t CSH tcss tcl t CH t CSH t CSW SCLK t DS t DH SI C t DO t TR SO 图 31 详细的 SPI 总线时序 CS SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X D7 D6 D5 D4 D3 D2 D1 D0 t d9 GPIOx R/ W =0;A[3:0]=IOState(0x0B);CH1=0, CH0=0 图 32 SPI 写 IOState 到 GPIO 切换 CS SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X D7 D6 D5 stri D4 D3 D2 D1 D0 t d10 DTR (GPIO5) R/ W =0;A[3:0]=MCR (0x04);CH1=0, CH0=0 图 33 SPI 写 MCR 到 DTR 输出切换 CS SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X D7 D6 D5 D4 D3 D2 D1 D0 SO IRQ t d11 R/ W =0;A[3:0]=THR (0x00);CH1=0, CH0=0 图 34 SPI 写 THR 到清除 TX INT 43

44 CS SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X SO D7 D6 D5 D4 D3 D2 D1 D0 IRQ t d12 R/ W =1;A[3:0]=MSR (0x06);CH1=0, CH0=0 图 35 读 MSR 到清除 modem INT CS SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X SO D7 D6 D5 D4 D3 D2 D1 D0 IRQ t d13 R/ W =1;A[3:0]=IOState(0x0B);CH1=0, CH0=0 图 36 读 IOState 到清除 GPIO INT CS SCLK SI R/W A3 A2 A1 A0 CH1 CH0 X SO D7 D6 D5 D4 D3 D2 D1 D0 IRQ t d14 R/ W =1;A[3:0]=RHR(0x00);CH1=0, CH0=0 图 37 读 RHR 到清除 RX INT 44

45 15. 表面封装 HVQFN24: 无引脚 ;24 端 ; 本体 mm D B A terminal 1 index area E A A1 c detail X e 1 C L 1/2 e e b v M C w M C A B y 1 C y 6 13 e E h e 2 1/2 e 1 18 terminal 1 index area D h X mm DIMENSIONS (mm are the original dimensions) A UNIT (1) A1 b c D D max. (1) h mm E (1) Eh e 0.5 scale e1 2.5 e2 2.5 L v 0.1 w 0.05 y y Note 1. Plastic or metal protrusions of mm maximum per side are not included. OUTLINE VERSION REFERENCES IEC JEDEC JEITA EUROPEAN PROJECTION ISSUE DATE SOT6163 MO 图 38 表面封装 SOT6163 (HVQFN24) 45

46 TSSOP24:24 脚 ; 本体宽度 4.4mm D E A X c y H E v M A Z Q pin 1 index A 2 A 1 (A ) 3 A w M e b p detail X L p L mm scale DIMENSIONS (mm are the original dimensions) A UNIT A 1 A 2 A 3 b p c D (1) E (2) e H (1) E L L p Q v w yz max. mm 1.1 OUTLINE VERSION REFERENCES 0.65 Notes 1. Plastic or metal protrusions of 0.15 mm maximum per side are not included. 2. Plastic interlead protrusions of 0.25 mm maximum per side are not included. IEC JEDEC JEITA SOT3551 MO EUROPEAN PROJECTION ISSUE DATE o 8 o 0 图 39 表面封装 SOT3551 (TSSOP24) 46