AD54/AD542 目录 特性... 应用... 概述... 配套产品... 功能框图... 修订历史... 2 技术规格... 交流工作特性... 5 时序特性... 5 绝对最大额定值... 7 ESD 警告... 7 引脚配置和功能描述... 8 典型性能参数... 术语... 5 工作原理

Transcription

1 单通道 2/6 位 串行输入 4 ma 至 2 ma 电流源 DAC AD54/AD542 特性 2/6 位分辨率和单调性电流输出范围 :4 ma 至 2 ma ma 至 2 ma 或 ma 至 24 ma 总非调整误差 (TUE):±.% FSR( 典型值 ) 输出温漂 :± ppm/ C( 典型值 ) 灵活的串行数字接口片内输出故障检测片内基准电压源 ( 最大温漂 ppm/ C) 输出电流的反馈和监控异步清零功能电源 ( ) 范围.8 V 至 4 V;AD54AREZ/AD542AREZ.8 V 至 6 V;AD54ACPZ/AD542ACPZ 输出环路顺从电压 : 2.5 V 温度范围 : 4 C 至 +85 C 24 引脚 TSSOP 和 4 引脚 LFCSP 封装 应用过程控制执行器控制 PLC HART 网络连接 概述 AD54/AD542 是低成本 精密 完全集成的 2/6 位转换器, 提供可编程电流源输出, 可满足工业过程控制应用的需求 输出电流范围可编程设置为 4 ma 至 2 ma ma 至 2 ma 或者 ma 至 24 ma 的超量程 输出具有开路保护功能 该器件采用.8 V 至 6 V 的电源 ( ) 供电 输出环路电源电压限制在 V 至 2.5 V 灵活的串行接口为 SPI MICROWIRE QSPI 和 DSP 兼容接口, 可在三线式模式下工作, 最小化了隔离应用中所需的数字隔离电路降至最少 该器件还包含一个确保器件在已知状态下上电的上电复位功能, 以及一个将输出设定为所选电流范围低端的异步清零 (CLEAR) 引脚 总非调整误差典型值为 ±.% FSR 配套产品 HART 调制解调器 :AD57 AD57- 功能框图 DV CC SELECT DV CC CAP CAP2 CLEAR AD54/AD542 R2 R R SENSE BOOST LATCH SCLK SDIN SDO INPUT SHIFT REGISTER AND CONTROL LOGIC 2/6 2-/6-BIT DAC I OUT FAULT POWER- ON RESET VREF R SET R SET REFOUT REFIN GND 727- 图. Rev. E Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No One Technology Way, P.O. Box 96, Norwood, MA , U.S.A. license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Tel: Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. Technical Support ADI 中文版数据手册是英文版数据手册的译文, 敬请谅解翻译中可能存在的语言组织或翻译错误,ADI 不对翻译中存在的差异或由此产生的错误负责 如需确认任何词语的准确性, 请参考 ADI 提供的最新英文版数据手册

2 AD54/AD542 目录 特性... 应用... 概述... 配套产品... 功能框图... 修订历史... 2 技术规格... 交流工作特性... 5 时序特性... 5 绝对最大额定值... 7 ESD 警告... 7 引脚配置和功能描述... 8 典型性能参数... 术语... 5 工作原理... 6 架构... 6 串行接口... 6 上电状态... 9 传递函数... 9 数据寄存器... 9 控制寄存器... 9 复位寄存器... 2 状态寄存器... 2 AD54/AD542 特性... 2 故障报警... 2 异步清零 (CLEAR)... 2 内部基准电压源... 2 外部电流设置电阻... 2 数字电源... 2 外部增强功能... 2 HART 通信 数字压摆率控制 I OUT 滤波电容 输出电流的反馈和监控 应用信息 驱动感性负载 瞬态电压保护 布局指南 电流隔离接口 微处理器接口 散热和电源考量 兼容工业 HART 的模拟输出应用 外形尺寸 订购指南 修订历史 2 年 月 修订版 D 至修订版 E 更改表 增加图 4, 重新排序... 9 更改表... 2 更改散热和电源考量部分及表 更新外形尺寸 年 5 月 修订版 C 至修订版 D 重新组织布局... 通篇更改产品名称... 增加 配套产品 部分 ; 更改 特性 部分和 应用 部分... 更改表 更改图 8... 增加 HART 通信 部分和图 4, 重新排序... 2 更改 兼容工业 HART 的模拟输出应用 部分和图 年 月 修订版 B 至修订版 C 更改表 年 2 月 修订版 A 至修订版 B 修改图 年 8 月 修订版 至修订版 A 修改特性和概述部分... 修改表... 修改表 修改表 4 说明和表 增加图 6, 修改图 5 和表 增加输出电流的反馈 / 监控部分, 包括图 45 至图 47; 重排后续各图的编号... 2 修改散热和电源考虑部分及表 更新外形尺寸 修改订购指南 年 月 修订版 : 初始版 Rev. E Page 2 of 2

3 AD54/AD542 技术规格 =.8 V 至 26.4 V,GND = V,REFIN = 5 V 外部基准电压,DV CC = 2.7 V 至 5.5 V,R LOAD = Ω; 除非另有说明, 所有 规格在 T MIN 至 T MAX 范围 表. 参数 最小值 典型值 最大值 单位 测试条件 / 注释 输出电流范围 24 ma 2 ma 4 2 ma 精度 ( 内部 R SET ) 分辨率 6 位 AD542 2 位 AD54 总非调整误差 (TUE). +. % FSR AD542. ±.8 +. % FSR AD542, TA = 25 C % FSR AD54. ±.5 +. % FSR AD54, TA = 25 C 相对精度 (INL) % FSR AD % FSR AD54 差分非线性 (DNL) + LSB 保证单调性 失调误差 % FSR.2 ± % FSR TA = 25 C 失调误差温度系数 (TC) ±6 ppm FSR/ C 增益误差 % FSR AD542. ±.6 +. % FSR AD542, TA = 25 C AD54.6 ± AD54, TA = 25 C 增益误差温度系数 (TC) ± ppm FSR/ C 满量程误差 % FSR. ±.8 +. % FSR TA = 25 C 满量程误差温度系数 (TC) ±2 ppm FSR/ C 精度 ( 外部 R SET ) 假设理想 5 kω 电阻 分辨率 6 位 AD542 2 位 AD54 总非调整误差 (TUE) % FSR AD542.6 ±. +.6 % FSR AD542, TA = 25 C. +. % FSR AD54. ±.2 +. % FSR AD54, TA = 25 C 相对精度 (INL) % FSR AD % FSR AD54 差分非线性 (DNL) + LSB 保证单调性 失调误差. +. % FSR. ±.6 +. % FSR TA = 25 C 失调误差温度系数 (TC) ± ppm FSR/ C 增益误差 % FSR.5 ±. +.5 % FSR TA = 25 C 增益误差温度系数 (TC) ±4 ppm FSR/ C 满量程误差 % FSR.6 ±. +.6 % FSR TA = 25 C 满量程误差温度系数 (TC) ±7 ppm FSR/ C 输出特性 电流环路顺从电压 AVDD 2.5 V 输出电流漂移与时间的关系 5 ppm FSR 内部 R SET,25 C 下 小时后漂移 2 ppm FSR 外部 R SET,25 C 下 小时后漂移 阻性负载 2 Ω 感性负载 5 mh TA = 25 C 直流电源抑制比 (PSRR) µa/v Rev. E Page of 2

4 AD54/AD542 参数 最小值 典型值 最大值 单位 测试条件 / 注释 输出阻抗 5 MΩ 输出电流泄漏 6 pa 输出禁用 R 电阻值 Ω TA = 25 C R 电阻温度系数 (TC) ppm/ C I BIAS 电流 µa I BIAS 电流温度系数 (TC) ppm/ C 基准电压输入 / 输出 基准电压输入基准输入电压 V 额定性能 直流输入阻抗 25 kω 基准电压输出输出电压 V TA = 25 C 基准电压 TC, 4.8 ppm/ C 输出噪声 (. Hz 至 Hz ) 8 µv p-p 噪声频谱密度 nv/ khz 输出电压漂移与时间的关系 5 ppm 小时后漂移,T A = 25 C 容性负载 6 nf 负载电流 5 ma 短路电流 7 ma 负载调整率 95 ppm/ma 数字输入 符合 JEDEC 标准 输入高电压 V IH 2 V 输入低电压 V IL.8 V 输入电流 + µa 每引脚 引脚电容 pf 每引脚 数字输出 SDO 输出低电压 V OL.4 V 2 μa 吸电流 输出高电压 V OH DVCC.5 V 2 μa 源电流 高阻抗漏电流 + µa 高阻抗输出电容 5 pf FAULT.4 V kω 上拉电阻接 DV CC OL 输出低电压 V OL.6 V 2.5 ma 负载电流 输出高电压 V OH.6 V kω 上拉电阻接 DV CC 电源要求.8 4 V TSSOP 封装.8 6 V LFCSP 封装 DV CC 输入电压 V 内部电源禁用 输出电压 4.5 V 可采用最高 5.5 V 电源过驱 DV CC 输出负载电流 5 ma 短路电流 2 ma AI DD ma 输出禁用 4 ma 输出使能 DI CC ma VIH = DVCC, VIL = GND 功耗 44 mw AVDD = 4 V, IOUT = ma 5 mw AVDD = 5 V, IOUT = ma 2 4 温度范围 : 4 C 至 +85 C, 典型值 +25 C 对于 ma 至 2 ma 和 ma 至 24 ma 范围,INL 采用码 256 (AD542) 和码 6 (AD54) 测量 过设计和表征保证, 未经生产测试 片内基准电压源在 25 C 和 85 C 进行生产调整和测试 ; 表征温度范围 4 C 至 +85 C Rev. E Page 4 of 2

5 AD54/AD542 交流工作特性 =.8 V 至 26.4 V,GND = V,REFIN = 5 V 外部基准电压,DV CC = 2.7 V 至 5.5 V,R LOAD = Ω; 除非另有说明, 所有规 格在 T MIN 至 T MAX 范围 表 2. 参数 最小值典型值最大值单位 测试条件 / 注释 动态性能 2 输出电流建立时间 µs 6 ma 步进, 至.% FSR 4 µs 6 ma 步进, 至.% FSR,L = mh AC PSRR 75 db 2 mv 5 Hz/6 Hz 正弦波叠加于电源电压上 2 表., 2, 参数 T MIN T MAX 时的限值 单位 描述 写入模式 t ns, 最小值 SCLK 周期时间 t2 ns, 最小值 SCLK 低电平时间 t ns, 最小值 SCLK 高电平时间 t4 ns, 最小值 LATCH 延迟时间 t5 4 ns, 最小值 LATCH 高电平时间 t5 5 µs, 最小值 对控制寄存器执行一次写操作后的 LATCH 高电平时间 t6 5 ns, 最小值 数据建立时间 t7 5 ns, 最小值 数据保持时间 t8 4 ns, 最小值 LATCH 低电平时间 t9 2 ns, 最小值 CLEAR 脉冲宽度 t 5 μs, 最大值 CLEAR 激活时间 回读模式 t 9 ns, 最小值 SCLK 周期时间 t2 4 ns, 最小值 SCLK 低电平时间 t 4 ns, 最小值 SCLK 高电平时间 t4 ns, 最小值 LATCH 延迟时间 t5 4 ns, 最小值 LATCH 高电平时间 t6 5 ns, 最小值 数据建立时间 t7 5 ns, 最小值 数据保持时间 t8 4 ns, 最小值 LATCH 低电平时间 t9 5 ns, 最小值串行输出延迟时间 (C L SDO = 5 pf) 4 t2 5 ns, 最小值 LATCH 上升沿至 SDO 三态 菊花链模式 通过设计和表征保证, 未经生产测试 数字压摆率控制特性禁用,CAP = CAP2 = 开路 时序特性 =.8 V 至 26.4 V,GND = V,REFIN = 5 V 外部基准电压,DV CC = 2.7 V 至 5.5 V,R LOAD = Ω; 除非另有说明, 所有规 格在 T MIN 至 T MAX 范围 t2 9 ns, 最小值 SCLK 周期时间 t22 4 ns, 最小值 SCLK 低电平时间 t2 4 ns, 最小值 SCLK 高电平时间 t24 ns, 最小值 LATCH 延迟时间 t25 4 ns, 最小值 LATCH 高电平时间 t26 5 ns, 最小值 数据建立时间 t27 5 ns, 最小值 数据保持时间 t28 4 ns, 最小值 LATCH 低电平时间 t29 5 ns, 最大值串行输出延迟时间 (C L SDO = 5 pf) 4 通过表征保证, 未经生产测试 2 所有输入信号均指定 t R = t F = 5 ns(% 到 9% 的 DV CC ) 并从.2 V 电平起开始计时 参见图 2 图 和图 4 4 C LSDO = SDO 输出端的容性负载 Rev. E Page 5 of 2

6 AD54/AD542 t SCLK 2 t 2 24 t t 4 t 5 LATCH t 6 t 7 t 8 SDIN DB2 DB CLEAR t 9 t I OUT 图 2. 写入模式时序图 t SCLK t 2 t t4 t 5 LATCH t 6 t 7 t 8 SDIN DB2 DB DB2 DB INPUT WORD SPECIFIES REGISTER TO BE READ NOP CONDITION t 9 t 2 SDO X DB5X X X DB UNDEFINED DATA FIRST 8 BITS ARE DON T CARE BITS 图. 回读模式时序图 SELECTED REGISTER DATA CLOCKED OUT 727- t 2 SCLK t 22 t 2 t 24 t 25 LATCH t 27 t 28 t 26 SDIN DB2 DB DB2 DB INPUT WORD FOR DAC N t 29 INPUT WORD FOR DAC N SDO DB2 UNDEFINED DB DB2 INPUT WORD FOR DAC N 图 4. 菊花链模式时序图 DB Rev. E Page 6 of 2

7 绝对最大额定值除非另有说明,T A = 25 C 高达 8 ma 的瞬态电流不会造成 SCR 闩锁 表 4. 参数 额定值 至 GND. V 至 +6 V DV CC 至 GND. V 至 +7 V 数字输入至 GND. V 至 DV CC +. V 或 +7 V ( 取较小者 ) 数字输出至 GND. V 至 DV CC +. V 或 +7 V ( 取较小者 ) REFIN REFOUT 至 GND. V 至 +7 V I OUT 至 GND. V 至 AVDD 工作温度范围 工业 4 C 至 +85 C 存储温度范围 65 C 至 +5 C 结温 (T J 最大值 ) 25 C 24 引脚 TSSOP_EP 封装 热阻 θ JA 5 C/W 2 热阻 θ JC 9 C/W 4 引脚 LFCSP 封装 热阻 θ JA C/W 2 热阻 θ JC 4 C/W 功耗 (T J 最大值 T A )/θ JA 引脚温度 JEDEC 工业标准 焊接 J-STD-2 ESD( 人体模型 ) 2 kv AD54/AD542 注意, 超出上述绝对最大额定值可能会导致器件永久性损坏 这只是额定最值, 并不能以这些条件或者在任何其它超出本技术规范操作章节中所示规格的条件下, 推断器件能否正常工作 长期在绝对最大额定值条件下工作会影响器件的可靠性 ESD 警告 ESD( 静电放电 ) 敏感器件 带电器件和电路板可能会在没有察觉的情况下放电 尽管本产品具有专利或专有保护电路, 但在遇到高能量 ESD 时, 器件可能会损坏 因此, 应当采取适当的 ESD 防范措施, 以避免器件性能下降或功能丧失 为使结温低于 25 C, 必须降低芯片额定功耗 这里假设最大功耗条件为从 AVDD 向地提供 24 ma 电流, 片内电流为 4 ma 2 热阻仿真值基于带散热通孔的 JEDEC 2S2P 热测试板 参考 :JEDEC JESD5 文档 Rev. E Page 7 of 2

8 NC GND GND GND GND E REFOUT REFIN NC NC D V C C 8 N C 7 GN D D AD54/AD542 引脚配置和功能描述 GND DV CC NC 4 C N AV D C N C N C N C N C N FAULT 22 CAP2 GND GND CLEAR LATCH SCLK SDIN AD54/ AD542 TOP VIEW (Not to Scale) CAP BOOST I OUT R SENSE NC DV CC SELECT NC FAULT 2 GND GND 4 CLEAR 5 LATCH 6 SCLK 7 SDIN 8 SDO 9 NC PIN INDICATOR AD54/AD542 TOP VIEW (Not to Scale) NC 29 CAP2 28 CAP 27 BOOST 26 I OUT 25 R SENSE 24 NC 2 DV CC SELECT 22 NC 2 NC SDO GND GND REFIN REFOUT R SET R S T 8 NOTES. NC = NO CONNECT. 2. GROUND REFERENCE CONNECTION. IT IS RECOMMENDED THAT THE EXPOSED PAD BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE. 图 5. TSSOP 引脚配置 NOTES. NC = NO CONNECT. 2. GROUND REFERENCE CONNECTION. IT IS RECOMMENDED THAT THE EXPOSED PAD BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE. 图 6. LFCSP 引脚配置 表 5. 引脚功能描述 TSSOP 引脚编号 LFCSP 引脚编号 引脚名称 描述, 4, 5, 2, 4, 4, 5, 7 GND 这些引脚必须接地 2 9 DVCC 数字电源引脚 电压范围从 2.7 V 至 5.5 V 2 FAULT 故障提醒 当检测到 I OUT 与 GND 之间开路或者检测到过温时, 该引脚置位低电平 FAULT 引脚为开漏输出, 必须通过上拉电阻 ( 典型值 kω) 连接到 DV CC 6 5 CLEAR 高电平有效输入 置位该引脚时, 输出电流设为 ma 或 4 ma 的初始值, 具体 7 6 LATCH 取决于设定的输出范围, 即 ma 至 2 ma ma 至 24 ma 还是 4 ma 至 2 ma 对正边沿敏感的锁存 上升沿并行将输入移位寄存器数据载入相关寄存器 如 8 7 SCLK 果是数据寄存器, 则也会更新输出电流 串行时钟输入 数据在 SCLK 的上升沿逐个输入移位寄存器 工作时钟速度最 高可达 MHz 9 8 SDIN 串行数据输入 数据在 SCLK 的上升沿必须有效 9 SDO 串行数据输出 在菊花链或回读模式下, 该引脚用于从器件逐个输出数据 数 据在 SCLK 的下降沿逐个输出 参见图 和图 4 2, GND 接地基准引脚 6 RSET 可以将一个外部精密 低漂移 5 kω 电流设置电阻连接到该引脚, 以改善器件的 整体性能 参见技术规格和 AD54/AD542 特性部分 4 7 REFOUT 内部基准电压输出 T A = 25 C 时,V REFOUT = 5 V ± 5 mv 典型温度漂移为.8 ppm/ C 5 8 REFIN 外部基准电压输入 针对额定性能,V REFIN = 5 V ± 5 mv 6 2 DVCC 当该引脚接 GND 时, 内部电源禁用, 必须将外部电源接到 DV CC 引脚 不连接该 SELECT 引脚时, 内部电源使能 参见 AD54/AD542 特性部分 7, 2,,, 9, 2, 2, 22, 24,,, 2,, 4, 5, 8, 4 NC 请勿连接这些引脚 Rev. E Page 8 of 2

9 AD54/AD542 TSSOP 引脚编号 LFCSP 引脚编号 引脚名称 描述 8 25 RSENSE 在该引脚与 BOOST 引脚之间测得的电压与输出电流成正比, 可以用于监控和反 9 26 IOUT 馈特性 该引脚只应用作电压检测输出 ; 不应从该引脚引出电流 参见 AD54/AD542 特性部分 电流输出引脚 2 27 BOOST 可选外部晶体管连接 连接外部晶体管可降低 AD54/AD542 的功耗 参见 AD54/AD542 特性部分 2 28 CAP 可选输出滤波电容的连接引脚 参见 AD54/AD542 特性部分 CAP2 可选输出滤波电容的连接引脚 参见 AD54/AD542 特性部分 另外,HART 输入连接参见 产品特性 部分 24 6 AVDD 正模拟电源引脚 电压范围从.8 V 至 4 V 25 (EPAD) 4 (EPAD) 裸露焊盘 接地基准连接 建议将裸露焊盘与一个铜片形成散热连接, 以增强散热性能 Rev. E Page 9 of 2

10 AD54/AD542 典型性能参数.4.2 EXTERNAL R SET INTERNAL R SET EXTERNAL R SET, BOOST TRANSISTOR INTERNAL R SET, BOOST TRANSISTOR.4.2 = 24V ma TO 24mA RANGE INL ERROR (% FSR) = 2.4V R LOAD = 25Ω., 2,, 4, 5, 6, CODE 图 7. 积分非线性误差与码的关系 INL ERROR (% FSR) TEMPERATURE ( C) 图. 积分非线性误差与温度的关系 ( 内部 R SET ) = 24V R LOAD = 25Ω..2 = 24V ma TO 24mA RANGE DNL ERROR (LSB) INL ERROR (% FSR) EXTERNAL R SET INTERNAL R SET EXTERNAL R SET, BOOST TRANSISTOR INTERNAL R SET, BOOST TRANSISTOR., 2,, 4, 5, 6, CODE TEMPERATURE ( C) 图 8. 微分非线性误差与码的关系 图. 积分非线性误差与温度的关系 ( 外部 R SET ) TOTAL UNADJUSTED ERROR (% FSR) = 24V R LOAD = 25Ω. EXTERNAL R SET INTERNAL R SET. EXTERNAL R SET, BOOST TRANSISTOR INTERNAL R SET, BOOST TRANSISTOR.5, 2,, 4, 5, 6, CODE 图 9. 总体非调整误差与码的关系 DNL ERROR (LSB) = 24V ALL RANGES INTERNAL AND EXTERNAL R SET TEMPERATURE ( C) 图 2. 微分非线性误差与温度的关系 727- Rev. E Page of 2

11 AD54/AD542 TOTAL UNADJUSTED ERROR (%FSR) = 24V 4mA TO 2mA INTERNAL R SET ma TO 2mA INTERNAL R SET ma TO 24mA INTERNAL R SET 4mA TO 2mA EXTERNAL R SET ma TO 2mA EXTERNAL R SET ma TO 24mA EXTERNAL R SET TEMPERATURE ( C). 图. 总体非调整误差与温度的关系 727- INL ERROR (% FSR) (V).2 ma TO 24mA RANGE 图 6. 积分非线性误差与 的关系 ( 外部 R SET ) 727- OFFSET ERROR (% FSR).5.5. = 24V 4mA TO 2mA INTERNAL R SET.5 ma TO 2mA INTERNAL R SET ma TO 24mA INTERNAL R SET.2 4mA TO 2mA EXTERNAL R SET ma TO 2mA EXTERNAL R SET ma TO 24mA EXTERNAL R SET TEMPERATURE ( C) 图 4. 失调误差与温度的关系 INL ERROR (%FSR) (V). ma TO 24mA RANGE 图 7. 积分非线性误差与 的关系 ( 内部 R SET ) GAIN ERROR (% FSR) = 24V 4mA TO 2mA INTERNAL R SET ma TO 2mA INTERNAL R SET ma TO 24mA INTERNAL R SET 4mA TO 2mA EXTERNAL R SET ma TO 2mA EXTERNAL R SET ma TO 24mA EXTERNAL R SET TEMPERATURE ( C) 图 5. 增益误差与温度的关系 DNL ERROR (LSB) ma TO 24mA RANGE (V) 图 8. 微分非线性误差与 的关系 ( 外部 R SET ) Rev. E Page of 2

12 AD54/AD ma TO 24mA RANGE = 5V I OUT = 24mA R LOAD = 5Ω DNL ERROR (LSB) HEADROOM VOLTAGE (V) (V) 图 9. 微分非线性误差与 的关系 ( 内部 R SET ) TEMPERATURE ( C) 图 22. 顺从电压裕量与温度的关系 TOTAL UNADJUSTED ERROR (% FSR) ma TO 24mA RANGE (V).5 图 2. 总非调整误差与 的关系 ( 外部 R SET ) OUTPUT CURRENT (µa) TIME (µs) 2 = 24V R LOAD = 25Ω 图 2. 上电时输出电流与时间的关系 TOTAL UNADJUSTED ERROR (%FSR) ma TO 24mA RANGE (V) 图 2. 总体非调整误差与 的关系 ( 内部 R SET ) OUTPUT CURRENT (µa) 2 4 = 24V R LOAD = 25Ω TIME (µs) 图 24. 输出使能时输出电流与时间的关系 Rev. E Page 2 of 2

13 AD54/AD DI CC (µa) DV CC = 5V REFERENCE OUTPUT 2 DV CC = V LOGIC VOLTAGE (V) 图 25. DI CC 与逻辑输入电压的关系 CH 2.V CH 5.V M2µs CH 2.V 图 28. 基准电压开启瞬态响应 I OUT = ma.5 AI DD (ma) (V) 图 26. AI DD 与 的关系 CH 2µV M2.s LINE.8V 图 29. 基准源噪声 (. Hz 至 Hz 带宽 ) DV CC OUTPUT VOLTAGE (V) LOAD CURRENT (ma) 图 27. DV CC 输出电压与负载电流的关系 CH 2µV M2.s LINE V 图. 基准源噪声 ( khz 带宽 ) Rev. E Page of 2

14 AD54/AD542 LEAKAGE CURRENT (pa) = 4V OUTPUT DISABLED COMPLIANCE VOLTAGE (V) 图. 输出漏电流与顺从电压的关系 REFERENCE OUTPUT VOLTAGE (V) LOAD CURRENT (ma) 图 4. 基准输出电压与负载电流的关系 = 24V 727- REFERENCE OUTPUT VOLTAGE (V) DEVICES SHOWN = 24V TEMPERATURE ( C) 45 图 2. 基准输出电压与温度的关系 OUTPUT CURRENT (µa) = 24V R LOAD = 25Ω TIME (µs) 图 5. 数模转换毛刺 x8 TO x7fff x7fff TO x POPULATION (%) = 24V TEMPERATURE COEFFICIENT (ppm/ C) 图. 基准电压温度系数直方图 727- OUTPUT CURRENT (ma) = 24V R LOAD = Ω TIME (µs) 图 6. 4 ma 至 2 ma 输出电流步进 Rev. E Page 4 of 2

15 术语 相对精度或积分非线性 (INL) 对于 DAC, 相对精度或积分非线性 (INL) 是指 DAC 输出与 通过 DAC 端点的传递函数直线之间的最大偏差, 用满量程 范围的百分比表示 (% FSR) 图 7 给出了典型的 INL 与码的关系图 差分非线性 (DNL) 差分非线性 (DNL) 是指任意两个相邻码之间所测得变化值与理想的 LSB 变化值之间的差异 最大 ± LSB 的额定微分非线性可确保单调性 本 DAC 通过设计保证单调性 图 8 给出了典型的 DNL 与码的关系图 总非调整误差 (TUE) 总非调整误差 (TUE) 衡量包括所有误差在内的总输出误差, 即 INL 误差 失调误差 增量误差以及在电源电压和温度范围内的输出漂移, 用满量程范围的百分比表示 (% FSR) 图 9 给出了典型的 TUE 与码的关系图 单调性如果一个 DAC 的模拟输出随着数字输入码的增加而增加, 或者保持不变, 则该 DAC 是单调的 AD54/AD542 在整个工作温度范围内是单调的 满量程误差满量程误差衡量将满量程码载入 DAC 数据寄存器时的输出误差 理想情况下, 输出应为满量程 LSB 该误差表示为满量程范围的百分比 (% FSR) AD54/AD542 增益误差温度系数 (TC) 增益误差 TC 衡量增益误差随温度的变化, 用 ppm FSR/ C 表示 电流环路顺从电压电流环路顺从电压是指输出电流与编程值相等情况下 I OUT 引脚的最大电压 电源抑制比 (PSRR) PSRR 表示电源电压变化对 DAC 输出的影响大小 基准电压源温度系数 (TC) 基准电压源 TC 衡量基准输出电压随温度的变化 它利用黑盒法计算, 即将 TC 定义为基准输出在给定温度范围内的最大变化, 用 ppm/ C 表示 ; 计算公式如下 : VREFmax VREFmin 6 TC = VREFnom TempRange 其中 : V REFmax 表示在整个温度范围内测得的最大基准输出 V REFmin 表示在整个温度范围内测得的最小基准输出 V REFnom 表示标称基准输出电压 5 V TempRange 表示额定温度范围 4 C 至 +85 C 基准负载调整率负载调整率衡量负载电流一定变化所引起的基准输出电压变化, 用 ppm/ma 表示 满量程误差温度系数 (TC) 满量程误差 TC 衡量满量程误差随温度的变化, 用 ppm FSR/ C 表示 增益误差增益误差是衡量 DAC 量程误差的指标 它是指 DAC 传递特性的斜率与理想值之间的偏差, 用满量程范围的百分比表示 (% FSR) 图 5 给出了增益误差与温度的关系图 Rev. E Page 5 of 2

16 AD54/AD542 工作原理 AD54/AD542 是精密数字电流环路输出转换器, 专为满足工业过程控制应用的需求而设计 它们为产生电流环路输出提供了一种高精度 全集成 低成本的单芯片解决方案 可用电流输出范围为 ma 至 2 ma ma 至 24 ma 和 4 ma 至 2 ma 所需的输出配置可由用户通过控制寄存器选择 架构 AD54/AD542 的 DAC 内核架构由 2 个匹配的 DAC 部分组成 图 7 给出了简化电路图 2 位或 6 位数据字的 4 个 MSB 经解码后, 驱动 5 个开关 (E 至 E5) 每个开关都将 5 个匹配电阻中的一个与地或基准电压缓冲输出相连 数据字的其余 8/2 位驱动 8/2 位电压模式 R-2R 梯形网络的开关 S 至 S7 或开关 S 至 S V REFIN 2R 2R S 2R S 2R S7/S 2R E 2R E2 2R E5 V OUT 的上升沿逐个输入 输入移位寄存器由 8 个地址位和 6 个数据位组成, 如表 6 所示 该 24 位字在 LATCH 的上升沿无条件地被锁存 无论 LATCH 为何状态, 数据都会持续逐个输入 在 LATCH 的上升沿, 输入移位寄存器中存在的数据被锁存 ; 也就是说, 在 LATCH 上升沿之前待输入的最后 24 位就是锁存的数据 图 2 给出了这种操作的时序图 独立操作串行接口既可配合连续 SCLK 工作, 也可配合非连续 SCLK 工作 要使用连续 SCLK 源, 必须在输入正确数量的数据位之后, 将 LATCH 置为高电平 在选通时钟模式下, 必须使用一个含有该确切数量时钟周期的突发脉冲时钟, 并且 LATCH 必须在最后时钟之后变为高电平, 以锁存数据 输入数据字 MSB 的 SCLK 第一个上升沿标志着写入周期的开始 LATCH 变为高电平之前, 必须将正好 24 个上升时钟沿施加于 SCLK 如果 LATCH 在第 24 个 SCLK 上升沿之前变为高电平, 则写入的数据无效 如果在 LATCH 变为高电平之前施加了 24 个以上的 SCLK 上升沿, 输入数据同样无效 2-/6-BIT DAC 8-/2-BIT R-2R LADDER A 图 7. DAC 梯形结构 T R2 R SET FOUR MSBs DECODED INTO 5 EQUAL SEGMENTS DAC 内核的电压输出转换为电流 ( 见图 8), 然后镜像至供 电轨, 这样在该应用中, 将只出现一个相对于地的电流源输出 A2 图 8. 电压电流转换电路串行接口 AD54/AD542 通过多功能三线式串行接口进行控制, 能够以最高 MHz 的时钟速率工作, 兼容 SPI QSPI MICROW- IRE 和 DSP 标准 输入移位寄存器输入移位寄存器为 24 位宽 在串行时钟输入 SCLK 的控制下, 数据作为 24 位字以 MSB 优先的方式载入器件 数据在 SCLK T2 R I OUT 表 6. 输入移位寄存器格式 MSB DB2 至 DB6 DB5 至 DB 地址字节数据字 LSB 表 7. 地址字节功能地址字节功能 无操作 (NOP) 数据寄存器 按照读取地址 ( 见表 8) 回读寄存器值 控制寄存器 复位寄存器菊花链操作对于含有多个器件的系统, 可以用 SDO 引脚将多个器件以菊花链形式相连, 如图 9 所示 菊花链模式有助于系统诊断和减少串行接口线的数量 将控制寄存器中的 DCEN 位置, 可使能菊花链模式 输入数据字 MSB 的 SCLK 第一个上升沿标志着写入周期的开始 SCLK 连续施加于输入移位寄存器 如果施加 24 个以上的时钟脉冲, 数据将溢出输入移位寄存器, 而出现在 SDO 线上 在前一个 SCLK 下降沿输出的此数据在 SCLK 上升沿有效 将第一个器件的 SDO 连接到菊花链中下一个器件的 SDIN 输入, 可构建一个多器件接口 系统中的每个器件都需要 24 个时钟脉冲, 因此总时钟周期数必须等于 24 N, 其中 N 为菊花链中的 AD54/AD542 器件总数 当对所有器件的串行传输结束时,LATCH 变为高电平, 从而锁存菊花链中每个器件的输入数据 串行时钟可以是连续时钟或选通时钟 Rev. E Page 6 of 2

17 AD54/AD542 要使用连续 SCLK 源, 必须在施加正确数量的时钟周期之后, 将 LATCH 置为高电平 在选通时钟模式下, 必须使用一个含有该确切数量时钟周期的突发脉冲时钟, 并且 LATCH 必须在最后时钟之后变为高电平, 以锁存数据 时序图参见图 4 CONTROLLER DATA OUT SERIAL CLOCK CONTROL OUT DATA IN SDIN SCLK AD54/ AD542* LATCH SDO SDIN AD54/ AD542* SCLK LATCH SDO 回读操作写入输入移位寄存器时, 按照表 9 和表 8 所示设置地址字节和读取地址, 可激活回读模式 对 AD54/AD542 的下一个写操作应为 NOP 命令, 以输出之前寻址的寄存器中的数据, 如图 所示 SDO 引脚默认禁用 确定读操作所用的 AD54/AD542 寄存器地址之后,LATCH 上升沿使能 SDO 引脚, 并等待输出数据 数据在 SDO 上输出之后,LATCH 上升沿再次禁用 ( 三态 )SDO 引脚 例如, 要回读数据寄存器, 应当实施如下的操作序列 :. 将 x2 写入 AD54/AD542 输入移位寄存器 这将把器件配置为读取模式, 以读取所选的数据寄存器 2. 然后执行第二个写操作, 写入 NOP 条件 x 在该写操作期间, 数据寄存器中的数据在 SDO 线上输出 表 8. 读取地址解码 读取地址 功能 读取状态寄存器 读取数据寄存器 读取控制寄存器 SDIN AD54/ AD542* SCLK LATCH SDO *ADDITIONAL PINS OMITTED FOR CLARITY 图 9. AD54/AD542 的菊花链连接 表 9. 读操作的输入移位寄存器内容 MSB LSB DB2 DB22 DB2 DB2 DB9 DB8 DB7 DB6 DB5 to DB2 DB DB X 读取地址 x = 无关 Rev. E Page 7 of 2

18 AD54/AD542 POWER-ON SOFTWARE RESET CONTROL REGISTER WRITE (ONE WRITE COMMAND) SELECT R SET EXTERNAL/INTERNAL SET THE REQUIRED RANGE CONFIGURE THE SLEW RATE CONTROL (IF REQUIRED) CONFIGURE DAISY CHAIN MODE (IF REQUIRED) ENABLE THE OUTPUT CONTROL REGISTER WRITE DISABLE OUTPUT DATA REGISTER WRITE WRITE REQUIRED CODE TO DATA REGISTER R SET CONFIGURATION CHANGE RANGE CHANGE 图 4. 正确写入 / 使能输出的编程序列 727- Rev. E Page 8 of 2

19 I 上电状态 AD54/AD542 上电时, 上电复位电路确保所有寄存器均加载零码 因此, 输出禁用 ( 三态 ) 另外, 在上电时还会读取内部校准寄存器, 并将数据施加于内部校准电路 当 DV CC 电源上电触发读取事件时, 为确保读操作可靠执行, 电源必须有足够的电压 在 电源之后给 DV CC 电源上电可确保这一点 如果 DV CC 和 同时上电, 或者内部 DV CC 使能, 则这些电源应以大于 5 V/s 或 24 V/5 ms 的速率上电 如果无法实现这一点, 只需在 AD54/AD542 上电之后发出复位命令, 触发上电复位事件, 以便读取校准寄存器并确保 AD54/AD542 达到指定性能 传递函数针对 ma 至 2 ma ma 至 24 ma 和 4 ma 至 2 ma 电流输出范围, 输出电流分别表示为 : 2 ma 2 OUT = N I 24 ma 2 OUT = N D D 6 ma IOUT = + 4 ma 2 D N 其中 : D 是载入 DAC 的代码的十进制等效值 N 为 DAC 的位分辨率 AD54/AD542 数据寄存器将输入移位寄存器的地址字节设置为 x 可寻址数据寄存器 待写入数据寄存器的数据输入 DB5 至 DB4 (AD54) 或 DB5 至 DB (AD542), 如表 2 和表 所示 控制寄存器将输入移位寄存器的地址字节设置为 x55 可寻址控制寄存器 待写入控制寄存器的数据输入 DB5 至 DB, 如表 4 所示 控制寄存器各位的功能如表 所述 表. 控制寄存器位功能位描述 REXT 此位置 将选择外部电流设置电阻 详情参见 AD54/AD542 特性部分 使用外部电流设置电阻时, 建议仅在设置 OUTEN 位的同时设置 REXT 或者, 也可以在设置 OUTEN 位之前设置 REXT, 但必须在使能输出的写操作中更改范围 ( 参见表 ) 最佳做法请参见图 4 OUTEN 输出使能 此位必须置 才能使能输出 SR 时钟数字压摆率控制 参见 AD54/AD542 特性部分 SR 步进数字压摆率控制 参见 AD54/AD542 特性部分 SREN 数字压摆率控制使能 DCEN 菊花链使能 R2, R, R 输出范围选择 参见表 表. 输出范围选项 R2 R R 输出范围选择 4 ma 至 2 ma 电流范围 ma 至 2 ma 电流范围 ma 至 24 ma 电流范围 表 2. AD54 数据寄存器编程 MSB LSB DB5 DB4 DB DB2 DB DB DB9 DB8 DB7 DB6 DB5 DB4 DB DB2 DB DB 2 位数据字 X X X X x = 无关 表. AD542 数据寄存器编程 MSB LSB DB5 DB4 DB DB2 DB DB DB9 DB8 DB7 DB6 DB5 DB4 DB DB2 DB DB 6 位数据字 表 4. 控制寄存器编程 MSB LSB DB5 DB4 DB DB2 DB DB DB9 DB8 DB7 DB6 DB5 DB4 DB DB2 DB DB REXT OUTEN SR 时钟 SR 步进 SREN DCEN R2 R R Rev. E Page 9 of 2

20 AD54/AD542 复位寄存器将输入移位寄存器的地址字节设置为 x56 可寻址复位寄存器 复位寄存器含有一个复位位 DB, 如表 6 所示 将逻辑高电平写入此位可执行复位操作, 使器件恢复到上电状态 状态寄存器状态寄存器是一个只读寄存器, 其各位的功能如表 5 和表 7 所示 表 5. 状态寄存器位功能位位描述 IOUT 故障如果 I OUT 引脚上检测到故障, 该位置 压摆有效当输出有压摆时 ( 压摆率控制使能 ), 该位置 过温当 AD54/AD542 内核温度超过约 5 C 时, 该位置 表 6. 复位寄存器编程 MSB LSB DB5 DB4 DB DB2 DB DB DB9 保留 DB8 DB7 DB6 DB5 DB4 DB DB2 DB DB 复位 表 7. 状态寄存器解码 MSB DB5 DB4 DB DB2 DB DB DB9 DB8 DB7 DB6 DB5 DB4 DB DB2 DB DB 保留 IOUT 故障 压摆有效 过温 LSB Rev. E Page 2 of 2

21 AD54/AD542 AD54/AD542 特性 故障报警 AD54/AD542 配有一个 FAULT 引脚, 它是一个开漏输出, 允许多个 AD54/AD542 器件一起连接到一个上拉电阻, 以进行全局故障检测 下列任何一种情况都会使 FAULT 引脚强制有效 : 由于存在开环电路或电源电压不足,I OUT 上的电压试图上升至顺从电压之上 I OUT 电流由 PMOS 晶体管和内部放大器控制, 如图 8 所示 产生故障输出的内部电路避免使用具有窗口限值的比较器, 因为这样需要在 FAULT 输出变为有效之前产生一个实际的输出错误 相反, 该信号是在输出级中的内部放大器的剩余驱动能力小于约 V 时 ( 当输出 PMOS 晶体管的栅极接近地时 ) 产生 因此, FAULT 输出在快达到顺从电压限值之前激活 由于是在输出放大器的反馈环路内部进行比较的, 因此其开环增益可保持输出精度不变, 并且在 FAULT 输出变为有效之前不会发生输出错误 AD54/AD542 的内核温度超过约 5 C 状态寄存器的 I OUT 故障位和过温位与 FAULT 引脚一同使用, 以告知用户何种故障条件导致 FAULT 引脚置位 参见表 7 和表 5 异步清零 (CLEAR) CLEAR 为高电平有效清零, 输出电流清零至编程范围的底部 要完成该操作,CLEAR 必须保证在超过最短时间条件下 ( 见图 2) 保持高电平 当 CLEAR 信号返回低电平时, 输出仍然为清零值 发送脉冲使 LATCH 信号变为低电平而不输入任何数据, 可恢复预清零值 在 CLEAR 引脚返回低电平之前, 无法写入新值 外部电流设置电阻图 8 中,R SET 是一个内部检测电阻, 构成电压电流转换电路的一部分 输出电流在温度范围内的稳定性取决于 R SET 值的稳定性 AD54/AD542 的 R SET 引脚与地之间可以连接一个 5 kω 外部精密低漂移电阻, 以改善器件的整体性能 外部电阻通过控制寄存器进行选择, 参见表 4 数字电源 DV CC 引脚默认采用 2.7 V 至 5.5 V 电源供电 但是, 也可以将内部 4.5 V 电源经由 DV CC SELECT 引脚输出到 DV CC 引脚, 以用作系统中其它器件的数字电源, 或者用作上拉电阻的端电极 这样做的好处是使数字电源不必跨越隔离栅 使 DV CC SELECT 引脚处于未连接状态, 便可使能内部电源 若要禁用内部电源,DV CC SELECT 应连接到 V DV CC 可以提供最高 5 ma 的电流 负载调整图参见图 27 外部增强功能增加一个外部增强晶体管, 如图 4 所示, 可减小片内输出晶体管 ( 由外部电路的电流增益驱动 ) 中的电流, 从而降低 AD54/AD542 的功耗 可以使用击穿电压 BV CEO 大于 4 V 的分立 NPN 型晶体管 外部增强能力使得 AD54/AD542 能够用在电源电压 负载电流和温度范围的极值条件下 增强晶体管也可以减小温度所引起的漂移量, 使片内基准电压源的温度漂移降至最小, 改善漂移和线性性能 BOOST AD54/ AD542 I OUT MJDC OR 2N5 内部基准电压源 AD54/AD542 内置一个集成 +5 V 基准电压源, 初始精度最大值为 ±5 mv, 温度漂移系数最大值为 ppm/ C 该基准电压源带缓冲, 可供外部使用, 用于系统内的其它地方 关于该集成基准源的负载调整图, 请参见图 4.22µF 图 4. 外部增强配置 kω R L Rev. E Page 2 of 2

22 AD54/AD542 HART 通信 AD54/AD542 包含一个 CAP2 引脚, 可以将 HART 信号 耦合到该引脚 HART 信号出现在电流输出端 ( 如果该输出 已使能 ) 为了获得 ma 峰峰值电流,CAP2 引脚处的信号幅 度必须为 48 mv 峰峰值 假定调制解调器的输出幅度为 5 mv 峰峰值, 则其输出必须经过 5/48 =.42 倍衰减 如果使用此电压, 电流输出应符合 HART 幅度要求 图 42 所示为衰减和耦合 HART 信号的推荐电路 HART MODEM OUTPUT C AVDD C2 图 42. 耦合 HART 信号 CAP2 确定电容的绝对值时, 要确保调制解调器的 FSK 输出无失真通过 因此, 调制解调器信号输出端的信号的带宽必须通过 2 Hz 和 22 Hz 频率 推荐值为 :C = 2.2 nf,c2 = 22 nf 为了达到 HART 的模拟变化速率要求, 必须以数字方式控制输出的压摆率 数字压摆率控制 AD54/AD542 的压摆率控制特性允许用户控制输出电流的变化速率 压摆率控制特性禁用时, 输出电流以大约 6 ma/ μs 的速率变化 ( 见图 6), 该速率会随负载条件而变化 为了降低压摆率, 可以使能压摆率控制特性 通过控制寄存器的 SREN 位使能该特性 ( 见表 4) 之后, 输出将以两个参数所定义的一个速率发生数字式步进变化, 而不是直接在两个值之间摆动 这两个参数是 SR 时钟和 SR 步进, 可通过控制寄存器进行访问, 如表 4 所示 SR 时钟定义数字压摆的更新速率,SR 步进定义输出值在每次更新时的变化幅度 这两个参数共同定义输出电流的变化速率 表 8 和表 9 列出了 SR 时钟和 SR 步步进二者的变化范围 图 4 显示了缓升时间 ms 5 ms 和 ms 对应的输出电流变化 表 8. 压摆率更新时钟值 SR 时钟 更新时钟频率 (Hz) 257,7 98,4 52,44,58 5,74 69,44 7,59 25,77 2,6 6,, 表 9. 压摆率步进大小选项 SR 步进 AD54 步进大小 (LSB) AD542 步进大小 (LSB) /6 /8 2 /4 4 / OUTPUT CURRENT (ma) = 24V R LOAD = Ω 5 ms RAMP, SR CLOCK = x, SR STEP = x5 5ms RAMP, SR CLOCK = xa, SR STEP = x7 ms RAMP, SR CLOCK = x8, SR STEP = x TIME (ms) 图 4. 数字压摆率控制特性控制之下的输出电流压摆情况 Rev. E Page 22 of 2

23 AD54/AD542 输出电流在给定输出范围内压摆所需的时间可以用下式表示 : 压摆时间 = 输出变化 () 步进大小 更新时钟频率 LSB 大小其中 : 压摆时间 单位为秒 输出变化 单位为安培 当压摆率控制特性使能时, 所有输出变化以设定的压摆率变化 如果 CLEAR 引脚置位, 输出以设定的压摆率压摆至零电平值 对控制寄存器执行一个写操作可以使输出暂停 在其当前值 若要避免输出压摆暂停, 可以在写入 AD54/AD542 的任何寄存器之前读取压摆有效位, 检查压摆是否已完成 ( 见表 7) 任意给定值的更新时钟频率对所有输出范围都是相同的 不过, 对于给定的步进大小值, 步进大小则随输出范围而有所不同, 因为各输出范围所对应的 LSB 大小是不同的 表 2 显示了任意输出范围的满量程变化所对应的可编程压摆时间范围 表 2 中的值是根据公式 得出的 数字压摆率控制特性导致电流输出形成阶梯状, 如图 47 所示 图 47 还显示, 将电容连接到 CAP 和 CAP2 引脚可以消除该阶梯形状, 详见 I OUT 滤波电容部分 表 2. 任意输出范围的满量程变化所对应的可编程压摆时间值 ( 单位为秒 ) 步进大小 (LSB) 更新时钟频率 (Hz) , , , , , , , , , , , Rev. E Page 2 of 2

24 AD54/AD542 I OUT 滤波电容 CAP 与 及 CAP2 与 之间可以放置电容, 如图 44 所示 AD54/ AD542 CAP CAP2 C C2 OUTPUT CURRENT (ma) = 24V R LOAD = I GND OUT 图 44. I OUT 滤波电容这些电容在电流输出电路上形成一个滤波器, 如图 45 所示, 可降低带宽和输出电流的压摆率 图 46 显示这些电容对输出电流压摆率的影响 为使变化率显著降低, 需要非常大的电容, 这对某些应用可能不适合 此时应使用数字压摆率控制特性 这些电容可以配合数字压摆率控制特性使用, 从而消除数字码递增所引起的阶梯形状, 如图 47 所示 C C2 CAP CAP2 4Ω 4kΩ BOOST DAC 2.5kΩ I OUT R SET 图 45. I OUT 滤波电路 I 6.2 NO EXTERNAL CAPS nf ON CAP nf ON CAP TIME (ms) OUT 图 47. 消除数字压摆率控制特性所导致的阶梯形状 输出电流的反馈和监控为了反馈或监控输出电流值, 可以在 I OUT 输出引脚上串联一个检测电阻, 并测量该电阻上的压降 这不仅需要添加一个元件, 而且会提高所需的顺从电压 另一种替代方法是使用已有电阻 R 就是这样一个电阻, 它位于 AD54/AD542 内部, 如图 48 所示 测量出 R SENSE 与 BOOST 引脚之间的电压之后, 便可以通过下式计算输出电流值 : VR I (2) BIAS R 其中 : V R 是 R 上的压降, 在 R SENSE 与 BOOST 引脚之间测得 I BIAS 是 R 中的恒定偏置电流, 典型值为 444 μa R 是电阻 R 的电阻值, 典型值为 4 Ω R METAL R 4Ω R SENSE BOOST OUTPUT CURRENT (ma) 5 5 NO CAPACITOR nf ON CAP nf ON CAP2 47nF ON CAP 47nF ON CAP2 = 24V R LOAD = Ω TIME (ms) 图 46. CAP 和 CAP2 引脚上连接外部电容时, 压摆控制的 4 ma 至 2 ma 输出电流步进变化 I OUT I BIAS 444µA 图 48. 电流输出电路的结构 Rev. E Page 24 of 2

25 AD54/AD542 R 和 I BIAS 均具有 ±% 的容差和 ppm/ C 的温度系数 连接到 R SENSE 而非, 可避免纳入具有较大温度系数的 R 内部金属连接, 不致于引起较大误差 图 49 显示了 R 与环境温度的关系, 图 52 显示了 R 与输出电流的关系 R RESISTANCE ( ) R ( ) I OUT = 2mA R = V R /(2mA + 444µA) AMBIENT TEMPERATURE ( C) R = V R /(I OUT + 444µA) 图 49. R 电阻值与温度的关系 为了消除 R 和 I BIAS 的容差所引起的误差, 可以执行双测量校准, 如下例所示 :. 写入码 x, 测量 I OUT 和 V R 本例中, 测量结果为 : IOUT = ma VR = mv 2. 写入码 xf, 再次测量 I OUT 和 V R 本次测量结果为: IOUT = ma VR = mv 利用该信息和公式 2, 可以产生两个联立方程, 由此即可计算 R 和 I BIAS 的值 : VR IOUT = I BIAS R VR I BIAS = I R OUT 联立方程 : I BIAS = R 联立方程 2: I BIAS = R 由这两个方程式可得 : R = 4.2 Ω and I BIAS = A 因此, 公式 2 变为 : VR IOUT = µA I OUT (ma) 图 5. R 电阻值与输出电流的关系 Rev. E Page 25 of 2

26 AD54/AD542 应用信息 驱动感性负载驱动感性或难以确定的负载时, 请在 I OUT 与 GND 之间连接一个. μf 电容, 以确保能够稳定地驱动超过 5 mh 的负载 对于电容, 没有最大限值规定 负载的容性成分可能会减慢建立速度 或者, 也可以将电容连在 CAP 和 ( 或 )CAP2 与 之间, 以降低电流的压摆率 这种情况下, 数字压摆率控制特性仍可能会用到 瞬态电压保护 AD54/AD542 内置 ESD 保护二极管, 可防止器件在一般工作条件下受损 但是, 工业控制环境可能会使 I/O 电路遭受高得多的瞬态电压 为了防止过高瞬态电压影响 AD54/AD542, 可能需要外部功率二极管和浪涌电流限制电阻, 如图 5 所示 对电阻值的制约条件是 : 正常工作期间,I OUT 的输出电平必须始终在其电压限值 2.5 V 的范围以内, 并且两个保护二极管和电阻必须具有适当的额定功率值 通过瞬态电压抑制器 (TVS) 或瞬态吸收器可实现进一步的保护 它包括单向抑制器 ( 防范正高电压瞬态 ) 和双向抑制器 ( 防范正负高电压瞬态 ), 可提供各种各样的隔离和击穿电压额定值 建议将所有现场连接节点均加以保护 AD54/ AD542 I OUT R P 联电阻 (ESR) 和低有效串联电感 (ESI), 如高频时提供低阻抗接地路径的普通陶瓷型电容, 以便处理内部逻辑开关所引起的瞬态电流 AD54/AD542 的电源线路应采用尽可能宽的走线, 以提供低阻抗路径, 并减小电源线路上的毛刺噪声效应 时钟等快速开关信号应利用数字地屏蔽起来, 以免向电路板上的其它器件辐射噪声, 并且绝不应靠近基准输入 SDIN 线路与 SCLK 线路之间布设接地线路有助于降低二者之间的串扰 ( 多层电路板上不需要, 因为它有独立的接地层, 但将线路分开是有利的 ) REFIN 线路上的噪声必须降至最低, 因为这种噪声会被耦合至 DAC 输出 避免数字信号与模拟信号交叠 电路板相反两侧上的走线应彼此垂直, 这样有助于减小电路板上的馈通效应 微带线技术是目前的最佳选择, 但这种技术对于双面电路板未必总是可行 采用这种技术时, 电路板的元件侧专用于接地层, 信号走线则布设在焊接侧 电流隔离接口在许多过程控制应用中, 有必要在控制器与受控单元之间提供一个隔离栅, 以保护和隔离控制电路, 使之免受可能出现的危险共模电压影响 ADI 公司的 icoupler 系列产品可提供超过 2.5 kv 的电压隔离 AD54/AD542 的串行加载结构特别适用于隔离接口, 因为接口线数量极少 图 52 显示了利用 ADuM4 所构建的与 AD54/AD542 的 4 通道隔离接口 更多信息请访问 : GND R L CONTROLLER ADuM4* 图 5. 输出瞬态电压保护 SERIAL CLOCK OUT V IA ENCODE DECODE V OA TO SCLK 布局指南在任何注重精度的电路中, 精心考虑电源和接地回路布局 SERIAL DATA OUT V IB ENCODE DECODE V OB TO SDIN 有助于确保达到规定的性能 AD54/AD542 所在的印刷电路板 (PCB) 在设计时应将模拟部分与数字部分分离, 并 SYNC OUT V IC ENCODE DECODE V OC TO LATCH 限制在电路板的特定区域内 如果 AD54/AD542 所在系统中有多个器件要求 AGND 至 DGND 连接, 则只能在一个点上进行连接 星形接地点应尽可能靠近器件 CONTROL OUT V ID ENCODE *ADDITIONAL PINS OMITTED FOR CLARITY. DECODE V OD TO CLEAR AD54/AD542 的每个电源上应有足够大的旁路电容 µf, 图 52. 隔离接口 与. µf 电容并联, 并且尽可能靠近封装, 最好是正对着该 器件 μf 电容为钽珠型电容. µf 电容应具有低有效串 Rev. E Page 26 of 2

27 AD54/AD542 微处理器接口 AD54/AD542 通过一条串行总线实现与微处理器的接口, 这条总线使用与微控制器和 DSP 处理器兼容的协议 通信通道为一个 线 ( 最少 ) 式接口, 由时钟信号 数据信号和锁存信号组成 AD54/AD542 要求 24 位数据字, 数据在 SCLK 上升沿有效 对于所有接口,DAC 输出更新都是在 LATCH 上升沿启动的 利用回读功能可以读取寄存器的内容 散热和电源考量 AD54/AD542 设计的最大工作结温为 25 C, 必须确保器件不在可能引起结温超过此值的条件下工作 如果 AD54/AD542 采用最大 工作, 同时将最大电流 (24 ma) 直接驱动到地, 则可能使结温超过此值 这种情况下, 应当控制环境温度或者降低 在最大环境温度 85 C 下,24 引脚 TSSOP 的功耗可达.4 W, 4 引脚 LFCSP 的功耗可达.2 W 将最大电流 24 ma 直接驱动到地时 ( 同时增加 4 ma 的片内电流 ), 为了确保结温不超过 25 C, 必须将 从最大额定值降低, 确保封装需要消耗的功率不超过上述值的功率 ( 见表 2 图 5 和图 54) POWER DISSIPATION (W) SUPPLY VOLTAGE (V) LFCSP TSSOP AMBIENT TEMPERATURE ( C) 图 5. 最大功耗与环境温度的关系 LFCSP TSSOP AMBIENT TEMPERATURE ( C) 图 54. 最大电源电压与环境温度的关系 表 2. 散热和电源考虑要点 TSSOP LFCSP 在环境温度 85 C 下工作的 T J max T A T J max T A 最大容许功耗 = =.4 W = =.2 W Θ JA 5 Θ JA 采用 4 V/6 V 电源供电并将 24 ma 直接驱动到地时的最大容许环境温度 J max P D Θ JA = 25 ( 4.28 ) 5 = 86 C T J max P D Θ JA = = 7 在环境温度 85 C 下工作并 将 24 ma 直接驱动到地时 T J max T A T J max T A = = 4 V = 的最大容许电源电压 = 4 V AI Θ.28 5 AI Θ.28 T ( ) C DD JA DD JA Rev. E Page 27 of 2

28 AD54/AD542 工业模拟输出应用许多工业控制应用要求对电流输出信号进行精确控制, AD54/AD542 非常适合此类应用 图 55 显示了专门用于工业控制应用的由 AD54/AD542 组成的输出模块电路设计 该设计提供电流输出 该设计提供一路支持 HART 的电流输出,HART 功能由业界功耗最低 尺寸最小的 HART 兼容 IC 调制解调器 AD57/AD57- 实现 AD57- 内置一个.5% 精度的振荡器, 可以进一步节省空间 从 AD57 输出的 HART_OUT 信号经过衰减后, 交流耦合至 AD542 的 CAP2 引脚 有关此配置的更多详情请参阅应用笔记 AN-65 另有一种 HART 信号与 RSET 引脚的耦合方式 ( 仅在使用外部 RSET 时可用 ), 具体请参阅电路笔记 CN-27 无论使用何种配置,AD57 HART 调制解调器输出都能调制 4 ma 至 2 ma 模拟电流, 而不会影响该电流的直流电平 此电路符合 HART 通信基金会定义的 HART 物理层规范 输出模块采用 24 V 现场电源供电 该电源直接为 供电 I OUT 和现场电源连接上均配有瞬态电压抑制器 (TVS), 以提 供瞬态过压保护 I OUT 连接上配有一个 24 V TVS, 现场电源输入端则配有一个 6 V TVS 为提供进一步保护,I OUT 引脚与 和 GND 电源引脚之间连接有钳位二极管 AD57 HART 调制解调器建议采用包含 5 kω 电阻的外部带通滤波器, 这样可以将电流限制在足够低水平, 以满足本质安全要求 这种情况下, 输入端具有更高的瞬态电压保护功能, 因此即使是在要求最苛刻的工业环境中, 也无需额外的保护电路 AD54/AD542 与背板电路之间的隔离由 ADuM4 和 ADuM2 icoupler 数字隔离器提供 ; 关于 icoupler 产品的更多信息, 请访问 : AD54/ AD542 内部产生的数字电源为数字隔离器的现场端供电, 因此无需在隔离端现场产生数字电源 AD54/AD542 的数字电源输出提供最大 5 ma 的电流, 而 ADuM4 和 ADuM2 只需 2.8 ma 电流, 因此足以满足其需求 ;ADuM4 和 ADuM2 在最高 MHz 的逻辑信号频率下工作 为了减少所需隔离器的数量,CLEAR 等非关键信号可以连到 GND 和 FAULT,SDO 可以不连接, 从而只需要隔离三个信号 不过, 这会禁用器件的故障提醒特性 BACKPLANE SUPPLY + µf.µf 24V FIELD SUPPLY SMAJ6CA 6V FIELD GROUND BACKPLANE INTERFACE.µF MICROCONTROLLER UART INTERFACE DIGITAL OUTPUTS DIGITAL INTPUTS ADuM4 V DD V DD2 NC V E2 V IA V OA V IB V OB V IC V OC V ID V OD GND GND 2 GND GND 2 V DD2 V DD V OA V IA V OB V IB GND 2 GND ADuM2.µF k DV CC SELECT CLEAR LATCH SCLK SDIN FAULT SDO CAP2 DV CC C CAP AD54/AD542 I OUT GND REFOUT REFIN 8Ω 24V SMAJ24CA I OUT.µF C 2.2nF C2 22nF.µF ADuM42 V DD V DD2 V E V E2 V IA V OA V IB V OB V OC V IC V OC V ID GND GND 2 GND GND 2 V CC HART_OUT TXD RTS RXD CD AD57/AD57- REF AGND DGND ADC_IP.2MΩ pf.2mω µf 5pF 5kΩ 图 55. AD54/AD542 用于工业模拟输出应用 Rev. E Page 28 of 2

29 AD54/AD542 外形尺寸 BSC EXPOSED PAD (Pins Up) 订购指南.2 MAX.5.5 SEATING PLANE. COPLANARITY PIN INDICATOR SEATING PLANE TOP VIEW.65 BSC BOTTOM VIEW COMPLIANT TO JEDEC STANDARDS MO-5-ADT 图 引脚超薄紧缩小型封装 裸露焊盘 [TSSOP_EP] (RE-24) 尺寸单位 :mm SQ 5.9 TOP VIEW 2 MAX.8 MAX.65 TYP SQ MAX.5 BSC MAX.2 NOM COPLANARITY.8.2 REF.6 MAX REF COMPLIANT TO JEDEC STANDARDS MO-22-VJJD-2 图 引脚 LFCSP_VQ 封装, 6 mm x 6 mm 超薄 (CP-4-), 尺寸单位 :mm EXPOSED PAD (BOTTOM VIEW) 4 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. PIN INDICATOR SQ.95.2 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 型号 温度范围 分辨率 总非调整误差 (TUE) 封装描述 封装选项 AD54AREZ 4 C 至 +85 C 2 位 最大值.% 24 引脚 TSSOP_EP RE-24 AD54AREZ-REEL7 4 C 至 +85 C 2 位 最大值.% 24 引脚 TSSOP_EP RE-24 AD54ACPZ-REEL 4 C 至 +85 C 2 位 最大值.% 4 引脚 LFCSP_VQ CP-4- AD54ACPZ-REEL7 4 C 至 +85 C 2 位 最大值.% 4 引脚 LFCSP_VQ CP-4- AD542AREZ 4 C 至 +85 C 6 位 最大值.5% 24 引脚 TSSOP_EP RE-24 AD542AREZ-REEL7 4 C 至 +85 C 6 位 最大值.5% 24 引脚 TSSOP_EP RE-24 AD542ACPZ-REEL 4 C 至 +85 C 6 位 最大值.5% 4 引脚 LFCSP_VQ CP-4- AD542ACPZ-REEL7 4 C 至 +85 C 6 位 最大值.5% 4 引脚 LFCSP_VQ CP-4- EVAL-AD542EBZ 评估板 Z = 符合 RoHS 标准的兼容器件 D 678-A Rev. E Page 29 of 2

30 AD54/AD542 注释 Rev. E Page of 2

31 AD54/AD542 注释 Rev. E Page of 2

32 AD54/AD542 注释 29 2 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D727sc--/(E) Rev. E Page 2 of 2