目录 产品特性... 1 应用... 1 概述... 1 功能框图... 1 修订历史... 2 技术规格... 3 模拟性能规格... 3 数字输入 / 输出规格... 3 电源规格... 4 数字滤波器规格... 4 时序规格... 5 绝对最大额定值... 7 热阻... 7 ESD 警告..

四通道模数转换器 (ADC) ADAU1979 产品特性四路 4.5 V rms( 典型值 ) 差分输入利用片内锁相环 (PLL) 获得主时钟低电磁干扰 (EMI) 设计模数转换器 (ADC) 动态范围 :109 db( 典型值 ) 总谐波失真加噪声 (THD + N): 95 db( 典型值 ) 可选数字高通滤波器 24 位立体声 ADC,8 khz 至 192 khz 采样速率数字音量控制, 具有自动缓升功能 I 2 C/SPI 可控, 可提高灵活性软件可控无杂音静音功能软件关断右对齐 左对齐 I 2 S 和 TDM 模式主机和从机工作模式 40 引脚 LFCSP 封装通过汽车应用认证 概述 ADAU1979 集成 4 个高性能模数转换器 (ADC), 其交流耦合输入具有 4.5 V rms 性能 这些 ADC 采用多位 Σ-Δ 架构, 其连续时间前端能够实现低 EMI 性能 它具有一个 I 2 C/ 串行外设接口 (SPI) 控制端口, 微控制器利用该端口可以调整音量和许多其它参数 ADAU1979 仅采用 3.3 V 单电源供电 器件内部可产生所需的数字 DVDD 电源 低功耗架构则降低了器件的功耗 片内 PLL 可从外部时钟输入或帧时钟 ( 采样速率时钟 ) 获得主时钟 当使用帧时钟时, 系统中无需使用独立的高频主时钟 ADAU1979 采用 40 引脚 LFCSP 封装 请注意, 在整篇数据手册中, 多功能引脚 ( 如 SCL/CCLK) 由整个引脚名称或引脚的单个功能表示 ; 例如 CCLK 即表示仅与此功能相关 应用汽车音频系统有源噪声消除系统 功能框图 PROGRAMMABLE GAIN DECIMATOR/HPF DC CALIBRATION SERIAL AUDIO PORT BG REF AGNDx AVDDx PLL AGND1 AGND2 AGND3 AGND4 AGND5 AGND6 DGND VREF MCLKIN PLL_FILT SA_MODE AVDD1 AVDD3 AVDD2 ADAU1979 AVDDx 3.3V TO 1.8V REGULATOR DVDD AIN1 AIN1 AIN2 AIN2 AIN3 AIN3 AIN4 AIN4 ADC ADC ADC ADC IOVDD LRCLK BCLK SDATAOUT1 SDATAOUT2 I 2 C/SPI CONTROL SCL/CCLK SDA/COUT ADDR1/CIN ADDR0/CLATCH AGNDx AGNDx PD/RST 11408-001 图 1. Rev. 0 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI 中文版数据手册是英文版数据手册的译文, 敬请谅解翻译中可能存在的语言组织或翻译错误,ADI 不对翻译中存在的差异或由此产生的错误负责 如需确认任何词语的准确性, 请参考 ADI 提供的最新英文版数据手册

目录 产品特性... 1 应用... 1 概述... 1 功能框图... 1 修订历史... 2 技术规格... 3 模拟性能规格... 3 数字输入 / 输出规格... 3 电源规格... 4 数字滤波器规格... 4 时序规格... 5 绝对最大额定值... 7 热阻... 7 ESD 警告... 7 引脚配置和功能描述... 8 典型性能参数... 10 工作原理... 12 概述... 12 电源和基准电压源... 12 上电复位序列... 12 PLL 和时钟... 13 模拟输入... 14 模数转换器... 16 ADC 求和模式... 16 串行音频数据输出端口 数据格式... 17 控制端口... 21 I 2 C 模式... 21 SPI 模式... 24 寄存器汇总... 26 寄存器详解... 27 主电源和软件复位寄存器... 27 PLL 控制寄存器... 28 模块电源控制和串行端口控制寄存器... 29 串行端口控制寄存器 1... 30 串行端口控制寄存器 2... 31 输出串行端口通道 1 和通道 2 映射寄存器... 32 输出串行端口通道 3 和通道 4 映射寄存器... 34 串行输出驱动控制和过温保护状态寄存器... 35 后置 ADC 增益通道 1 控制寄存器... 36 后置 ADC 增益通道 2 控制寄存器... 37 后置 ADC 增益通道 3 控制寄存器... 37 后置 ADC 增益通道 4 控制寄存器... 38 高通滤波器和直流失调控制寄存器以及主静音寄存器. 38 ADC 削波状态寄存器... 39 数字直流高通滤波器和校准寄存器... 40 典型应用电路... 41 外形尺寸... 42 订购指南... 42 汽车应用产品... 42 修订历史 2013 年 11 月 修订版 0: 初始版 Rev. 0 Page 2 of 44

技术规格 所有通道的性能完全相同, 不包括通道间增益不匹配和通道间相位偏差规格 除非另有说明,AVDDx/IOVDD = 3.3 V; DVDD( 内部产生 )= 1.8 V;T A = 40 C 至 +105 C 主时钟 = 12.288 MHz(48 khz f S 256 x f S 模式 ); 输入采样速率 = 48 khz; 测量带宽 = 20 Hz 至 20 khz; 字宽 = 24 位 ; 负载电容 ( 数字输出 )= 20 pf; 负载电流 ( 数字输出 )= ±1 ma; 数字输入高电压 = 2.0 V; 数字输入低电压 = 0.8 V 模拟性能规格 表 1. 参数 测试条件 / 注释 最小值典型值最大值单位 线路输入 满量程交流差分输入电压 4.18 4.5 4.82 V rms 满量程单端输入电压 2.09 2.25 2.41 V rms 输入共模电压 AINx/AINx 引脚的 V IN, cm 1.5 V dc 模数转换器差分输入电阻 AINx 和 AINx 之间 64.34 kω 单端输入电阻 AINx 和 AINx 之间 32.17 kω ADC 分辨率 24 位 1 动态范围 (A 加权 ) 线路输入 输入 = 1 khz, 60 dbfs(0 dbfs = 4.5 V rms 输入 ) 103 109 db 总谐波失真加噪声 (THD + N) 输入 = 1 khz, 1 dbfs(0 dbfs = 4.5 V rms 输入 ) 95 87 db 数字增益后置 ADC 0 60 db 增益误差 10 +10 % 通道间增益不匹配 0.25 +0.25 db 增益漂移 100 ppm/ C 共模抑制比 (CMRR) 400 mv rms, 1 khz 50 65 db 400 mv rms, 20 khz 56 db 电源抑制比 (PSRR) 100 mv rms, 1 khz AVDD = 3.3 V 70 db 通道间隔离 100 db 通道间相位偏差 0 度 基准电压 内部基准电压 VREF 引脚 1.47 1.50 1.54 V 输出阻抗 20 kω ADC 串行端口输出采样速率 8 192 khz 1 针对 44.1 khz 至 192 khz 的采样频率 f S 范围 ADAU1979 数字输入 / 输出规格 表 2. 参数 测试条件 / 注释 最小值 典型值 最大值 单位 输入高电平输入电压 (V IH ) 0.7 IOVDD V 低电平输入电压 (V IL ) 0.3 IOVDD V 输入漏电流 10 +10 µa 输入电容 5 pf 输出高电平输出电压 (V OH ) IOH = 1 ma IOVDD 0.60 V 低电平输出电压 (V OL ) IOL = 1 ma 0.4 V Rev. 0 Page 3 of 44

电源规格 除非另有说明,AVDD = 3.3 V,DVDD = 1.8 V,IOVDD = 3.3 V,f S = 48 khz( 主模式 ) 表 3. 参数 测试条件 / 注释 最小值 典型值 最大值 单位 电源 DVDD 片内低压差 (LDO) 调节器 1.62 1.8 1.98 V AVDDx 3.0 3.3 3.6 V IOVDD 1.62 3.3 3.6 V IOVDD 电流 主时钟 = 256 x f S 正常工作 fs = 48 khz 450 µa fs = 96 khz 880 µa fs = 192 khz 1.75 ma 关断 fs = 48 khz 至 192 khz 20 µa AVDDx 电流正常工作 4 通道 ADC, 内部 DVDD 14 ma 4 通道 ADC, 外部 DVDD 9.5 ma 关断 270 µa DVDD 电流正常工作 外部 DVDD 5 ma 关断 65 µa 功耗正常工作 主时钟 = 256 x f S,48 khz 模拟电源 内部 DVDD 46.2 mw 外部 DVDD 31 mw 数字电源 外部 DVDD 8.1 mw 数字 I/O 电源 IOVDD = 3.3 V 1.49 mw 所有电源关断 960 µw 数字滤波器规格 表 4. 参数 模式 系数 最小值 典型值 最大值 单位 ADC 抽取滤波器 所有模式,f S = 48 khz 时的典型值 通带 0.4375 fs 21 khz 通带纹波 ±0.015 db 过渡带 0.5 fs 24 khz 阻带 0.5625 fs 27 khz 阻带衰减 79 db 群延迟 fs = 8 khz 至 96 khz 22.9844/fS 479 µs fs = 192 khz 35 µs 高通滤波器 所有模式,48 khz 时的典型值 截止频率 At 3 db 点 0.9375 Hz 相位偏差 20 Hz 时 10 度 建立时间 1 sec ADC 数字增益 全部模式 0 60 db 增益步长 0.375 db Rev. 0 Page 4 of 44

时序规格 表 5. 限值 参数 tmin tmax 单位 说明 输入主时钟 (MCLK) 占空比 40 60 % MCLKIN 占空比 ;MCLKIN 为 256 x f S 384 x f S 512 x f S 和 768 x f S fmclkin 见表 9 MHz MCLKIN 频率,PLL 在 MCLK 模式 复位 复位脉冲 t RESET 15 ns RST 低电平 PLL 锁定时间 10 ms ADC 串行输出端口 参见图 2 tabh 10 ns tabl 10 ns tals 10 ns talh 5 ns tabdd 18 ns SPI 端口 参见图 3 fcclk 10 MHz tccph 35 ns tccpl 35 ns tcds 10 ns tcdh 10 ns tcls 10 ns tclh 40 ns tclph 10 ns tcoe 30 ns tcod 30 ns tcots 30 ns I 2 C 端口 参见图 4 fscl 400 khz tsclh 0.6 µs tscll 1.3 µs tscs 0.6 µs tsch 0.6 µs tds 100 ns tdh 0 tscr 300 ns tscf 300 ns tsdr 300 ns tsdf 300 ns tbft 1.3 µs tsusto 0.6 µs BCLK 高电平, 从模式 BCLK 低电平, 从模式 LRCLK 建立至 BCLK 上升, 从模式 BCLK 上升至 LRCLK 保持, 从模式 BCLK 下降至 SDATAOUTx 延迟时间 CCLK 频率 CCLK 高电平 CCLK 低电平 CIN 建立至 CCLK 上升 CCLK 上升至 CIN 保持 CLATCH 建立至 CCLK 上升 CCLK 上升至 CLATCH 保持 CLATCH 高电平 CLATCH 下降至 COUT 使能 CCLK 下降至 COUT 延迟时间 CLATCH 上升至 COUT 三态 SCL 频率 SCL 高电平 SCL 低电平建立时间 ; 与重复起始条件相关保持时间 ; 此时间结束后产生首个时钟脉冲数据建立时间数据保持时间 SCL 上升时间 SCL 下降时间 SDA 上升时间 SDA 下降时间总线空闲时间 ; 停止与起始之间的时间停止条件的建立时间 Rev. 0 Page 5 of 44

时序图 t ALS LRCLK t ALH t ABH BCLK t ABL SDATAOUTx LEFT JUSTIFIED MODE t ABDD MSB MSB 1 SDATAOUTx I 2 S MODE t ABDD MSB SDATAOUTx RIGHT JUSTIFIED MODE t ABDD MSB LSB 8-BIT CLOCKS (24-BIT DATA) 12-BIT CLOCKS (20-BIT DATA) 14-BIT CLOCKS (18-BIT DATA) 16-BIT CLOCKS (16-BIT DATA) 图 2. ADC 串行输出端口时序 11408-002 t CLS t CLH t COE t CCPL t CLPH CLATCH t CCPH CCLK CIN t CDH t CDS t COTS COUT t COD 11408-003 图 3. SPI 端口时序 t SCH t SDR t DS STOP START t SCH SDA t SCLH t SDF t BFT t SCR SCL t SCLL t DH t SCF t SCS t SUSTO 11408-004 图 4. I 2 C 端口时序 Rev. 0 Page 6 of 44

绝对最大额定值 表 6. 参数模拟电源 (AVDDx) 数字电源 DVDD IOVDD 输入电流 ( 电源引脚除外 ) 模拟输入电压 ( 信号引脚 ) 数字输入电压 ( 信号引脚 ) 工作温度范围 ( 环境 ) 结温范围存储温度范围 额定值 0.3 V 至 +3.6 V 0.3 V 至 +1.98 V 0.3 V 至 +3.63 V ±20 ma 0.3 V 至 +3.6 V 0.3 V 至 +3.6 V 40 C 至 +105 C 40 C 至 +125 C 65 C 至 +150 C 注意, 超出上述绝对最大额定值可能会导致器件永久性损坏 这只是额定最值, 不表示在这些条件下或者在任何其它超出本技术规范操作章节中所示规格的条件下, 器件能够正常工作 长期在绝对最大额定值条件下工作会影响器件的可靠性 热阻 θ JA 表示结至环境热阻,θ JC 表示结至外壳热阻 所有特性均是利用标准 JEDEC 电路板根据 JESD51 标准进行测量 表 7. 热阻 封装类型 θja θjc 单位 40 引脚 LFCSP 32.8 1.93 C/W ESD 警告 ESD( 静电放电 ) 敏感器件 带电器件和电路板可能会在没有察觉的情况下放电 尽管本产品具有专利或专有保护电路, 但在遇到高能量 ESD 时, 器件可能会损坏 因此, 应当采取适当的 ESD 防范措施, 以避免器件性能下降或功能丧失 Rev. 0 Page 7 of 44

DGND IOVDD SDATAOUT1 SDATAOUT2 LRCLK BCLK SDA/COUT SCL/CCLK ADDR0/CLATCH ADDR1/CIN 11 12 13 14 15 16 17 18 19 20 7 6 5 4 3 引脚配置和功能描述 3 4 3 3 3 3 3 2 3 2 3 1 4 0 AVDD 1 9 AIN 3 8 AIN 4 AIN AIN AIN AIN AIN 3 2 AIN 1 3 1 AVDD 3 ADAU1979 AGND1 1 VREF 2 PLL_FILT 3 AVDD2 4 AGND2 5 PD/RST 6 MCLKIN 7 NC 8 SA_MODE 9 DVDD 10 ADAU1979 TOP VIEW (Not to Scale) 30 NC 29 AGND6 28 AGND5 27 NC 26 NC 25 NC 24 NC 23 NC 22 AGND4 21 AGND3 NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THESE PINS. LEAVE THE NC PINS OPEN. 2. THE EXPOSED PAD MUST BE CONNECTED TO THE GROUND PLANE ON THE PRINTED CIRCUIT BOARD (PCB). 图 5. 引脚配置 11408-005 表 8. 引脚功能描述 引脚编号 引脚名称 1 类型 说明 1 AGND1 P 模拟地 2 VREF O 基准电压源 VREF 应通过一个 10 µf 电容与一个 100 nf 电容的并联去耦到 AGND 3 PLL_FILT O 锁相环滤波器 用推荐的环路滤波器元件将 PLL_FILT 接回 AVDD 4 AVDD2 P 模拟电源 将 AVDD2 连接到 3.3 V 模拟电源 5 AGND2 P 模拟地 6 PD/RST I 关断 / 复位 ( 低电平有效 ) 7 MCLKIN I 主时钟输入 8, 23 to 27, 30 NC 不连接 请勿连接到这些引脚 NC 引脚保持开路 9 SA_MODE I 独立模式 对于独立模式, 用 10 kω 上拉电阻将 SA_MODE 连接到 IOVDD 10 DVDD O 1.8 V 数字电源输出 通过 100 nf 和 10 µf 电容将 DVDD 去耦到 DGND 11 DGND P 数字地 12 IOVDD P 数字 I/O 电源 将 IOVDD 连接到 1.8 V 至 3.3 V 电源 13 SDATAOUT1 O ADC 串行数据输出对 1(ADC L1 和 ADC R1) 14 SDATAOUT2 O ADC 串行数据输出对 2(ADC L2 和 ADC R2) 15 LRCLK I/O ADC 串行端口的帧时钟 16 BCLK I/O ADC 串行端口的位时钟 17 SDA/COUT I/O 串行数据输入 / 输出 (I 2 C)/ 控制数据输出 (SPI) 18 SCL/CCLK I 串行时钟输入 (I 2 C)/ 控制数据输入 (SPI) 19 ADDR0/CLATCH I 芯片地址位 0 设置 (I 2 C)/ 控制数据的片选输入 (SPI) 20 ADDR1/CIN I 芯片地址位 1 设置 (I 2 C)/ 控制数据输入 (SPI) 21 AGND3 P 模拟地 22 AGND4 P 模拟地 28 AGND5 P 模拟地 29 AGND6 P 模拟地 Rev. 0 Page 8 of 44

引脚编号 引脚名称 1 类型 说明 31 AVDD3 P 模拟电源 将 AVDD3 连接到 3.3 V 模拟电源 32 AIN1 I 33 AIN1 I 34 AIN2 I 35 AIN2 I 36 AIN3 I 37 AIN3 I 38 AIN4 I 39 AIN4 I 40 AVDD1 P EP 1 P = 电源,O = 输出,I = 输入,I/O = 输入 / 输出 模拟输入通道 1 反相输入 模拟输入通道 1 同相输入 模拟输入通道 2 反相输入 模拟输入通道 2 同相输入 模拟输入通道 3 反相输入 模拟输入通道 3 同相输入 模拟输入通道 4 反相输入 模拟输入通道 4 同相输入 模拟电源 将 AVDD1 连接到 3.3 V 模拟电源 裸露焊盘 裸露焊盘必须连接到印刷电路板 (PCB) 上的接地层 Rev. 0 Page 9 of 44

典型性能参数 AMPLITUDE (dbfs) 10 0 10 20 30 40 50 60 70 80 90 100 110 120 130 140 150 160 20 100 1k 10k 20k FREQUENCY (Hz) 图 6. 快速傅里叶变换,4.5 mv 差分输入,f S = 48 khz 11408-006 CMRR (db) 0 10 20 30 40 50 60 70 80 90 100 20 100 1k 10k 20k FREQUENCY (Hz) 图 9. CMRR 差分输入, 以 450 mv 差分输入为基准 11408-009 AMPLITUDE (dbfs) 10 0 10 20 30 40 50 60 70 80 90 100 110 120 130 140 150 160 20 100 1k 10k 20k FREQUENCY (Hz) 图 7. 快速傅里叶变换, 1 dbfs 差分输入 11408-007 AMPLITUDE (dbfs) 10 0 10 20 30 40 50 60 70 80 90 100 110 120 130 140 150 160 20 100 1k 10k 20k FREQUENCY (Hz) 图 10. 快速傅里叶变换, 无输入 11408-010 0 0.10 THD + N (dbfs) 10 20 30 40 50 60 70 80 90 100 MAGNITUDE (db) 0.08 0.06 0.04 0.02 0 0.02 0.04 0.06 110 0.08 120 5m 10m 100m 1 5 INPUT LEVEL (V rms) 11408-008 0.10 0 2000 4000 6000 8000 10000 12000 14000 16000 18000 FREQUENCY (Hz) 11408-011 图 8. THD + N 与输入幅度的关系 图 11. f S = 48 khz 时的 ADC 通带纹波 Rev. 0 Page 10 of 44

0 10 20 MAGNITUDE (db) 30 40 50 60 70 80 90 100 0 5000 10000 15000 20000 25000 30000 35000 40000 FREQUENCY (Hz) 图 12. f S = 48 khz 时的 ADC 滤波器阻带响应 11408-012 Rev. 0 Page 11 of 44

工作原理概述 ADAU1979 集成四个高性能 ADC, 以及一个用于产生必要的片内时钟信号的锁相环 (PLL) 电路 电源和基准电压源 ADAU1979 采用 3.3 V 单电源供电 所有 AVDDx 引脚都应通过 100 nf 陶瓷芯片电容去耦到最近的 AGNDx, 去耦电容应尽可能靠近 AVDDx 引脚以最大程度地降低噪声拾取 在 ADC 所在的 PCB 上, 必须提供至少 10 μf 的铝电解体电容 为实现最佳性能, 模拟电源必须尽可能干净 数字内核的电源电压 (DVDD) 利用内部低压差调节器产生 典型 DVDD 输出为 1.8 V, 必须通过一个 100 nf 陶瓷电容和一个 10 µf 电容去耦 100 nf 陶瓷电容应尽可能靠近 DVDD 引脚放置 模拟模块的基准电压是在内部产生, 通过 VREF 引脚 ( 引脚 2) 输出 AVDDx 为 3.3 V 时,VREF 引脚的典型电压为 1.5 V 所有数字输入均兼容 TTL 和 CMOS 电平 所有输出均从 IOVDD 电源驱动 IOVDD 可以在 1.8 V 至 3.3 V 范围内 IOVDD 引脚必须通过一个尽可能靠近该引脚的 100 nf 电容去耦 内部 POR 电路具有迟滞, 确保 DVDD 上的短暂毛刺不会启动器件复位 典型跳变点为 1.2 V(PD/RST 高电平 ) 和 0.6 V ± 20%(PD/RST 低电平 ) 这可确保内核直到 DVDD 降至 0.6 V 跳变点以下才复位 一旦 PD/RST 引脚变为高电平, 内部调节器即开始为 DVDD 引脚上的 CEXT 电容充电 DVDD 充电时间取决于调节器的输出电阻和外部去耦电容 该时间常数可以通过下式计算 : tc = ROUT CEXT 其中,R OUT = 20 Ω( 典型值 ) 例如, 若 C EXT 为 10 µf, 则 t C 为 200 µs, 即达到 DVDD 电压 (63.6% 范围内 ) 所需的时间 当 DVDD 达到 1.2 V 时, 上电复位电路释放内核的内部复位信号 ( 见图 13) 因此, 发送 I 2 C 或 SPI 控制信号之前, 建议至少等待 t C 时间 AVDDx ADC 内部基准电压从 VREF 引脚输出, 必须通过并联的 100 nf 陶瓷电容和 10 µf 电容去耦 VREF 引脚的电流能力有限 该基准电压源用作 ADC 的基准源, 因此, 外部电路建议不要从该引脚吸取电流 使用该基准源时, 可利用一个同相放大缓冲器来为应用中的其他电路提供基准电压 PD/RST 1.2V t C DVDD (1.8V) t D t RESET 0.48V 在复位模式下,VREF 引脚禁用以节省功耗, 仅当 PD/RST 引脚变为高电平时使能 上电复位序列 ADAU1979 要求在 AVDDx 引脚上从外部提供 3.3 V 单电源 器件内部产生 DVDD (1.8 V), 用于 ADC 的数字内核 DVDD 电源输出引脚 ( 引脚 10) 用于将去耦电容连接到 DGND 去耦电容的典型推荐值为 100 nf, 与 10 µf 并联 复位期间, DVDD 调节器禁用以降低功耗 PD/RST 引脚 ( 引脚 6) 变为高电平后, 器件使能 DVDD 调节器 然而, 内部 ADC 和数字内核复位由内部上电复位 (POR) 信号电路控制, 它会监控 DVDD 电平 因此, 只有 DVDD 达到 1.2 V 且 POR 信号释放后, 器件才会离开复位状态 DVDD 建立时间取决于外部电容的充电时间和 AVDDx 上升斜坡时间 POR 图 13. 上电复位时序当先拉低再拉高 PD/RST 引脚 ( 引脚 6) 以对器件执行硬件复位时, 存在若干时间限制 在 PD/RST 低电平脉冲期间, DVDD 开始放电 放电时间常数由调节器的内部电阻和 C EXT 决定 DVDD 从 1.8 V 降至 0.48 V (0.6 V 20%) 所需的时间可通过下式估算 : td = 1.32 RINT CEXT 其中,R INT = 64 kω 典型值 (R INT 可能随工艺而变化, 误差范围 ±20%) 例如, 若 C EXT 为 10 µf, 则 t D 为 0.845 秒 根据 C EXT 不同,t D 可能不同, 进而影响 PD/RST 脉冲的最短保持时间 在全部 t D 时间内,PD/RST 脉冲必须保持低电平才能使内核正确初始化 11408-013 Rev. 0 Page 12 of 44

在 C EXT 上增加一个电阻, 可减少所需的 PD/RST 低电平脉冲时间 新 t D 值计算如下 : td = 1.32 REQ CEXT 其中,R EQ = 64 kω R EXT 该电阻不仅可确保 DVDD 在复位或 AVDDx 失电期间快速放电, 而且能使内部模块正确复位 注意, 该电阻持续从 DVDD 吸取电流, 因而必然有一定的功率损失 C EXT 典型值为 10 µf,r EXT 典型值为 3 kω 因此, 时间常数为 : td = 1.32 REQ CEXT = 37.8 ms 其中,R EQ = 2.866 kω (64 kω 3 kω) 对设定的 C EXT 值使用此公式, 便可计算 R EXT 以获得所需的 PD/RST 脉冲时间 还可以使用一个软件复位位 (S_RST, 寄存器 0x00 的位 7) 来复位器件, 但应注意, 在 AVDDx 失电期间, 软件复位可能无法确保正确初始化, 因为 DVDD 可能不稳定 +3.3V AVDD1 AVDD3 AVDD2 ADAU1979 3.3V TO 1.8V REGULATOR TO INTERNAL BLOCKS DVDD IOVDD C 0.1µF 图 14. DVDD 调节器输出连接 +1.8V OR +3.3V C EXT 10µF MLCC X7R C 0.1µF R EXT 3kΩ PLL 和时钟 ADAU1979 内置模拟 PLL 以便为内部 ADC 提供无抖动的主时钟 PLL 必须根据适当的输入时钟频率进行编程 PLL_CONTROL 寄存器 0x01 用于设置 PLL 寄存器 0x01 的 CLK_S 位 ( 位 4) 用于设置 PLL 的时钟源 时钟源可以是 MCLKIN 引脚或 LRCLK 引脚 ( 从模式 ) 在 LRCLK 模式下,PLL 支持 32 khz 到 192 khz 的采样速率 在 MCLK 输入模式下,MCS 位 ( 寄存器 0x01 的位 [2:0]) 必须设置为 MCLKIN 引脚需要的输入时钟频率 表 9 显示了大部分常用采样速率所需的输入主时钟频率和 MCS 位设置 11408-114 寄存器 0x01 的 PLL_LOCK 位 ( 位 7) 指示 PLL 的锁定状态 建议在初始上电后读取 PLL 锁定状态, 确保 PLL 输出正确的频率后才取消音频输出静音 表 9. 常用采样频率所需的输入主时钟频率 MCS ( 位 [2:0]) fs (khz) 倍频系数 MCLKIN 频率 (MHz) 000 32 128 fs 4.096 001 32 256 fs 8.192 010 32 384 fs 12.288 011 32 512 fs 16.384 100 32 768 fs 24.576 000 44.1 128 fs 5.6448 001 44.1 256 fs 11.2896 010 44.1 384 fs 16.9344 011 44.1 512 fs 22.5792 100 44.1 768 fs 33.8688 000 48 128 fs 6.144 001 48 256 fs 12.288 010 48 384 fs 18.432 011 48 512 fs 24.576 100 48 768 fs 36.864 000 96 64 fs 6.144 001 96 128 fs 12.288 010 96 192 fs 18.432 011 96 256 fs 24.576 100 96 384 fs 36.864 000 192 32 fs 6.144 001 192 64 fs 12.288 010 192 96 fs 18.432 011 192 128 fs 24.576 100 192 192 fs 36.864 PLL 可接受音频帧时钟 ( 采样速率时钟 ) 作为输入, 但串行端口必须配置为从机, 帧时钟必须从主机提供给器件 强烈建议先禁用 PLL, 用新设置重新编程, 再重新使能 器件提供一个锁定位, 可通过 I 2 C 轮询, 检查 PLL 是否锁定 PLL 需要一个外部滤波器, 它连接在 PLL_FILT 引脚上 ( 引脚 3) MCLK 或 LRCLK 模式的建议 PLL 滤波电路如图 15 所示 为确保温度稳定性, 建议使用 NPO 电容 为实现最佳性能, 滤波器电容应靠近器件放置 AVDDx PLL_FILT 39nF 4.87kΩ LRCLK MODE 2.2nF AVDDx PLL_FILT 图 15. PLL 滤波器 5.6nF 1kΩ MCLK MODE 390pF 11408-014 Rev. 0 Page 13 of 44

模拟输入 ADAU1979 具有 4 路差分模拟输入 ADC 支持交流耦合和直 AINxP 32.17kΩ 14.3kΩ 流耦合输入信号 V REF 典型输入电路框图如图 16 所示 AINxN 32.17kΩ 多数音频应用中, 信号的直流成分通过耦合电容消除 然而,ADAU1979 采用独特的输入结构, 允许交流耦合输入信号 从各路输入到 AGNDx 的典型输入电阻约为 32 kω 在 48 khz 采样速率时, 高通滤波器具有 1.4 Hz 6 db/ 倍频 V ID = V INPUT DIFFERENTIAL V CM AT AINxP/AINxN = 1.5V 图 16. 模拟输入模块 14.3kΩ 11408-015 程的截止频率 该截止频率与采样速率呈比例变化 然 而, 直流耦合应用必须确保共模直流电压不超过额定限 值 满量程 ADC 输出 (0 dbfs) 所需的输入通常为 4.5 V rms 差分 Rev. 0 Page 14 of 44

线路输入本部分说明 ADAU1979 支持线路电平输入的一些可能连接方法 线路输入平衡或差分输入直流耦合案例对于 4.5 V rms 差分输入信号和约 1.5 V 共模直流电压, 各输入引脚的信号具有 2.25 V rms 或 6.36 V p-p 信号摆幅 共模直流电压为 1.5 V 时, 各输入的信号可在 (1.5 + 3.18) = 4.68 V 至 (1.5 3.18) = 1.68 V 之间摆动 因此,AINx 和 AINx 上有大约 12.72 V p-p 差分电压,ADC 输出端测量值接近 0 dbfs ( 仅交流, 采用高通滤波器 )( 参见图 17) 线路输入平衡或差分输入交流耦合案例 有关将线路电平输入连接到 ADAU1979 的信息, 参见图 18 线路输入不平衡或单端伪差分交流耦合案例对于单端应用, 信号摆幅减半, 因为仅有一个输入用于信号, 另一个输入连接到 0 V 在单端应用中, 这样做会将输入信号能力降至 2.25 V rms,adc 输出端测量值约为 6.16 dbfs ( 仅交流, 采用直流高通滤波器 ) 更多信息参见图 19 C1/C2 的值与 线路输入平衡或差分输入交流耦合案例 部分所述的平衡交流耦合案例相似 为将 ADAU1979 连接到音响主机放大器输出端, 建议使用交流耦合 这种情况下,AINx/AINx 引脚的共模电平为 1.5 V 如果输入电平超过 4.5 V rms, 可利用衰减器将其降低 C1 和 C2 值可利用以下公式根据所需的低频截止确定 : C1 或 C2 = 1/(2 π fc 输入电阻 ) 其中,ADAU1979 的输入电阻典型值为 32.17 kω TYPICAL AUDIO POWER AMPLIFIER OUTPUT AINx AINx V DIFF = 4.5V rms AC V CM = 1.5V DC OPTION A: DIFFERENTIAL DC-COUPLED 图 17. 连接线路电平输入 差分直流耦合案例 11408-016 TYPICAL AUDIO POWER AMPLIFIER OUTPUT ATTENUATOR C1 C2 AINx AINx V DIFF = 2V rms OPTION B: DIFFERENTIAL AC-COUPLED 图 18. 连接线路电平输入 差分交流耦合案例 11408-017 TYPICAL AUDIO POWER AMPLIFIER OUTPUT C1 AINx C2 AINx V IN = 2V rms AC OPTION C: PSEUDO DIFFERENTIAL AC-COUPLED 图 19. 连接线路电平输入 伪差分交流耦合案例 11408-018 Rev. 0 Page 15 of 44

模数转换器 ADAU1979 的 4 个 Σ-Δ ADC 通道配置为两个立体声对, 具有可配置的差分 / 单端输入 ADC 以 32 khz 到 192 khz 的标称采样速率工作 ADC 包括片上数字抗混叠滤波器, 其具有 79 db 阻带衰减和线性相位响应 数字输出通过两个串行数据输出引脚 ( 每个立体声对一个 ) 一个通用帧时钟 (LRCLK) 和一个位时钟 (BCLK) 提供 或者, 也可以使用 TDM 模式之一, 单条 TDM 数据线最多支持 16 个通道 使用幅度较小的输入信号时, 对各通道可提供 10 位可编程数字增益补偿, 以将输出字放大到满量程 必须注意避免过度补偿 ( 大增益补偿 ), 否则会导致 ADC 削波和 THD 性能降低 ADC 还有直流失调校准算法, 可消除 ADC 的系统性直流失调 此特性对直流测量应用有利 1 通道求和模式 SUM_MODE 位 ( 寄存器 0x0E 的位 [7:6]) 设为 10 时, 通道 1 至通道 4 ADC 数据合并, 从 SDATAOUT1 引脚输出 这样一来, SNR 提高 6 db 这种模式下, 所有四个通道必须连接到相同的输入信号源 TYPICAL STEREO OUTPUT OPTION B: DIFFERENTIAL AC-COUPLED V DIFF = 4.5V rms C1 AIN1 C2 AIN1 AIN2 AIN2 AIN3 AIN3 Σ ADC 求和模式四个 ADC 可分组为单个立体声 ADC 或单个单声道 ADC, 以便提高应用的信噪比 (SNR) 提供两种选项: 一是将 ADC 的两个通道求和, 一是 ADC 的所有四个通道求和 求和在数字模块中执行 2 通道求和模式 SUM_MODE 位 ( 寄存器 0x0E 的位 [7:6]) 设为 01 时, 通道 1 和通道 2 ADC 数据合并, 从 SDATAOUT1 引脚输出 类似地, 通道 3 和通道 4 ADC 数据合并, 从 SDATAOUT2 引脚输出 这样一来,SNR 提高 3 db 这种模式下, 通道 1 和通道 2 必须连接到相同的输入信号源 类似地, 通道 3 和通道 4 也必须连接到相同的输入信号源 AIN4 AIN4 图 21. 1 通道求和模式连接图 11408-020 TYPICAL STEREO OUTPUT OPTION B: DIFFERENTIAL AC-COUPLED V DIFF = 4.5V rms C1 AIN1 C2 AIN1 AIN2 AIN2 Σ C3 C4 AIN3 AIN3 AIN4 AIN4 Σ 图 20. 2 通道求和模式连接图 11408-019 Rev. 0 Page 16 of 44

串行音频数据输出端口 数据格式串行音频端口包括 4 个引脚 :BCLK LRCLK SDATAOUT1 和 SDATAOUT2 ADAU1979 ADC 输出以串行格式在 SDATAOUT1 和 SDATAOUT2 引脚上提供 BCLK 和 LRCLK 引脚分别用作位时钟和帧时钟 该端口可以用作主机或从机, 并且可以设置为立体声模式 (2 通道模式 ) 或 TDM 多通道模式 支持常见音频格式 :I 2 S 左对齐(LJ) 和右对齐 (RJ) 立体声模式在 2 通道或立体声模式下,SDATAOUT1 输出通道 1 和通道 2 的 ADC 数据,SDATOUT2 输出通道 3 和通道 4 的 ADC 数据 图 22 至图 24 显示了支持的音频格式 BCLK LRCLK SDATAOUT1 (I 2 S MODE) SDATAOUT2 (I 2 S MODE) CHANNEL 1 CHANNEL 2 8 TO 32 BCLKs 8 TO 32 BCLKs CHANNEL 3 CHANNEL 4 NOTES 1. SAI = 0. 2. SDATA_FMT = 0 (I 2 S). 图 22. I 2 S 音频格式 11408-024 BCLK LRCLK SDATAOUT1 (LJ MODE) CHANNEL 1 CHANNEL 2 SDATAOUT2 (LJ MODE) NOTES 1. SDATA_FMT = 1 (LJ). CHANNEL 3 CHANNEL 4 图 23. 左对齐音频格式 11408-025 BCLK LRCLK SDATAOUT1 (RJ MODE) CHANNEL 1 CHANNEL 2 SDATAOUT2 (RJ MODE) NOTES 1. SDATA_FMT = 2 (RJ, 24-BIT). CHANNEL 3 CHANNEL 4 图 24. 右对齐音频格式 11408-026 Rev. 0 Page 17 of 44

TDM 模式寄存器 0x05 至寄存器 0x08 提供 TDM 模式编程功能 TDM 间隔间隔宽度 数据宽度 通道分配和用于输出数据的引脚均可编程 默认情况下, 串行数据在 SDATAOUT1 引脚上输出, 但可利用 SDATA_SEL 位 ( 寄存器 0x06 的位 7) 改变设置, 使串行数据从 SDATAOUT2 引脚输出 TDM 模式支持 2 4 8 或 16 个通道 ADAU1979 在分配的间隔间隔中输出 4 通道数据 ( 图 27 显示了 TDM 模式间隔间隔 分配 ) 在未使用的间隔间隔中, 输出引脚变为高阻态, 因而同一数据线可与 TDM 总线上的其他器件共享 TDM 端口可以作为主机或从机工作 在主模式下,BCLK 和 LRCLK 引脚从 ADAU1979 输出, 而在从模式下,BCLK 和 LRCLK 引脚设置为接收系统主机提供的时钟 支持非脉冲和脉冲模式 在非脉冲模式下,LRCLK 信号占空比通常为 50%, 而在脉冲模式下,LRCLK 信号至少必须为一个 BCLK 宽 ( 参见图 25 和图 26) BCLK 32/24/16 BCLKs 32/24/16 BCLKs 32/24/16 BCLKs LRCLK SDATA I 2 S CHANNEL 1 CHANNEL 2 CHANNEL N 8 TO 32 BCLKs 8 TO 32 BCLKs 8 TO 32 BCLKs SDATA LJ 8 TO 32 BCLKs 8 TO 32 BCLKs 8 TO 32 BCLKs SDATA I 2 S CHANNEL 1 CHANNEL 2 CHANNEL N 24 OR 16 BCLKs 24 OR 16 BCLKs 24 OR 16 BCLKs NOTES 1. SAI = 001 (2 CHANNELS), 010 (4 CHANNELS), 011 (8 CHANNELS), 100 (16 CHANNELS). 2. SDATA_FMT = 00 (I 2 S), 01 (LJ), 10 (RJ, 24-BIT), 11 (RJ, 16-BIT). 3. BCLK_EDGE = 0. 4. LR_MODE = 0. 5. SLOT_WIDTH = 00 (32 BCLKs), 01 (24 BCLKs), 10 (16 BCLKs). 图 25. TDM 非脉冲模式音频格式 11408-027 BCLK 32/24/16 BCLKs 32/24/16 BCLKs 32/24/16 BCLKs LRCLK SDATA I 2 S CHANNEL 1 CHANNEL 2 CHANNEL N 8 TO 32 BCLKs 8 TO 32 BCLKs 8 TO 32 BCLKs SDATA LJ 8 TO 32 BCLKs 8 TO 32 BCLKs 8 TO 32 BCLKs SDATA I 2 S CHANNEL 1 CHANNEL 2 CHANNEL N 24 OR 16 BCLKs 24 OR 16 BCLKs 24 OR 16 BCLKs NOTES 1. SAI = 001 (2 CHANNELS), 010 (4 CHANNELS), 011 (8 CHANNELS), 100 (16 CHANNELS) 2. SDATA_FMT = 00 (I 2 S), 01 (LJ), 10 (RJ, 24-BIT), 11 (RJ, 16-BIT) 3. BCLK_EDGE = 0 4. LR_MODE = 1 5. SLOT_WIDTH = 00 (32 BCLKs), 01 (24 BCLKs), 10 (16 BCLKs) 图 26. TDM 脉冲模式音频格式 11408-028 Rev. 0 Page 18 of 44

LRCLK BCLK NUMBER OF BCLK CYCLES = (NUMBER OF BCLKs/SLOT) NUMBER OF SLOTS SDATAOUTx TDM2 SLOT1 SLOT2 SDATAOUTx TDM4 SLOT1 SLOT2 SLOT3 SLOT4 SDATAOUTx TDM8 SLOT1 SLOT2 SLOT3 SLOT4 SLOT5 SLOT6 SLOT7 SLOT8 SDATAOUTx TDM16 SLOT1 SLOT2 SLOT3 SLOT4 SLOT5 SLOT6 SLOT7 SLOT8 SLOT9 SLOT10 SLOT11 SLOT12 SLOT13 SLOT14 SLOT15 SLOT16 HIGH-Z DATA WIDTH 16/24 BITS HIGH-Z SLOT WIDTH 16/24/32 BITS 11408-029 图 27. TDM 模式间隔分配 表 10. TDM 模式位时钟频率 BCLK 频率 模式 间隔每间隔 16 个位时钟 每间隔 24 个位时钟 每间隔 32 个位时钟 TDM2 32 fs 48 fs 64 fs TDM4 64 fs 96 fs 128 fs TDM8 128 fs 192 fs 256 fs TDM16 256 fs 384 fs 512 fs 位时钟频率取决于采样速率 间隔宽度和每间隔的位时钟数 使用表 10 计算 BCLK 频率 采样速率 (f S ) 范围是 8 khz 到 192 khz 但在主模式下, 最大位时钟频率 (BCLK) 为 24.576 MHz 例如, 对于 192 khz 的采样速率,128 x f S 就是最大可能的 BCLK 频率 因此, 每个 TDM 帧仅有 128 个位时钟周期可用 这种情况下有两个选 项 : 以 32 位数据宽度在 TDM4 模式下工作或以 16 位数据宽度在 TDM8 模式下工作 从模式下不存在这一限制, 因为位时钟和帧时钟是由主机提供给 ADAU1979 可以使用 BCLK 频率和模式的各种组合, 但必须注意, 应当选择最适合应用的组合 Rev. 0 Page 19 of 44

连接选项图 28 至图 32 显示了 I 2 S 或 TDM 模式下连接串行音频端口的可用选项 在 TDM 模式下, 建议在数据信号上包括下拉电阻, 以防止 ADAU1979 的 SDATAOUTx 引脚在非活动期间变为高阻态时线路悬空 所选电阻值应确保从 SDATAOUTx 引脚吸取的电流不超过 2 ma 该电阻值一般在 10 kω 到 47 kω 范围内, 具体使用何值取决于数据总线上的期间 MASTER ADAU1979 BCLK LRCLK SDATAOUT1 SDATAOUT2 SLAVE DSP 图 28. 串行端口连接选项 1 I 2 S/ 左对齐 / 右对齐模式, ADAU1979 主机 SLAVE ADAU1979 MASTER DSP 11408-030 SLAVE ADAU1979 BCLK LRCLK SDATAOUTx MASTER ADAU1979 OR SIMILAR ADC BCLK LRCLK SDATAOUTx SLAVE DSP 图 31. 串行端口连接选项 4 TDM 模式, 第二 ADC 主机 SLAVE ADAU1979 BCLK LRCLK SDATAOUTx MASTER DSP 11408-034 BCLK LRCLK SDATAOUT1 SDATAOUT2 图 29. 串行端口连接选项 2 I 2 S/ 左对齐 / 右对齐模式, ADAU1979 从机 MASTER ADAU1979 BCLK LRCLK SDATAOUTx SLAVE DSP 11408-033 SLAVE ADAU1979 OR SIMILAR ADC BCLK LRCLK SDATAOUTx 图 32. 串行端口连接选项 5 TDM 模式,DSP 主机 11408-032 SLAVE ADAU1979 OR SIMILAR ADC BCLK LRCLK SDATAOUTx 图 30. 串行端口连接选项 3 TDM 模式,ADAU1979 主机 11408-031 Rev. 0 Page 20 of 44

控制端口 ADAU1979 控制端口支持两种工作模式 2 线 I 2 C 模式或 4 线 SPI 模式, 用于设置器件的内部寄存器 I 2 C 和 SPI 模式均 允许读写寄存器 全部寄存器均为 8 位宽 寄存器起始地 址为 0x00, 结束地址为 0x1A I 2 C 和 SPI 模式下的控制端口均只能用作从机, 需要系统中的主机才能工作 访问寄存器时, 器件有无主时钟无关紧要 但是, 操作 PLL 串行音频端口和升压转换器时, 主时钟必须存在 默认情况下,ADAU1979 工作在 I 2 C 模式, 但通过将 CLATCH 引脚拉低三次, 就可以将器件置于 SPI 模式 控制端口引脚是多功能引脚, 具体功能取决于器件的工作模式 表 12 说明了两种模式下控制端口引脚的功能 I 2 C 模式 ADAU1979 支持 2 线串行 (I 2 C 兼容 ) 总线协议 两个引脚 串行数据 (SDA) 和串行时钟 (SCL) 用于与系统 I 2 C 主控制器通信 在 I 2 C 模式下,ADAU1979 始终是总线上的从机, 意味着它不能启动数据传输 I 2 C 总线上的每个从机都通过一个唯一的器件地址识别 ADAU1979 的器件地址和 R/W 字节如表 11 所示 地址存在于 I 2 C 写操作的前 7 位 ADAU1979 I 2 C 地址的位 7 和位 6 由 ADDR1 和 ADDR0 引脚上的电平设置 来自主机的第一个 I 2 C 字节的 LSB(R/W 位 ) 说明是读操作还是写操作 LSB( 位 0) 为逻辑电平 1 对应于读操作, 逻辑电平 0 对应于写操作 表 11. I 2 C 首字节格式 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 ADDR1 ADDR0 1 0 0 0 1 R/W 使用 ADDR1 和 ADDR0 引脚, 可将 7 位 I 2 C 器件地址设置为以下四个可能的选项之一 : I 2 C 器件地址 0010001 (0x11) I 2 C 器件地址 0110001 (0x31) I 2 C 器件地址 1010001 (0x51) I 2 C 器件地址 1110001 (0x71) 在 I 2 C 模式下,SDA 和 SCL 引脚要求将一个合适的上拉电阻连接到 IOVDD 确保这些信号线上的电压不超过 IOVDD 引脚上的电压 图 44 显示了 I 2 C 模式的典型连接图 SDA 或 SCL 引脚的上拉电阻值计算如下 : 最小 R PULL UP = (IOVDD VIL)/ISINK 其中 : IOVDD 是 I/O 电源电压, 典型范围是 1.8 V 到 3.3 V V IL 是逻辑电平 0 的最大电压 ( 即 0.4 V, 根据 I 2 C 规范 ) I SINK 是 I/O 引脚的吸电流能力 SDA 可以吸收 2 ma 电流, 因此, 对于 3.3 V 的 IOVDD,R PULL UP 最小值为 1.5 kω 根据印刷电路板上的电容不同, 可以限制总线速度以满足上升时间和下降时间要求 对于比特率约为 1 Mbps 的快速模式, 上升时间必须小于 550 ns 使用下式判断是否能够满足上升时间要求: t = 0.8473 RPULL UP CBOARD 要满足 300 ns 上升时间要求,C BOARD 必须小于 236 pf 对于 SCL 引脚, 计算取决于系统所用 I 2 C 主机的吸电流能力 ADAU1979 的 I 2 C 芯片地址的前 7 位是 xx10001 通过 ADDR1 和 ADDR0 引脚设置该地址字节的位 7 和位 6, 以便将芯片地址设置为所需的值 表 12: 控制端口引脚功能 I 2 C 模式 SPI 模式 引脚编号 引脚名称 引脚功能 引脚类型 引脚功能 引脚类型 17 SDA/COUT SDA 数据 I/O COUT 数据 O 18 SCL/CCLK SCL 时钟 I CCLK 时钟 I 19 ADDR0/CLATCH I 2 C 器件地址位 0 I CLATCH 片选 I 20 ADDR1/CIN I 2 C 器件地址位 1 I CIN 数据 I Rev. 0 Page 21 of 44

寻址开始时,I 2 C 总线上的各器件均处于空闲状态, 并监控 SDA 和 SCL 线有无起始条件和适当的地址 I 2 C 主机通过建立起始条件而启动数据传输 ; 起始条件要求 SDA 发生高低转换, 同时 SCL 保持高电平 这表示随后将出现地址 / 数据流 总线上的所有器件都对起始条件做出响应, 并以 MSB 优先方式从主机获取接下来的 8 个位 (7 位地址加 R/W 位 ) 主机向总线上的所有从机发送 7 位器件地址和 R/W 位 在第 9 个时钟脉冲期间, 具有匹配地址的器件通过将数据线 (SDA) 拉低来做出响应 此第 9 位称为应答位 此时, 所有其它器件从总线退出, 返回空闲状态 R/W 位决定数据的方向 如果第一个字节的 LSB 为逻辑 0, 则意味着主机将写入信息到从机, 而逻辑 1 则意味着主机将在写入地址并重复起始地址之后读取从机信息 数据传输将持续到主机发出停止条件为止 停止条件是指在 SCL 处于高电平时,SDA 上发生低电平至高电平跃迁 数据传输过程中的任何阶段都可以检测停止和起始条件 如果这些条件的置位打破了正常的读写操作顺序, ADAU1979 将立即跳到空闲状态 图 33 和图 34 使用了以下缩写 : ACK = 应答 No ACK = 不应答 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 SCL FIRST BYTE (DEVICE ADDRESS) SECOND BYTE (REGISTER ADDRESS) THIRD BYTE (DATA) SDA ADDR1 ADDR0 1 0 0 0 1 START R/W ACK ADAU1979 ACK ADAU1979 STOP 11408-035 图 33. I 2 C 写入 ADAU1979( 单字节 ) 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 SCL FIRST BYTE (DEVICE ADDRESS) SECOND BYTE (REGISTER ADDRESS) SDA ADDR1 ADDR0 1 0 0 0 1 R/W START ACK ADAU1979 ACK ADAU1979 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 SCL THIRD BYTE (DEVICE ADDRESS) DATA BYTE FROM ADAU1979 SDA ADDR1 ADDR0 1 0 0 0 1 REPEAT START R/W ACK ADAU1979 NO ACK STOP 11408-036 图 34. I 2 C 读取 ADAU1979( 单字节 ) Rev. 0 Page 22 of 44

I 2 C 读和写操作图 35 给出了单字 I 2 C 写操作的格式 在每第 9 个时钟脉冲, ADAU1979 都会通过拉低 SDA 来发送应答 图 36 给出了突发模式 I 2 C 写序列的格式 该图显示了一个顺次写入单字节寄存器的例子 ADAU1979 在写完一个字节后即递增其地址寄存器, 因为请求的地址对应于 1 字节字长的寄存器或存储器区域 图 37 给出了单字 I 2 C 读操作的格式 注意第一个 R/W 位为 0, 表示写操作 这是因为仍然需要写入地址, 以便设置内部地址 在 ADAU1979 确认接收到地址后, 主机必须发送一个重复起始命令, 然后再发送 R/W 位设置为 1( 表示读操作 ) 的芯片地址字节 这将导致 ADAU1979 SDA 反向, 并开始向主机回传数据 然后, 主机在每第 9 个脉冲做出响应, 向 ADAU1979 发送应答脉冲 图 38 给出了突发模式 I 2 C 读序列的格式 该图显示了一个顺次读取单字节寄存器的例子 ADAU1979 使用 8 位寄存器地址, 因此每个字节后都会递增其地址寄存器 图 35 至图 38 使用了以下缩写 : S = 起始位 P = 停止位 AM = 主机应答 AS = 从机应答 S CHIP ADDRESS, R/W = 0 AS REGISTER ADDRESS 8 BITS AS DATA BYTE P 11408-037 图 35. 单字 I 2 C 写格式 S CHIP ADDRESS, R/W = 0 AS REGISTER CHIP AS DATA AS ADDRESS ADDRESS, BYTE 1 8 BITS R/W = 0 DATA BYTE 2 AS DATA AS DATA AS... P BYTE 3 BYTE 4 11408-038 图 36. 突发模式 I 2 C 写格式 S CHIP ADDRESS, R/W = 0 AS REGISTER AS S CHIP AS DATA P ADDRESS ADDRESS, BYTE 1 8 BITS R/W = 1 11408-039 图 37. 单字 I 2 C 读格式 S CHIP ADDRESS, R/W = 0 AS REGISTER AS S CHIP AS DATA AM DATA ADDRESS ADDRESS, BYTE 1 BYTE 2 8 BITS R/W = 1 AM... P 11408-040 图 38. 突发模式 I 2 C 读格式 Rev. 0 Page 23 of 44

SPI 模式 ADAU1979 默认采用 I 2 C 模式 要调用 SPI 控制模式, 应将 CLATCH 拉低三次 这可以通过对 SPI 端口执行三个伪写操作来实现 (ADAU1979 不会应答这些操作, 参见图 39) 从第四个 SPI 写操作开始, 器件可以读写数据 要使 ADAU1979 离开 SPI 模式, 必须通过周期供电启动全面复位过程 SPI 端口使用 4 线接口, 包括 CLATCH CCLK CIN 和 COUT 信号, 始终是一个从机端口 CLATCH 信号在处理开始时变为低电平, 在处理结束时应变为高电平 CCLK 信号在低高转换时锁存 COUT COUT 数据在 CCLK 下降沿移出 ADAU1979, 并在 CCLK 上升沿输入一个接收器件, 如微控制器等 CIN 信号承载串行输入数据,COUT 信号承载串行输出数据 在请求执行读操作之前,COUT 信号处于三态 这样就可以直接连接到其他 SPI 兼容外设的 COUT 端口, 以共享同一系统控制器端口 所有 SPI 处理都具有表 15 所示的相同基本通用控制字格式 时序图见图 3 所有数据都以 MSB 优先方式写入 芯片地址 R/W SPI 处理的第一个字节的 LSB 为 R/W 位 此位决定通信是读操作 ( 逻辑电平 1) 还是写操作 ( 逻辑电平 0) 表 13 显示了其格式 表 13. SPI 地址和 R/W 字节格式 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 0 0 0 0 0 0 0 R/W 寄存器地址 8 位地址字解码为一个寄存器的位置 此地址即为相应寄存器的位置 数据字节数据字节数取决于所访问的寄存器 在突发模式 SPI 写入中, 初始寄存器地址之后是连续的数据序列, 以供写入连续的寄存器位置 图 40 给出了对一个寄存器执行单字 SPI 写操作的示例时序图 图 41 给出了单字 SPI 读操作的示例时序图 在字节 3 开始时,COUT 引脚从高阻态变为高电平 本例中, 字节 0 至字节 1 包含器件地址 R/W 位以及要读取的寄存器地址 后续字节承载器件的数据 独立模式 ADAU1979 也可以在独立模式下工作 不过, 在独立模式下, 升压转换器 麦克风偏置和诊断模块均关断 要将器件置于独立模式, 应将 SA_MODE 引脚拉至 IOVDD 这种模式下, 某些引脚的功能发生改变以提供更大的灵活性 ( 更多信息参见表 14) 表 14. 独立模式下的引脚功能 1 引脚功能 设置 说明 ADDR0 0 I 2 S SAI 格式 1 TDM 模式, 由 SDATAOUT2 引脚决定 ADDR1 0 主模式 SAI 1 从模式 SAI SDA 0 MCLK = 256 x f S,PLL 开启 1 MCLK = 384 x f S,PLL 开启 SCL 0 48 khz 采样速率 1 96 khz 采样速率 SDATAOUT2 0 TDM4 LRCLK 脉冲 1 TDM8 LRCLK 脉冲 1 所列为引脚功能, 而非引脚完整名称 更多信息参见表 12 表 15. 通用控制字格式 字节 0 字节 1 字节 2 组合 3 1 器件地址 [6:0],R/W 寄存器地址 [7:0] 数据 [7:0] 数据 [7:0] 1 持续到数据结束 Rev. 0 Page 24 of 44

CLATCH 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 CCLK CIN 图 39. SPI 模式初始序列 11408-041 CLATCH 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 CCLK CIN DEVICE ADDRESS (7 BITS) R/W REGISTER ADDRESS BYTE DATA BYTE 11408-042 图 40. SPI 写入 ADAU1979 的时序 ( 单字写模式 ) CCLK 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 CLATCH CIN COUT DEVICE ADDRESS (7 BITS) R/W REGISTER ADDRESS BYTE DATA BYTE DATA BYTE FROM ADAU1979 11408-043 图 41. SPI 读取 ADAU1979 的时序 ( 单字读模式 ) CLATCH CCLK CIN DEVICE ADDRESS BYTE REGISTER ADDRESS BYTE DATA BYTE1 DATA BYTE2 DATA BYTE n 1 DATA BYTE n 11408-044 图 42. SPI 写入 ADAU1979( 多字节 ) CLATCH CCLK CIN DEVICE ADDRESS BYTE REGISTER ADDRESS BYTE COUT DATA BYTE1 DATA BYTE2 DATA BYTE3 DATA BYTE n 1 DATA BYTE n 图 43. SPI 读取 ADAU1979( 多字节 ) 11408-045 Rev. 0 Page 25 of 44

寄存器汇总 表 16. REGMAP_ADAU1979 寄存器汇总 寄存器 名称 位 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 复位 RW 0x00 M_POWER [7:0] S_RST RESERVED PWUP 0x00 RW 0x01 PLL_CONTROL [7:0] PLL_LOCK PLL_MUTE RESERVED CLK_S RESERVED MCS 0x41 RW 0x02 RESERVED [7:0] RESERVED Reserved Reserved 0x03 RESERVED [7:0] RESERVED Reserved Reserved 0x04 BLOCK_POWER_SAI [7:0] LR_POL BCLKEDGE LDO_EN VREF_EN ADC_EN4 ADC_EN3 ADC_EN2 ADC_EN1 0x3F RW 0x05 SAI_CTRL0 [7:0] SDATA_FMT SAI FS 0x02 RW 0x06 SAI_CTRL1 [7:0] SDATA_SEL SLOT_WIDTH DATA_WIDTH LR_MODE SAI_MSB BCLKRATE SAI_MS 0x00 RW 0x07 SAI_CMAP12 [7:0] CMAP_C2 CMAP_C1 0x10 RW 0x08 SAI_CMAP34 [7:0] CMAP_C4 CMAP_C3 0x32 RW 0x09 SAI_OVERTEMP [7:0] SAI_DRV_C4 SAI_DRV_C3 SAI_DRV_C2 SAI_DRV_C1 DRV_HIZ RESERVED RESERVED OT 0xF0 RW 0x0A POSTADC_GAIN1 [7:0] PADC_GAIN1 0xA0 RW 0x0B POSTADC_GAIN2 [7:0] PADC_GAIN2 0xA0 RW 0x0C POSTADC_GAIN3 [7:0] PADC_GAIN3 0xA0 RW 0x0D POSTADC_GAIN4 [7:0] PADC_GAIN4 0xA0 RW 0x0E MISC_CONTROL [7:0] SUM_MODE RESERVED MMUTE RESERVED DC_CAL 0x02 RW 0x0F RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED 0xFF RW 0x10 RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED RESERVED 0x0F RW 0x11 RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED 0x00 RW 0x12 RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED 0x00 RW 0x13 RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED 0x00 RW 0x14 RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED 0x00 RW 0x15 RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED 0x20 RW 0x16 RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED 0x00 RW 0x17 RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED 保留 保留 0x18 RESERVED [7:0] RESERVED RESERVED RESERVED RESERVED RESERVED RESERVED 保留 保留 0x19 ASDC_CLIP [7:0] RESERVED ADC_CLIP4 ADC_CLIP3 ADC_CLIP2 ADC_CLIP1 0x00 RW 0x1A DC_HPF_CAL [7:0] DC_SUB_C4 DC_SUB_C3 DC_SUB_C2 DC_SUB_C1 DC_HPF_C4 DC_HPF_C3 DC_HPF_C2 DC_HPF_C1 0x00 RW Rev. 0 Page 26 of 44

寄存器详解主电源和软件复位寄存器 地址 :0x00; 复位 :0x00; 名称 : M_POWER 电源管理控制寄存器用于使能升压调节器 麦克风偏置 PLL 带隙基准电压源 ADC 和 LDO 调节器 表 17. M_POWER 的位功能描述 位 位名称 设置 说明 复位 访问类型 7 S_RST 软件复位 软件复位将复位所有内部电路, 并将所有控制寄存器置于默认状态 上 0x0 RW 电或关断周期中无必要复位 ADAU1979 0 正常工作 1 软件复位 [6:1] RESERVED 保留 0x00 RW 0 PWUP 主机上电控制 主机上电控制使 ADAU1979 完全上电或完全关断 要使 ADAU1979 上 0x0 RW 电, 此位必须设为 1 各模块可通过相应的电源控制寄存器关断 0 完全关断 1 主机上电 Rev. 0 Page 27 of 44

PLL 控制寄存器 地址 :0x01; 复位 :0x41; 名称 : PLL_CONTROL 表 18. PLL_CONTROL 的位功能描述 位 位名称 设置 说明 复位 访问类型 7 PLL_LOCK PLL 锁定状态 PLL 锁定状态位 置 1 时,PLL 锁定 0x0 R 0 PLL 未锁定 1 PLL 已锁定 6 PLL_MUTE PLL 未锁定自动静音 设为 1 时, 若 PLL 解除锁定, 则 ADC 输出静音 0x1 RW 0 PLL 未锁定时无自动静音 1 PLL 未锁定时自动静音 5 RESERVED 保留 0x0 RW 4 CLK_S PLL 时钟源选择 选择 PLL 的输入时钟源 0x0 RW 0 MCLK 用于 PLL 输入 1 LRCLK 用于 PLL 输入 ; 仅支持 32 khz 至 192 khz 的采样速率 3 RESERVED 保留 0x0 RW [2:0] MCS 主时钟选择 MCS 位决定 PLL 的倍频系数 必须根据输入 MCLK 频率和采样速率设置 0x1 RW 001 256 x f S MCLK(32 khz 至 48 khz, 其他采样速率参见 PLL 和时钟部分 ) 010 384 x f S MCLK(32 khz 至 48 khz, 其他采样速率参见 PLL 和时钟部分 ) 011 512 x f S MCLK(32 khz 至 48 khz, 其他采样速率参见 PLL 和时钟部分 ) 100 768 x f S MCLK(32 khz 至 48 khz, 其他采样速率参见 PLL 和时钟部分 ) 000 128 x f S MCLK(32 khz 至 48 khz, 其他采样速率参见 PLL 和时钟部分 ) 101 保留 110 保留 111 保留 Rev. 0 Page 28 of 44

模块电源控制和串行端口控制寄存器 地址 :0x04; 复位 :0x3F; 名称 : BLOCK_POWER_SAI 表 19. BLOCK_POWER_SAI 的位功能描述 位 位名称 设置 说明 复位 访问类型 7 LR_POL 设置 LRCLK 极性 0x0 RW 0 LRCLK 先低后高 1 LRCLK 先高后低 6 BCLKEDGE 设置数据改变的位时钟边沿 0x0 RW 0 数据在下降沿改变 1 数据在上升沿改变 5 LDO_EN LDO 调节器使能 0x1 RW 0 LDO 关断 1 LDO 使能 4 VREF_EN 基准电压源使能 0x1 RW 0 基准电压源关断 1 基准电压源使能 3 ADC_EN4 ADC 通道 4 使能 0x1 RW 0 ADC 通道关断 1 ADC 通道使能 2 ADC_EN3 ADC 通道 3 使能 0x1 RW 0 ADC 通道关断 1 ADC 通道使能 1 ADC_EN2 ADC 通道 2 使能 0x1 RW 0 ADC 通道关断 1 ADC 通道使能 0 ADC_EN1 ADC 通道 1 使能 0x1 RW 0 ADC 通道关断 1 ADC 通道使能 Rev. 0 Page 29 of 44

串行端口控制寄存器 1 地址 :0x05; 复位 :0x02; 名称 : SAI_CTRL0 表 20. SAI_CTRL0 的位功能描述 位 位名称 设置 说明 复位 访问类型 [7:6] SDATA_FMT 串行数据格式 0x0 RW 00 I 2 S 数据相对于 LRCLK 边沿延迟 1 BCLK 01 左对齐 10 右对齐,24 位数据 11 右对齐,16 位数据 [5:3] SAI 串行端口模式 0x0 RW 000 立体声 (I 2 S LJ RJ) 001 TDM2 010 TDM4 011 TDM8 100 TDM16 [2:0] FS 采样速率 0x2 RW 000 8 khz 至 12 khz 001 16 khz 至 24 khz 010 32 khz 至 48 khz 011 64 khz 至 96 khz 100 128 khz 至 192 khz Rev. 0 Page 30 of 44

串行端口控制寄存器 2 地址 :0x06; 复位 :0x00; 名称 : SAI_CTRL1 表 21. SAI_CTRL1 的位功能描述 位 位名称 设置 说明 复位 访问类型 7 SDATA_SEL TDM4 或更大模式下的 SDATAOUTx 引脚选择 0x0 RW 0 SDATAOUT1 用于输出 1 SDATAOUT2 用于输出 [6:5] SLOT_WIDTH TDM 模式下每个间隔的 BCLK 数 0x0 RW 00 每个 TDM 间隔 32 个 BCLK 01 每个 TDM 间隔 24 个 BCLK 10 每个 TDM 间隔 16 个 BCLK 11 保留 4 DATA_WIDTH 输出数据位宽度 0x0 RW 0 24 位数据 1 16 位数据 3 LR_MODE 设置 LRCLK 模式 0x0 RW 0 50% 占空比时钟 1 脉冲 LRCLK 为单 BCLK 周期宽脉冲 2 SAI_MSB 设置数据以 MSB 或 LSB 优先方式输入 / 输出 0x0 RW 0 MSB 优先数据 1 LSB 优先数据 1 BCLKRATE 设置主模式下产生的每个数据通道的位时钟周期数 0x0 RW 0 每通道 32 个 BCLK 1 每通道 16 个 BCLK 0 SAI_MS 设置串行端口为主模式或从模式 0x0 RW 0 LRCLK/BCLK 从机 1 LRCLK/BCLK 主机 Rev. 0 Page 31 of 44

输出串行端口通道 1 和通道 2 映射寄存器 地址 :0x07; 复位 :0x10; 名称 : SAI_CMAP12 表 22. SAI_CMAP12 的位功能描述 位 位名称 设置 说明 复位 访问类型 [7:4] CMAP_C2 ADC 通道 2 输出映射 0x1 RW 0000 通道的间隔 1 0001 通道的间隔 2 0010 通道的间隔 3( 立体声模式下的 SDATAOUT2 上 ) 0011 通道的间隔 4( 立体声模式下的 SDATAOUT2 上 ) 0100 通道的间隔 5( 仅 TDM8+) 0101 通道的间隔 6( 仅 TDM8+) 0110 通道的间隔 7( 仅 TDM8+) 0111 通道的间隔 8( 仅 TDM8+) 1000 通道的间隔 9( 仅 TDM16) 1001 通道的间隔 10( 仅 TDM16) 1010 通道的间隔 11( 仅 TDM16) 1011 通道的间隔 12( 仅 TDM16) 1100 通道的间隔 13( 仅 TDM16) 1101 通道的间隔 14( 仅 TDM16) 1110 通道的间隔 15( 仅 TDM16) 1111 通道的间隔 16( 仅 TDM16) Rev. 0 Page 32 of 44

位 位名称 设置 说明 复位 访问类型 [3:0] CMAP_C1 ADC 通道 1 输出映射 如果将 CMAP 设置为一个对给定串行模式而言不存在的间隔, 则不会驱动该通道 例如, 若 CMAP 设置为间隔 9 且串行格式为 I 2 S, 则不会驱动该通道 如果将多个通道设置为同一间隔, 则仅驱动编号最低的通道, 而不会驱动其他通道 0x0 RW 0000 通道的间隔 1 0001 通道的间隔 2 0010 通道的间隔 3( 立体声模式下的 SDATAOUT2 上 ) 0011 通道的间隔 4( 立体声模式下的 SDATAOUT2 上 ) 0100 通道的间隔 5( 仅 TDM8+) 0101 通道的间隔 6( 仅 TDM8+) 0110 通道的间隔 7( 仅 TDM8+) 0111 通道的间隔 8( 仅 TDM8+) 1000 通道的间隔 9( 仅 TDM16) 1001 通道的间隔 10( 仅 TDM16) 1010 通道的间隔 11( 仅 TDM16) 1011 通道的间隔 12( 仅 TDM16) 1100 通道的间隔 13( 仅 TDM16) 1101 通道的间隔 14( 仅 TDM16) 1110 通道的间隔 15( 仅 TDM16) 1111 通道的间隔 16( 仅 TDM16) Rev. 0 Page 33 of 44

输出串行端口通道 3 和通道 4 映射寄存器 地址 :0x08; 复位 :0x32; 名称 : SAI_CMAP34 表 23. SAI_CMAP34 的位功能描述 位 位名称 设置 说明 复位 访问类型 [7:4] CMAP_C4 ADC 通道 4 输出映射 0x3 RW 0000 通道的间隔 1 0001 通道的间隔 2 0010 通道的间隔 3( 立体声模式下的 SDATAOUT2 上 ) 0011 通道的间隔 4( 立体声模式下的 SDATAOUT2 上 ) 0100 通道的间隔 5( 仅 TDM8+) 0101 通道的间隔 6( 仅 TDM8+) 0110 通道的间隔 7( 仅 TDM8+) 0111 通道的间隔 8( 仅 TDM8+) 1000 通道的间隔 9( 仅 TDM16) 1001 通道的间隔 10( 仅 TDM16) 1010 通道的间隔 11( 仅 TDM16) 1011 通道的间隔 12( 仅 TDM16) 1100 通道的间隔 13( 仅 TDM16) 1101 通道的间隔 14( 仅 TDM16) 1110 通道的间隔 15( 仅 TDM16) 1111 通道的间隔 16( 仅 TDM16) Rev. 0 Page 34 of 44

位 位名称 设置 说明 复位 访问类型 [3:0] CMAP_C3 ADC 通道 3 输出映射 0x2 RW 0000 通道的间隔 1 0001 通道的间隔 2 0010 通道的间隔 3( 立体声模式下的 SDATAOUT2 上 ) 0011 通道的间隔 4( 立体声模式下的 SDATAOUT2 上 ) 0100 通道的间隔 5( 仅 TDM8+) 0101 通道的间隔 6( 仅 TDM8+) 0110 通道的间隔 7( 仅 TDM8+) 0111 通道的间隔 8( 仅 TDM8+) 1000 通道的间隔 9( 仅 TDM16) 1001 通道的间隔 10( 仅 TDM16) 1010 通道的间隔 11( 仅 TDM16) 1011 通道的间隔 12( 仅 TDM16) 1100 通道的间隔 13( 仅 TDM16) 1101 通道的间隔 14( 仅 TDM16) 1110 通道的间隔 15( 仅 TDM16) 1111 通道的间隔 16( 仅 TDM16) 串行输出驱动控制和过温保护状态寄存器 地址 :0x09; 复位 :0xF0; 名称 : SAI_OVERTEMP 表 24. SAI_OVERTEMP 的位功能描述 位 位名称 设置 说明 复位 访问类型 7 SAI_DRV_C4 通道 4 串行输出驱动使能 0x1 RW 0 通道不在串行输出端口上驱动 1 通道在串行输出端口上驱动 Slot determined by CMAP_C4. Rev. 0 Page 35 of 44

位 位名称 设置 说明 复位 访问类型 6 SAI_DRV_C3 通道 3 串行输出驱动使能 0x1 RW 0 通道不在串行输出端口上驱动 1 通道在串行输出端口上驱动 间隔由 CMAP_C3 决定 5 SAI_DRV_C2 通道 2 串行输出驱动使能 0x1 RW 0 通道不在串行输出端口上驱动 1 通道在串行输出端口上驱动 间隔由 CMAP_C2 决定 4 SAI_DRV_C1 通道 1 串行输出驱动使能 0x1 RW 0 通道不在串行输出端口上驱动 1 通道在串行输出端口上驱动 间隔由 CMAP_C1 决定 3 DRV_HIZ 选择是让不用的 SAI 通道处于三态还是积极驱动这些数据间隔 0x0 RW 0 不用的输出驱动到低电平 1 不用的输出处于高阻态 [2:1] 保留 保留 0x0 R 0 OT 过温状态 0x0 R 0 正常工作 1 过温故障 后置 ADC 增益通道 1 控制寄存器 地址 :0x0A; 复位 :0xA0; 名称 : POSTADC_GAIN1 表 25. POSTADC_GAIN1 的位功能描述 位 位名称 设置 说明 复位 访问类型 [7:0] PADC_GAIN1 通道 1 后置 ADC 增益 0xA0 RW 00000000 增益 :+60 db 00000001 增益 :+59.625 db 00000010 增益 :+59.25 db...... 10011111 增益 :+0.375 db 10100000 增益 :0 db 10100001 增益 : 0.375 db...... 11111110 增益 : 35.625 db 11111111 静音 Rev. 0 Page 36 of 44

后置 ADC 增益通道 2 控制寄存器 地址 :0x0B; 复位 :0xA0; 名称 : POSTADC_GAIN2 表 26. POSTADC_GAIN2 的位功能描述 位 位名称 设置 说明 复位 访问类型 [7:0] PADC_GAIN2 通道 2 后置 ADC 增益 0xA0 RW 00000000 增益 :+60 db 00000001 增益 :+59.625 db 00000010 增益 :+59.25 db...... 10011111 增益 :+0.375 db 10100000 增益 :0 db 10100001 增益 : 0.375 db...... 11111110 增益 : 35.625 db 11111111 静音 后置 ADC 增益通道 3 控制寄存器 地址 :0x0C; 复位 :0xA0; 名称 : POSTADC_GAIN3 表 27. POSTADC_GAIN3 的位功能描述 位 位名称 设置 说明 复位 访问类型 [7:0] PADC_GAIN3 通道 3 后置 ADC 增益 0xA0 RW 00000000 增益 :+60 db 00000001 增益 :+59.625 db 00000010 增益 :+59.25 db...... 10011111 增益 :+0.375 db 10100000 增益 :0 db 10100001 增益 : 0.375 db...... 11111110 增益 : 35.625 db 11111111 静音 Rev. 0 Page 37 of 44

后置 ADC 增益通道 4 控制寄存器地址 :0x0D; 复位 :0xA0; 名称 : POSTADC_GAIN4 表 28. POSTADC_GAIN4 的位功能描述 位 位名称 设置 说明 复位 访问类型 [7:0] PADC_GAIN4 通道 4 后置 ADC 增益 0xA0 RW 00000000 增益 :+60 db 00000001 增益 :+59.625 db 00000010 增益 :+59.25 db...... 10011111 增益 :+0.375 db 10100000 增益 :0 db 10100001 增益 : 0.375 db...... 11111110 增益 : 35.625 db 11111111 静音 高通滤波器和直流失调控制寄存器以及主静音寄存器 地址 :0x0E; 复位 :0x02; 名称 : MISC_CONTROL Rev. 0 Page 38 of 44

表 29. MISC_CONTROL 的位功能描述 位 位名称 设置 说明 复位 访问类型 [7:6] SUM_MODE 实现较高 SNR 的通道求和模式控制 0x0 RW 00 4 通道正常工作 01 2 通道求和工作 ( 参见 ADC 求和模式 部分 ) 10 1 通道求和工作 ( 参见 ADC 求和模式 部分 ) 11 保留 5 保留 保留 0x0 RW 4 MMUTE 主静音 0x0 RW 0 正常工作 1 所有通道静音 [3:1] 保留 保留 0x0 RW 0 DC_CAL 直流校准使能 0x0 RW 0 正常工作 1 执行直流校准 ADC 削波状态寄存器地址 :0x19; 复位 :0x00; 名称 : ASDC_CLIP 表 30. ASDC_CLIP 的位功能描述 位 位名称 设置 说明 复位 访问类型 [7:4] 保留 保留 0x0 RW 3 ADC_CLIP4 ADC 通道 4 削波状态 0x0 R 0 正常工作 1 ADC 通道削波 2 ADC_CLIP3 ADC 通道 3 削波状态 0x0 R 0 正常工作 1 ADC 通道削波 1 ADC_CLIP2 ADC 通道 2 削波状态 0x0 R 0 正常工作 1 ADC 通道削波 0 ADC_CLIP1 ADC 通道 1 削波状态 0x0 R 0 正常工作 1 ADC 通道削波 Rev. 0 Page 39 of 44

数字直流高通滤波器和校准寄存器 地址 :0x1A; 复位 :0x00; 名称 : DC_HPF_CAL 表 31. DC_HPF_CAL 的位功能描述 位 位名称 设置 说明 复位 访问类型 7 DC_SUB_C4 扣除通道 4 校准产生的直流值 0x0 RW 0 无直流扣除 1 扣除直流校准产生的直流值 6 DC_SUB_C3 扣除通道 3 校准产生的直流值 0x0 RW 0 无直流扣除 1 扣除直流校准产生的直流值 5 DC_SUB_C2 扣除通道 2 校准产生的直流值 0x0 RW 0 无直流扣除 1 扣除直流校准产生的直流值 4 DC_SUB_C1 扣除通道 1 校准产生的直流值 0x0 RW 0 无直流扣除 1 扣除直流校准产生的直流值 3 DC_HPF_C4 通道 4 直流高通滤波器使能 0x0 RW 0 HPF 关闭 1 HPF 开启 2 DC_HPF_C3 通道 3 直流高通滤波器使能 0x0 RW 0 HPF 关闭 1 HPF 开启 1 DC_HPF_C2 通道 2 直流高通滤波器使能 0x0 RW 0 HPF 关闭 1 HPF 开启 0 DC_HPF_C1 通道 1 直流高通滤波器使能 0x0 RW 0 HPF 关闭 1 HPF 开启 Rev. 0 Page 40 of 44

典型应用电路 图 44. 典型应用电路, 四路输入 I 2 C 和 I 2 S 模式 Rev. 0 Page 41 of 44

外形尺寸 PIN 1 INDICATOR 6.10 6.00 SQ 5.90 0.50 BSC 0.30 0.25 0.18 31 30 EXPOSED PAD 40 1 PIN 1 INDICATOR 4.05 3.90 SQ 3.75 0.80 0.75 0.70 SEATING PLANE TOP VIEW 0.45 0.40 0.35 21 20 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF BOTTOM VIEW COMPLIANT TO JEDEC STANDARDS MO-220-WJJD. 图 45. 40 引脚引线框芯片级封装 [LFCSP_WQ] 6 mm x 6 mm 超薄体 (CP-40-14) 图示尺寸单位 :mm 10 11 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 05-06-2011-A 订购指南 1, 2 型号 温度范围 封装描述 封装选项 ADAU1979WBCPZ 40 C 至 +105 C 40 引脚 LFCSP_WQ CP-40-14 ADAU1979WBCPZ-RL 40 C 至 +105 C 40 引脚 LFCSP,13" 卷带和卷盘 CP-40-14 EVAL-ADAU1979Z 评估板 1 Z = 符合 RoHS 标准的器件 2 W = 通过汽车应用认证 汽车应用产品 ADAU1979 WBCPZ 生产工艺受到严格控制, 以满足汽车应用的质量和可靠性要求 请注意, 车用型号的技术规格可能不同于商 用型号 ; 因此, 设计人员应仔细阅读本数据手册的技术规格部分 只有显示为汽车应用级的产品才能用于汽车应用 欲了解特定产品的订购信息并获得这些型号的汽车可靠性报告, 请联系当地 ADI 客户代表 Rev. 0 Page 42 of 44

注释 Rev. 0 Page 43 of 44

注释 I 2 C 指最初由 Philips Semiconductors( 现为 NXP Semiconductors) 开发的一种通信协议 2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11408sc-0-11/13(0) Rev. 0 Page 44 of 44