Microsoft PowerPoint - vlsi_chapter08

第 8 章高速 MOS 逻辑电路设计 本章目录 8. 门延时 8. 驱动大电容负载 8. 逻辑努力 (ogical Effot) 8.4 BiMOS 驱动器 08-9-5 第 8 章高速 MOS 逻辑电路设计 8. 门延时 MOS 逻辑门的开关时间 上升时间 : t 下降时间 : t f t 0 t f 0 α p n α 08-9-5 第 8 章高速 MOS 逻辑电路设计

8. 门延时 参照晶体管 最小尺寸的 MOSFET Ru ' W k ( V u DD V T ) Gu Du Su ox ( ( ( W) GD GS u DB SB ) ) u u 08-9-5 第 8 章高速 MOS 逻辑电路设计 8. 门延时 放大 m 倍的 MOSFET W m W m u R m Gm R m Ru m m, m, Gu m Ruu Dm 常数 Du Sm m Su 08-9-5 第 8 章高速 MOS 逻辑电路设计 4

8. 门延时 反相器 最小尺寸的反相器 上升时间 : t 下降时间 : t u t 0 fu t f 0 α pu α nu 中点电压 : V M V DD V Tp V Tn 输入电容 : u in 08-9-5 第 8 章高速 MOS 逻辑电路设计 5 8. 门延时 放大 倍 :m 上升时间 : t 下降时间 : t f t t 中点电压不变 : V M V DD 0 f 0 V α pu α Tp nu V Tn 输入电容 : in 08-9-5 第 8 章高速 MOS 逻辑电路设计 6

8. 门延时 与非门 最小尺寸的 AD 上升时间 : t t0 α pu 下降时间 : t f t 0 α f nu 输入电容 : in 08-9-5 第 8 章高速 MOS 逻辑电路设计 7 8. 门延时 放大 倍 :m 上升时间 : t 下降时间 : t f α pu t0 t f 0 α nu 输入电容 : in 输入放大 m 倍尺寸的与非门 α pu 上升时间 : t t0 m ( ) α 下降时间 : t f t f 0 m nu 输入电容 : in m 08-9-5 第 8 章高速 MOS 逻辑电路设计 8

8. 门延时 4 或非门 最小尺寸的 OR 上升时间 : t t 0 α pu 下降时间 : t f t f 0 α nu 输入电容 : in 08-9-5 第 8 章高速 MOS 逻辑电路设计 9 8. 门延时 放大 倍 :m 上升时间 : t 下降时间 : t f α t 0 α t f 0 pu nu 输入电容 : in 输入放大 m 倍尺寸的或非门 上升时间 : t 下降时间 : t ( ) t α t f m 0 f 0 nu α m pu 输入电容 : in m 08-9-5 第 8 章高速 MOS 逻辑电路设计 0

8. 门延时 以上公式表明开关时间与以下两方面有关 输入的数目 ( 扇入 ) 晶体管尺寸的放大倍数输入电容十分重要, 因为它是前一级逻辑门要驱动的负载 08-9-5 第 8 章高速 MOS 逻辑电路设计 8. 门延时 逻辑链延时 M 级逻辑链的延时总和 : t d t i 例 : M i 总延时 : t t d tot m tad m tor m t OT m t f 0 α nu α 08-9-5 第 8 章高速 MOS 逻辑电路设计 pu nu AD m t 0 OR m f 0 4 t α t

8. 门延时 t d tot m tad m tor m 5 t (5t f 0 f 0 0 α nu 0 t 0) α nu t 0 α pu α pu 08-9-5 第 8 章高速 MOS 逻辑电路设计 8. 门延时 若参照门选择对称设计 : β β 反相器 : W n W, Wp W 上升时间和下降时间相等 : t 输入电容 : in u ( ) n s p t 0 inv α 放大 m 倍 : 上升时间和下降时间 : t 输入电容 : in m inv s t 0 与非门和或非门等多输入逻辑门的对称设计 : 若并联 MOSFET 的尺寸放大 m 倍, 则串联 MOSFET 尺寸必须放大 m 倍 08-9-5 第 8 章高速 MOS 逻辑电路设计 4 α m

8. 门延时 实验法估计逻辑链的延时 时 : t d ( A Bn) t R A, B, > 时 : : n d, x A Bn) 实验中测定 ( 若从 到 每个输入引起的延时增加 7%, 意味着 :x.7 08-9-5 第 8 章高速 MOS 逻辑电路设计 5 8. 门延时 实验法估计逻辑链的延时 > 时 : t d, x A Bn) ( 尺寸放大 m 倍 : m B td, x ( A n) m 复杂 输入逻辑门 : m B td, xx ( A n) x > m 08-9-5 第 8 章高速 MOS 逻辑电路设计 6

8. 门延时 例 8.: t tot m ( A B ) tad m x A B OR m x A 4 t d B 7 ( x ) A x B 6 如果 x.7 t d.4 A 5. B 08-9-5 第 8 章高速 MOS 逻辑电路设计 7 8. 驱动大电容负载 对称设计 : β n β p β W W p n ' μn kn > ' μ k p p 设 V Tn VTp VT Rn Rp R β ( VDD VT ) ts t 0 α α R β ( V DD V T ) 输入电容 : ( A A in ox ( W n Gp W p ox ) ( ) ox Gp W ) n ( ) 08-9-5 第 8 章高速 MOS 逻辑电路设计 8

8. 驱动大电容负载 在反相器链中使延时最小 : 选择第一级反相器作为参照门 : 输入电容 : i FET 电阻 : R i R 参照时间常数 : R 08-9-5 第 8 章高速 MOS 逻辑电路设计 9 8. 驱动大电容负载 在反相器链中使延时最小 : 设计步骤 : 级数 : ln 总的时间常数 : d S 放大因子 : S 08-9-5 第 8 章高速 MOS 逻辑电路设计 0

8. 驱动大电容负载 例 8., 已知 0pF, β 使延时最小的级数 : 0 0 ln 0 0 ln 5 放大因子 S : S β.8β β 0fF, 00μA / V ln 500 6. 500 6.8 选择 6 β β.8 8 β4 β β β 4.8 β5.8 β 6 β β 5 6.8 78 08-9-5 第 8 章高速 MOS 逻辑电路设计 β β 注意 :FET 的尺寸在接近输出级时增长得很快 8. 驱动大电容负载 包括 FET 的分析 j R j F, j j ( ) d S j F, j F, R ( R F, ) R ( F, ) R ( F, ) F, ln SR ln S S x x d ln S ln S S ln 08-9-5 第 8 章高速 MOS 逻辑电路设计

8. 驱动大电容负载 包括 FET 的分析 d x ln S S S ln ln d S x 0 S(ln S ) x 0, S e; x 0., S.9; x 0.5, S.8; x, S. 59 08-9-5 第 8 章高速 MOS 逻辑电路设计 8. 逻辑努力 (ogical Effot) 8.. 基本定义 逻辑努力描述逻辑门的特性以及它们如何在逻辑链中相互作用, 并且提供使延时最小的技术 一个对称的反相器定义为参照门 β β n W p p W n 08-9-5 第 8 章高速 MOS 逻辑电路设计 4

8. 逻辑努力 (ogical Effot) 8.. 基本定义 门的逻辑努力 g: 一个逻辑门与参照门提供相同的输出电流时, 该逻辑门的输入电容与参照门输入电容的比值 in g ef Gp ( ) ef in IV: g OT ef 门的电气努力 h: 逻辑门的外部负载与输入电容之间的比值 out h out 是负载电容, 即 in 08-9-5 第 8 章高速 MOS 逻辑电路设计 5 8. 逻辑努力 (ogical Effot) 8.. 一般化情形 g in ef ( ) ef Gp AD: g 输入与非门 : AD in ef ( ) n g AD Gp ( ) ( ) 08-9-5 第 8 章高速 MOS 逻辑电路设计 6

8. 逻辑努力 (ogical Effot) 8.. 一般化情形 g in ef ( ) ef Gp in OR: g OR ef ( ) n 输入或非门 : g OR Gp ( ) ( ) 08-9-5 第 8 章高速 MOS 逻辑电路设计 7 8. 逻辑努力 (ogical Effot) 8.. 一般化情形 任意门的延时分析 通过一个一般门的归一化延时 : d gh p p: 与寄生电容相关的延时 总路径延时 D: D di ( gihi i i p i ) 08-9-5 第 8 章高速 MOS 逻辑电路设计 8

8. 逻辑努力 (ogical Effot) 8.. 一般化情形 路径逻辑努力 G: G Π g i i g g 路径电气努力 H: H Π hi h h h i 路径努力 F: F GH F fˆ 最优的电气努力值 : h 08-9-5 第 8 章高速 MOS 逻辑电路设计 9 g last fist ( g h g h g h i fˆ g 最优的路径延时 : Dˆ F )( ) ( ) i g h i i fˆ F P P i f f i f p i np ef 8. 逻辑努力 (ogical Effot) 例 8.4 运用逻辑努力技术分析图 8.9 的逻辑链 假设 4 500fF, 0fF 路径逻辑努力 : G g OT g ORg AD () 6 4.5 假设.5: G ( )..5.5 4 500 路径电气努力 : H 5 0 08-9-5 第 8 章高速 MOS 逻辑电路设计 0

8. 逻辑努力 (ogical Effot) 例 8.4 运用逻辑努力技术分析图 8.9 的逻辑链 假设 4 500fF, 0fF 路径努力 : F GH 55 ˆ 最优的每级努力 : f F 55. 8 总的路径延时 : D ˆ.8 P. 4 P 其中 : P p p OT OR AD 08-9-5 第 8 章高速 MOS 逻辑电路设计 p 8. 逻辑努力 (ogical Effot) 例 8.4 运用逻辑努力技术分析图 8.9 的逻辑链 假设 4 500fF, 0fF 4.5 g g AD.5 fˆ.8. 95 h g.9 500.95 4 h 69.5fF 4.9 S( ) S(4.5 08-9-5 第 8 章高速 MOS 逻辑电路设计 )

8. 逻辑努力 (ogical Effot) 例 8.4 运用逻辑努力技术分析图 8.9 的逻辑链 假设 4 500fF, 0fF 6 g g OR.5 fˆ.8. h g.7 h 69.5. 76.5fF.7 S( ) S(6 08-9-5 第 8 章高速 MOS 逻辑电路设计 ) 8. 逻辑努力 (ogical Effot) 例 8.4 运用逻辑努力技术分析图 8.9 的逻辑链 假设 4 500fF, 0fF g g OT fˆ.8 h. 8 g 76.5.8 h 08-9-5 第 8 章高速 MOS 逻辑电路设计 4 0fF

8. 逻辑努力 (ogical Effot) 例 8.4 运用逻辑努力技术分析图 8.9 的逻辑链 假设 4 500fF, 0fF 选择输入端的反相器作为参照门 : 0 ef. 5 5.7fF.5.5 76.5 69.5 S. S 6. 6 6 6 5.7 4.5 4.5 5.7 08-9-5 第 8 章高速 MOS 逻辑电路设计 5 若选择 ef 8fF 作为参照门 : S.5, S 5.6, S 6. 5 8. 逻辑努力 (ogical Effot) 8.. 级数的优化把反相器插入逻辑链中, 可能减少总的延时 Q g OT G g g g F GH 插入反相器不改变路径努力的值 最优的每级门努力 : f ˆ F ( GH ) 总的路径延时 : Dˆ F P F 随 的增加而减小, 因此通过插入反相器有可能得到较小的路径延时 注意, 增加的反相器将抵消掉一部分性能 08-9-5 第 8 章高速 MOS 逻辑电路设计 6

8. 逻辑努力 (ogical Effot) 8.. 级数的优化例 8.5 假设 F00 时, F 00 7. 54 4 4 时, F 4 00 5. 04 5 5 时, F 5 00 4. 4 6 6 时, F 6 00 4. 5 最优级数为 4 或 5 08-9-5 第 8 章高速 MOS 逻辑电路设计 7 8. 逻辑努力 (ogical Effot) 8.. 级数的优化 总的路径延时 : Dˆ Dˆ 0 F 令 P p ef F P ( ln F ) p 令 ρ F ρ ln ρ) ef 0 ˆ D F ef ( p p 0 ef ρ 0.7p.8 ef p ef 较小 Q ρ F ln F ln ρ 08-9-5 第 8 章高速 MOS 逻辑电路设计 8

8. 逻辑努力 (ogical Effot) 8..4 逻辑面积逻辑门所占用的芯片面积是一个很重要的考虑因素 逻辑面积 : 设 个单位 A i W i 倍反相器 : 是沟道长度 A OT 放大 S 倍反相器 : A OT S( ) 放大 S 倍 OR 门 : 放大 S 倍 AD 门 : M 个门总的逻辑面积 : A OR S( ) A AD S( ) A M i A i 08-9-5 第 8 章高速 MOS 逻辑电路设计 9 8. 逻辑努力 (ogical Effot) 8..5 分支情况 分支努力 b: path T path off : 从该节点看到的总的负载电容 ; T b path : 主逻辑路径上的电容 ; off : 所有不在主路径上的负载电容 路径分支努力 : B Π b i 08-9-5 第 8 章高速 MOS 逻辑电路设计 40 i

8. 逻辑努力 (ogical Effot) 8..5 分支情况 例 8.6 AD OR ( ) ( ) ( ) b AD OT OR ( ) ( ) b OT ( ) ( ) ( ) B 路径努力 :F GHB ( ) ( ) 08-9-5 第 8 章高速 MOS 逻辑电路设计 4 8.4 BiMOS 驱动器 npn BJT 的符号与结构 08-9-5 第 8 章高速 MOS 逻辑电路设计 4

8.4 BiMOS 驱动器 集成双极型晶体管侧视图 08-9-5 第 8 章高速 MOS 逻辑电路设计 4 8.4 BiMOS 驱动器 BiMOS 电路的一般形式 08-9-5 第 8 章高速 MOS 逻辑电路设计 44

8.4 BiMOS 驱动器 BiMOS 反相器电路 08-9-5 第 8 章高速 MOS 逻辑电路设计 45 8.4 BiMOS 驱动器 输出电压的 D 分析 (V OH 电路 ) V OH V DD V BE(sat) 08-9-5 第 8 章高速 MOS 逻辑电路设计 46

8.4 BiMOS 驱动器 输出电压的 D 分析 (V O 电路 ) V O V BE(sat) 逻辑摆幅 : V V OH V O V DD V BE( sat) 08-9-5 第 8 章高速 MOS 逻辑电路设计 47 8.4 BiMOS 驱动器 全摆幅 BiMOS 反相器电路 08-9-5 第 8 章高速 MOS 逻辑电路设计 48

8.4 BiMOS 驱动器 BiMOS AD 电路 V DD Q A B out V out Q 08-9-5 第 8 章高速 MOS 逻辑电路设计 49 8.4 BiMOS 驱动器 门延时与外部负载电容的关系 MOS: V t d t 0 I V D : 逻辑摆幅 BiMOS: t d t V βi D t t 0 08-9-5 第 8 章高速 MOS 逻辑电路设计 50