主要内容 数字信号处理器 (DSP) 概述 DSP 生产厂商及主要器件 ADI TI CETC 38 所 软件编程 基于 DSP 的应用系统介绍 2

4.4 高速数字信号处理器 收发开关 滤波放大 A/D 数字信号处理器 数字下 / 上变频器 高速数字信号处理器 功率放大 D/A 模拟前端 A/D/A 技术

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SDR 信号处理特点 数字硬件系统 : 主要包括数据处理 数据 传输和数据存储 要求 : 高性能 模块化 : 硬件模块化和软件模块化 可扩展 : 接口标准 灵活性 3

数字信号处理器 指具有数字信号处理功能和一定编程能力的器件 专用集成电路 (ASIC): 功能实现相对固定 数据结构明确的应用 ; 费用高 设计周期长 现场可编程门阵列 (FPGA): 适合高度并行的流水线应用, 极高 性能的信号处理能力 ; 存在复杂判决 控制和嵌套循环时, 实现困难 通用数字信号处理器 (DSP): 基于哈弗结构, 支持低 高级语 言, 具有更大的灵活性 ; 串行处理, 运行效率相对较低 通用处理器 (GPP): 基于冯诺依曼结构的 RISC 微处理器, 支持操 作系统和高级语言编程, 具有最大的灵活性 4

数字信号处理器 数字信号处理器件计算能力灵活性功耗成本 ASIC 高低低低 FPGA 高端 FPGA 高中高高 低端 FPGA 中中中中 DSP 低中低中 GPP 低高高低 首先考虑计算能力 ; 其次, 成本和功耗 ; 最后是灵活性 序号架构侧重主要应用领域 1 高端 FPGA+ 高端 GPP 注重灵活性 + 计算能力 型 舰载 车载等国防电子产品 2 高端 FPGA+ 高端 DSP 注重计算能力 + 功耗型 机载 星载等国防电 子产品 3 ASIC+DSP 或低端 FPGA+DSP 表 4-26 几种数字信号处理基本平台架构 注重功耗 成本型 民用电子产品 5

数字信号处理器的应用领域 通用数字信号处理 : 如数字滤波 自适应滤波 快速傅里 叶变换 相关运算 频谱分析 卷积等 通信 : 如调制解调器 自适应均衡 数据加密 数据压缩 回坡抵消 多路复用 传真 扩频通信 纠错编码 波形 产生等 语音处理 : 如语音编码 语音合成 语音识别 军事与尖端科技 : 如保密通信 雷达处理 声纳处理 导 航等 计算机与工作站 图形 / 图像处理 自动控制 仪器仪表 医学电子 消费电子 6

性能指标 (1) 指令周期 就是执行一条指令所需要的时间, 通常以 ns 为单位 (2) MAC 时间 即一次乘法加上一次加法的时间 (3) FFT 执行时间 即运行一个 N 点 FFT 程序所需的时间 (4) MIPS 即每秒执行百万条指令 (5) MOPS 即每秒执行百万次操作 (6) MFLOPS 即每秒执行百万次浮点操作 (7) BOPS 即每秒执行十亿次操作 7

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目前生产 DSP 芯片的厂商 : ADI: 高性能浮点, 价格较高 TI: 价格稍低, 高性能多核 Motorola AT&T INMOS PLESSEY CETC 38 所 9

ADI 公司 DSP 产品 ADI 公司提供了完整 DSP 系列, 适合于各种信号处理的需要 它包括 ADSP-21xx 16 位的定点 DSP 产品 SHARC 32 位的浮点 DSP 产品系列 BF-5xx 高性能定点 Blackfin DSP, 面向多媒体处理, 支持多格式音频 语音和图像处理等 TigerSHARC 高性能 32 位的浮点 DSP 产品 SigmaDSP 完全可编程的数字音频处理器, 堪称汽车和便携式音频产品的理想之选 10

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功能结构图

内核结构主要包括运算块 程序控制器 整型 ALU 数据对齐缓冲器和中断控制器 每个运算块包括 1 个算术逻辑单元 (ALU),1 个乘法器,1 个移位器,1 个寄存器组和一个通信逻辑运算单元 ( CLU) 两个运算块可以相互独立或一起工作, 处理定点数和浮点数的算术运算 14

TS201 的总线结构分为内部总线和外部总线 处理器内核有 3 条相互独立的 128 位的内部数据总线和 32 位的地址总线, 数据总线与所有内部存储器块连接 外部总线包括 32 或 64 位数据总线 32 位地址总线以及各种控制信号 支持流水协议 SDRAM 协议和慢速设备协议 15

TS201 有 24 Mbit 片上 DRAM 存储器, 分为 6 个 4 Mbit 的块, 每个存储块单独能够存储程序 数据或 者同时存储程序和数据 DSP 片内和外部的存储器组织在统一的存储器映 射空间 整个映射空间分为 : 主机空间 外部存储 器空间 多处理器空间和片内存储器空间 16

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TS201 的外部端口包括片外存储器和外设接口 4G 字的寻址空间在 DSP 统一的寻址空间中 外部总线能被配置成 32 位或者 64 位宽度操作 可以通过高地址线译码来产生存储块选择信号, 方便外部存储器和存储器映像外设的访问 18

TI 公司主推的 DSP 系列 C2000 DSP C5000 DSP C6000 DSP Motor Control DSP Personal DSP Broadband Infrastructure DSP TI C28x DSP 核心 : 针对控制进行优化的 DSP TI C55x DSP 核心 : 低功耗性能比的 DSPs TI C64x DSP 核心 : 高性能的 DSPs 定点 控制器, 具有大量外设 ( 如 AD 定时器 串口 CAN 总线等 ) 可扩展性能达到 400MIPs 最佳的 C/C++ 控制代码效率 兼容 C24x DSP 软件 以达到 0.05mW/MIPs 的最低 功耗性能比而具有最长的电池 寿命 高达 300MHz16 位定点和 FFT 加速器 个人与便携式音频 / 语音 指纹识别 便携式医疗, 手机 PDA GPS 等 300MHz 到 1.5GHz 浮点 DSP 和视频加速器 最好的 DSP 编译器, 便于 使用 C6000 单核 DaVinci 视频处理器

TI 公司主推的 DSP 系列 2010 年推出 包括具有浮点和定点 DSP 处理器 (1.5GHz) 及 ARM Cortex TM- A8 处理器的高性能 C6A816x 器件 集成的高带宽外设 3D 图形和显 示引擎 DSP+ARM OMAP DSP TI OMAP-L1x: 经济高效的高性能处理器 TI DM3x : 专为数字视频 影像和视觉应用而设计 可升级的达芬奇处理器系列还 包括多媒体编解码器 加速器 外设和框架 DaVinci 数字视频处理器 DMSoC 多核 DSP 测试和测量, 医学成像, 工业自动化 军事, 高端成像设备 TI C66x 多核 : C647x 多核, 以最低的功耗和成本提供最高的性能 集成多达八个 C66x 内核 首次在 TMS320C66x 系列 可扩展设备中融合了定点和 浮点功能 业界首个 10 GHz DSP, 具 有 320 GMAC 和 160 GLOP 定点和浮点性能

业界最高性能的多内核 DSP 多核 DSP 该系列包括 3 款采用双核 4 核及 8 核的引脚兼容型多核 DSP, 分别为 TMS320C6672 TMS320C6674 与 TMS320C6678, 以及一款 4 核通信片 上系统 (SoC)TMS320C6670TI 优势 : 高性能 :8 个速率高达 1.25GHz 的高性能定点 / 浮点 CPU 内核, 每个内核的每周期定点性能高达 32MAC, 每周期浮点性能高达 16FLOP 每个核都配置了一级程序存储器 (L1P), 一级数据存储器 (L1D) 以及二级局部存储器 (L2) 并有多核共享存储空间控制器 (MSMC) 和多核导航器 (Multicore Navigator) 来控制多核间的协同工作 ; 高集成 : 每个 DSP 内核都集成了定点和浮点处理功能 ; 低功耗 : 针对所有应用的低功耗, 充分利用 TI 突破性低功耗 SmartReflex TM 技术, 并根据环境条件动态调节电源电压 ; 21

多核 DSP 优势 : 多内核特性 : 最新 KeyStone 架构包括 Multicore Navigator 改进的存储器架构 HyperLink 接口 PCI Express Gen2 Serial RapidI/O 以及其它外设等特性, 可实现内核与存储器存取的直接通信, 并可充分发挥多内核性能 ; 工具与软件 : 完整的软硬件支持, 不但包括 Linux 操作系统 BIOS 多内核平台软件 开放式 GCC 工具 Code Composer Studio TM 软件与 MC-SDK, 而且还可提供 C 编译程序, 专用软件库与演示 ; 可扩展性 : 全系列多内核器件的引脚兼容, 并与 TI 现有 C6000 DSP 实现软件兼容 ; 22

Keystone 多核架构 多核共享的存储子系统 对于处理器核之间 外设 协处理器和 I/O, KeyStone 为无边界访问提供足够的内部带宽 需要 4 个硬件单元的保证 : 多核导航器 TeraNet 多核共享存储控制器 (MSMC) 和 HyperLink 提供 50Gbps 芯片级互连 2 Tbps 容量 多核 SoC 的核心部分 23

CETC38 所设计 BWDSP100 BWDSP100 是一款 32 位浮点 DSP, 同时兼容 16 位和 32 位定点数据格式, 采用 VLIW 架构, 具有强大的并行处理能力, 能较好地满足高速实时信号处理的应用要求 BWDSP100 处理器是一款 32bit 静态超标量处理器, 采用 SIMD( 单指令流, 多数据流 ) 架构 工作主频 500 MHz, 指令周期 2ns 内部包含 4 个基本执行宏 (Element operation Macro, 简称宏 ), 每个执行宏由 8 个算术逻辑单元 (ALU) 4 个乘法器 (MUL) 2 个移位器 (SHF) 1 个超算器 (SPU) 以及 1 个通用寄存器组组成 ( 参见图 1.3) 运算部件支持的数据格式包括 16 位 /32 位定点,32 位浮点,16 位 /32 位定点复数,32 位浮点复数

采用哈佛结构, 有独立的程序总线和数据总线 处理器指令总线宽度为 512bit; 内部数据总线采用非对称全双工总线, 内部数据读总线位宽为 512bit 内部数据写总线位宽为 256bit 4 个基本执行宏, 每个执行宏由 8 个 ALU 4 个乘法器 (MUL) 2 个移位器 1 个超算器 (SPU) 以及 1 个通用寄存器组组成

已提供给电科相关厂所 航天相关院所 相关高校等用户 成果与应用

DEMO 板 DDR2 UART Link JTAG FLASH 16bit BWDSP100 1 Link BWDSP100 2 Link Link Link GPIO GPIO 拨码开关 LED FPGA ADC DAC 电源模块 时钟模块 GPIO JTAG

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ADSP 开发工具 ADI 公司为 SHARC 系列 DSP 的开发提供了完整的开发工具 早期的开发工具是 ADI_DSP 软件, 目前广泛使用的是 VisualDSP++, 使设计人员可以在统一的界面环境下完成整个开发流程 VisualDSP++ 支持汇编语言和 C 语言, 并支持混合编程 汇编语言使用数学运算符号, 类似 C 程序, 可读性强 ;C 语言配有强大的接口库和算法库, 这些函数底层用汇编写成, 可以直接在 C 语言中被调用, 如 FFT,FIR,IIR 等标准子函数, 缩短了开发周期 VisualDSP++ 支持应用程序软模拟 simulator EZ-KIT 评估套件, 个人计算机通过串行口访问 ADSP-21065L SHARC 处理机, 设计人员可以将模拟器下载到片上进行仿真 EZ-ICE 仿真器通过 JTAG 在线仿真 Emulator 29

菜单栏 VisualDSP++ 开发环境 工具栏 工程管理窗口 反汇编窗口 源代码窗口 输出窗口 30

VisualDSP++ 的主要特点 具有强大的编辑器功能 灵活的工程管理功能 开发工具统一界面 编译器 汇编器 链接器 加载码产生器 友好的编译链接功能 输出窗口显示编译进度及错误 工作空间管理功能 支持多项目 多语言支持功能, 混合编程 有效的 debug 控制 31

ADSP 软件开发流程 C 程序.C 连接描述文件.ldf 库文件.h 工程文件.dpj 编译链接 可执行代码.dxe 汇编程序.asm 软模拟 simulator 目标板在线仿真 EZ-ICE 产生 EPROM 代码 32

软件开发流程与 VisualDSP++ Simulator Project Options Debug Session EZ-KIT Build debug Emulator.c.asm Compiler.doj linker.dxe splitter.ldr Assembler VisualDSP++ 的 IDDE(Integrated Development and Debugging Environment) 使以上过程可以在统一的环境下完成 33

程序结构 #include defts201.h // 头文件, 包含一些宏定义.section data2;// 数据段分配.align 4;.var buffer1[8]="dft4.dat";.align 4;.var buffer2[8];.section data4;.align 4;.var twid4[4]="twid4.dat";.section program; dft4:.. 代码区 34

数据寻址方式 当数据在存储器和寄存器之间传输时, 由 IALU 提供存储器的地址, 常用的数据寻址方式包括 : (1) 直接存储器寻址 (2) 间接存储器寻址 (3) 循环缓冲寻址 (4) 位反序寻址 35

位反序寻址 位反转寻址主要针对 FFT 算法而设计, 位反转寻址可以自动的按照逆序的规律计算地址, 节省了逆序操作的软件开销 在 TIGER SHARC DSP 中,IALU 通过位反序进位操作符支持位反序寻址, 当这个操作符用于一个间接后修改读或写访问时, 进位向右移动 ( 而不是向左移动 ) 位反序寻址的数据量 ( 缓冲区的长度 ) 必须是 2 的幂, 所寻址的数据缓冲区的起始地址必须与缓冲区长度的整数倍地址对齐 36

x(0) x(4) x(2) x(6) x(1) x(5) x(3) x(7) W 0 N W 0 N W 0 N W 0 N x 3 (0) x 3 (1) x 4 (0) x 4 (1) x 5 (0) x 5 (1) x 6 (0) x 6 (1) N/4 点 DFT W 0 N W 2 N W 0 N W 2 N x 1 (0) x 1 (1) x 1 (2) x 1 (3) x 2 (0) x 2 (1) x 2 (2) x 2 (3) W 0 N W 1 N W 2 N W N 3 N/2 点 DFT N/2 点 DFT A(0) A(7) X(0) X(1) X(2) X(3) X(4) X(5) X(6) X(7) x(n 0 n 1 n 2 ) x(n 2 n 1 n 0 ) N 点 DIT( 时间抽取 ) FFT 运算流图 (N=8)

位反序寻址原理图 由于 N=2M, 所以顺序数可用 M 位二进制数 (n M-1 n M-2 n 1 n 0 ) 表示 0 1 0 1 0 1 0 1 n 2 n 1 0 1 0 1 n 0 0 1 (n 2 n 1 n 0 ) 2 000 0 100 010 110 001 101 011 111 4 2 6 1 5 3 7 x(n 0 n 1 n 2 ) 形成倒序的树状图 (N=2 3 )

位反序寻址进位方式 地址偏移量的位反序的实现 在位反序时, 地址偏移量的进位方式 没有位反序时, 地址偏移量的等效进位方式 YXR1:0=BR Q[J0+=4];; YXR3:2=BR Q[J0+=4];; 39

时钟周期计数器 CCNTx 时钟周期计数器用来计程序执行的周期数,64 位长, 由两个寄存器 CCNT0 和 CCNT1 组成, 分别对应时钟周期计数器的低 32 位和高 32 位, 该寄存器不能通过长字方式进行访问, 只能通过两个单字方式进行访问 ; 为了保持对该寄存器的两次读操作的一致性, 应当先读取时钟周期计数器的低 32 位 CCNT0, 然后再读取高 32 位 CCNT1 当读取低 32 位 CCNT0 时, 高 32 位 CCNT1 将被复制到一个镜像寄存器中, 所以, 在两次读操作过程中, 时钟周期计数器的高 32 位的值将不会改变 40

脉压执行时间统计 xr0=ccnt0;; [j31+cycle_counter]=xr0;;.align_code 4;// 进行脉冲压缩处理 call PULSECOMPRESS;; xr0=ccnt0;; [j31+cycle_counter+1]=xr0;; 41

ADSP_TS201 DMA 与处理器其他部分连接关系 42

DMA 传输 直接存储器访问 (DMA) 是不需要处理器核干预的数据传输机制 DMA 控制器允许将数据传输作为一个后台任务执行, 从而将处理器核释放出来, 进行其他数字信号处理操作 ADSP_TS201 片上 DMA 控制器有 14 个 DMA 通道, 4 个通道专用于外部存储器设备,8 个通道专用于链路口, 还有两个用于自动 DMA 操作 利用 DMA 控制器, ADSP_TS201 处理器能执行以下几种类型的数据传输 : 43

DMA 传输类型 : (1) 内部存储器到外部存储器 存储器映射的外设设备之间的数据传输 ; (2) 外部存储器与外部设备之间的飞越式数据传输 ; (3) 外部存储器到链路口 I/O 的数据传输 ; (4) 链路口 I/O 到内部存储器的数据传输 ; (5) 链路口 I/O 到外部存储器的数据传输 ; ( 6) 链路口 I/O 之间的闭环数据传输 ; 44

DMA 传输的数据流具有方向性, 即从发送端到接收端 若发送端或接收端是存储器, 它需要通过 TCB 寄存器来描述相应的地址与控制 链路口只需要一个 TCB 寄存器, 发送端需要一个源 TCB, 接收端需要一个目的 TCB; TCB: 传输控制寄存器组 传输控制寄存器组是一个 128 位的四字组寄存器, 含有 DMA 传输所需的控制信息, 在 DMA 发送时,4 字组包含了源数据的地址, 将要发送的字数量, 地址增量和控制位 在 DMA 接收时,4 字组包含了目的地址, 将要接收的字数量, 地址增量和控制位 其结构图如下所示 : 45

DI 寄存器 : 是一个 32 位的 DMA 索引寄存器, 它包含了将要发送或者接收的数据源地址或目的地址 ; DX 寄存器 : 包括一个 16 位的计数值和一个 16 位的修改量, 计数值保存在高 16 位, 修改量保存在低 16 位 如果使能了二维 DMA, 则该寄存器保存的只是 X 方向的计数值和修改量, 计数值以 32 位正常字为单位, 修改量也以 32 位正常字为单位 ; DY 寄存器 : 同 DX 寄存器 ; 46

DP 寄存器 : DP 寄存器包含了 DMA 传输的所有控制信息, 该寄存器分成两个段 : 第一个段 ( 位 22 31) 包含所有控制信息, 而第二个段 ( 位 0 21) 则包含了链式信息, 各位定义如下 : 47

DMA 通道的建立 : DMA 通道的建立是通过给每一个 DMA TCB 寄存器写入一个四字组实现的, 一旦通道建立, 数据就自动开始传输, 若 TCB 编程为允许 DMA 产生中断, 且相应 DMA 中断被使能, 则整块数据传输完成后 DMA 将产生一个中断, 中断发生在计数寄存器减至零, 而且最后一个数据单元被传输后 48

对 SDRAM 的访问 当要处理的数据量很大时, 会使用 SDRAM 来暂时存放数据, 需要处理时再从 SDRAM 读到内部 DRAM 中 ADSP_TS201 通过 SDRAM 控制器与 SDRAM 进行数据传输, 使用外部端口和 SDRAM 控制引脚 ; ADSP_TS201 可以直接访问 SDRAM, 也可以通过 DMA 的方式访问 ; 直接访问时, 速度很慢, 而 DMA 方式访问较快, 通常使用 DMA 方式 ; 49

600 MHz 运行时通用算法性能 50

主要内容 数字信号处理器 (DSP) 概述 DSP 生产厂商及主要器件 ADI TI CETC 38 所 软件编程 基于 DSP 的应用系统介绍 51

某处理机硬件设计 其他设备 DSP1 A/D FPGA DSP0 FLASH 时钟和电源管理 终端 DSP2 图 13. 信号处理机硬件设计 52

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r(t) PC A/D FPGA r(nt s ) Quadrature Detector Control Signals Control Block I Q Control Signals I Q Data/Addr Bus DSP2 Pulse Compression Acceleration Compensation Coherent Integration CFAR Link Port 图 14. 信号处理机软件设计 DSP1 Pulse Compression Acceleration Compensation Coherent Integration CFAR Link Port DSP0 Target Relating 54

乒乓缓冲区 数据 D3 D2 D1 D1 运算 D3 D2 运算 缓冲区 A 缓冲区 B 在数据流有一定间隔的数字信号处理系统中, 数据的处理和传输也是按照一定间隔方式进行的, 所以, 在大多数信号处理系统中, 为了提高系统的效率, 往往将处理器运算核所占用的存储区与处理器外部端口或者链路口进行数据通信时占用的数据区采用乒乓缓冲, 并交叉分配在不同的存储块中, 避免冲突 ; 55

乒乓缓冲区建立方法 : 建立两个不同的缓冲区 A 和 B, 假设在某段时间内处理器的运算核只访问缓冲区 A, 这时处理器外部端口或者链路口可以实现与另一个缓冲区 B 的数据传输操作, 在进行相应的数据处理和数据传输操作后, 将这两个过程所使用的缓冲区对调, 即在下一段时间内处理其运算核访问缓冲区 B, 而处理器外部端口或者链路口实现与缓冲区 A 的数据传输操作, 如此下去, 完成对数据流的处理和传输 56

乒乓缓冲区的访问 对于乒乓缓冲区的访问一般是通过设置一个缓冲区指示标志来确定, 即通过建立一个缓冲标志, 在进行数据处理和数据传输前通过判断该标志来确定进行数据处理或者数据传输所需的数据放在哪个缓冲区中, 然后在进行数据处理或者数据传输后将该标志翻转即可 57

某研究所通用信号处理板卡

某公司通用信号处理板卡 (TS8X) SDRAM 256MB FLASH 128Mb SDRAM 256MB DSP1 TS201 FPGA4 EP2S30 DSP2 TS201 SDRAM 256MB SDRAM 256MB DSP3 TS201 FPGA3 EP2S30 DSP4 TS201 SDRAM 256MB SDRAM 256MB DSP5 TS201 FPGA2 EP2S30 DSP6 TS201 SDRAM 256MB SDRAM 256MB DSP7 TS201 FPGA1 EP2S30 DSP8 TS201 PCI9656 CPCI 64bit 66MHz FP7 FP5 FP3 FLV1 FP1 FLV3 FP4 FP6 FP8 FP2 CPCI-J1 J2 CPCI-J3 J4 J5

P7 P5 P1 P3 P6 P8 P4 P2 3 3 3 3 3 3 3 3 2 2 2 2 2 2 2 2 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 FP1 FP7 FP6 FP4 FP2 FP8 FP3 FP5 Link 口拓扑结构 :

高速 DSP 设计注意问题 1.PCB 板分布参数 2. 模拟数字混合系统设计注意接地问题 3. 电源去耦 ( 靠近器件 器件旁安装电容 ) 4. 防止多时钟的互相干扰 5. 信号走线

The End! 65