模拟数据域联合调试

使用泰克方案解析常见测试案例 -- 提升测试精度 缩短测试时间 王庆宇 qingyu.wang@tek.com

Agenda 模拟数据域联合调试 简化 Xilinx 和 Altera FPGA 系统调试 数字系统电源带载 / 噪声 / 纹波测试 雷达脉冲信号 ( 低占空比 ) 测量 自动保存 / 记录波形数据 自定义眼图测试

模拟数据域联合调试 icapture TM +iview TM +iverify TM 信号完整性调试 分析工具

Digital Age Drivers Pervasive Electronics Embedded Systems Trends and Implications Industry/Technology/Market Trends FPGA DDR I 2 C SPI Smarter devices enabled by embedded digital technology Pervasive embedded applications Industry driven and proprietary technologies Widespread industry adoption of PC driven technologies Implications for Test and Measurement Increasing requirements for test performance to address new technologies Greater measurement complexity due to mix-signal technologies Need for more application specific product functionality 4

Digital Age Drivers 信号完整性方面的挑战 更快的同步总线体系结构 时钟和数据速率加快 信号上升和下降时间加快 建立与保持时间缩短 电路和物理方面的挑战 逻辑电路偏移量减小 差分信号 信号阻抗和终接问题 复杂信号导致信号完整性问题 输出驱动器 信号布局 信号负荷 信号端接 地线和电源分配 软件问题 逻辑问题 软硬件配合问题 实时软件问题 系统崩溃问题

定位问题使用 LA 复杂的触发定位问题 解决电路故障的思路 : 从宏观 到微观 观察整个系统, 然后发现故障现象 跟踪故障根源 Digital Bus Operation Individual Digital Signals Digital Close Up (MagniVu) Analog Characteristic of Problem Signals 实例 : 发现并定位 MCU 内存访问违规问题

Step 1: 探测 Direct Probing 模拟带宽 3GHz D-Max TM 高密度封装 Fixture & Interposer DDR1/2/3 PCIE Gen I/II

Step 2: 使用 LA 寻找信号完整性问题 设定 LA 触发为 Trigger:Glitch or Setup/Hold time Violation 并且设置 LA 存储所有发现的毛刺

Step 3: 理解 LA 的采集 捕获的毛刺用红色加亮显示 检查捕获的波形数据 : 关注出现问题的时序 (highlighted in red)

Step 4: 定位问题 使用 MagniVu TM 显示 问题 通道波形的细节 LA 的每一条通道都会经过 MagniVu TM 采样器以 50GS 采样

Step 5: 联合数字 模拟信号调试 解决问题 iview 允许 LA 在触发的时候同时将外部示波器触发, 而实现同步数据采集 TLA7000 Logic Analyzer iview Cable See the scope signals back on the LA! Oscilloscope Logic Analyzer Probes BNC Cables 使用 iview 采集 测量数据,LA 和示波器能够完成时间相关的多域联合调试, 在 LA 上可以同时显示模拟和数字波形 SUT

TLA 多域时间相关联合调试 iview TLA7BBx Logic Analyzer & DPO Oscilloscope TLA Logic Analyzer iconnect Single Probe For LA & Scope Digital Meas. 3 GHz Analog Mux 50 GHz Sampler 20 ps Glitch Det. TLA 800MS/s 64 Mb/channel TLA 20 ps MagniVu Timing at 128 Kb DPO scilloscope 4 Ch Up to 20 GHz Bandwidth Up to 50 GS/s Sample Rate Up to200 MB Record Length iverify

简化 Xilinx 和 Altera FPGA 系统调试

FPGA 调试挑战 设计检验已经成为一个关键瓶颈 设计尺寸和复杂性提高 获得内部信号受限 产品开发周期限制使调试时间缩短 调试时间可能会占设计周期的 50% 以上 简单地查看外部针脚是不够的 在 FPGA 中增加调试电路会影响设计 占用宝贵的芯片空间 要求额外的时间 可能会影响设计的定时性能 接入通常使用芯片上稀缺的针脚 可能很难测试板卡上的多个信号

潜在问题 功能定义错误 在 FPGA 上或系统级 功能系统交互问题 系统级定时问题 异步事件 实际环境交互, 特别是快速交互 很难仿真定时违规 IC 之间的信号保真度 噪声, 串扰, 反射, 负荷, EMI 互连可靠性问题 焊接界面, 连接器 电源问题 瞬态信号和负荷变化 高功耗 由于仿真不全面而没有发现的 FPGA 设计错误 太复杂, 不能覆盖 100% 代码 耗费时间太长, 不能实现和运行

FPGA 设计流程 设计阶段的任务 设计输入 设计实现 仿真 调试和检验阶段 验证设计 校正发现的任何漏洞 调试和验证方法 仿真 在线检验

传统 FPGA 调试方法 - 嵌入式 逻辑分析仪 SignalTap II / ChipScope ILA FPGA 厂商提供综合逻辑分析仪 (ILA) 内核 SignalTap II (Altera) ChipScope ILA (Xilinx) 在设计中插入逻辑分析仪功能 包含触发和存储资源 使用 FPGA 片内资源 通过 JTAG 接口访问测试内核 在 FPGA 厂商的查看软件中显示数据 优点 要求的针脚数量较少 使用 JTAG 针脚 测试简单 只需接上 JTAG 电缆即可 嵌入式逻辑分析仪核心的成本相对较低 缺点 核心尺寸限制了其在大型 FPGA 中的使用 设计人员必须使用片内存储单元存储采集的数据 存储深度有限 只能在状态模式下运行, 速度有限 不能把 FPGA 信号数据与其它系统信号关联起来

选择适当的 FPGA 调试方法 特性嵌入式逻辑分析仪外部测试设备 采样深度调试定时问题能力关联性性能触发功能输出针脚使用情况 采集速度

FPGA 实时逻辑调试解决方案概述 FPGAView 支持 Xilinx 和 Altera FPGA 设备 由 First Silicon Solutions (www.fs2.com) 开发的软件包 在 Windows 2000 和 Windows XP 机器上运行 功能 复用器 控制软件 解决方案 Xilinx: FS2 TestCore Altera: Quartus II v5.1 FS2 FPGAView 测试设备 MSO4000 混合信号示波器或 TLA 系列逻辑分析仪 (>v4.3) JTAG 电缆 Xilinx: Altera: Platform Cable USB 及其它 USB-Blaster 或 ByteBlaster 混合信号示波器 逻辑分析仪 FPGAView 软件 FPGAView 软件 PC 板卡 PC 板卡 FPGA 测试复用器 P6516 探头 TekVISA FPGA 测试复用器 TLA 探头 JTAG JTAG 电缆 USB JTAG JTAG 电缆 USB

使用 FPGAView 4 个简便的步骤 创建接口模块 针对调试环境配置 FPGAView 把 FPGA 针脚与逻辑分析仪或 MSO 对应起来 进行测量 第 1 步 创建逻辑分析仪或 MSO 接口模块 第 2 步 针对调试环境配置 FPGAView 第 3 步 把 FPGA 针脚与逻辑分析仪或 MSO 对应起来 第 4 步 进行测量

使用 FPGAView 第 1 步 创建和插入接口模块 Altera 使用 Altera Quartus II 逻辑分析仪接口编辑器, 定义和插入逻辑分析仪接口 在所有版本的 Quartus II 中提供, 包括免费的 Web 版本 Xilinx 使用 FS2 芯片内仪器化发生器 (OCI GEN) 定义并把测试内核插入设计中

使用 FPGAView 第 1 步 创建和插入接口模块 Altera 使用 Node Finder 选择信号, 指配组

使用 FPGAView 第 1 步 创建和插入接口模块 Xilinx 使用 FS2 芯片内仪器化发生器 (OCI Gen) 定义测试内核参数 指定模式 指定组数 指定调试针脚数量 可以选择插入通过 JTAG 接口设置 / 读取的通用 IO 寄存器 在 HDL 代码中插入内核

使用 FPGAView 第 2 步 配置 FPGAView 通信 指定 JTAG 接口 指定 TLA 接口

使用 FPGAView 第 3 步 把 FPGA 针脚与逻辑分析仪或 MSO 对应起来 使用 FPGAView 把 FPGA 针脚 连接 到外部测试设备上 自动更新通道名称 拖放操作 支持多个测试内核 /FPGA

使用 FPGAView 第 4 步 进行测量 使用 Bank 下拉列表, 选择要测量的 Bank 在选择后,FPGAView 通过 JTAG 设置测试内核 使用相应的信号名称对逻辑分析仪或 MSO 编辑 可以简便地编译测量结果 通过选择不同的 Bank, 简便地切换内部测试点 不需要编译 把 FPGA 信号与设计中其它信号关联起来

实例使用 FPGAView 调试状态机 使用 FPGAView 选择状态组 探测状态变量的当前状态及与状态机有关的关键控制信号

实例使用 FPGAView 调试状态机 把 TLA 逻辑分析仪设置成触发可疑的错误 多个负荷脉冲 意想不到的状态机跳变

小结 缩短调试和验证时间 选择适当的 FPGA 调试方法可以缩短调试和验证时间 了解问题所在 嵌入式逻辑分析仪和外部测试设备各有优缺点 FPGAView 消除了外部测试设备的大部分问题 可以实时调试 Xilinx 和 Altera FPGA 适用于设计 Xilinx 和 Altera FPGA 的研发工程师 允许设计团队查看 Xilinx 或 Altera FPGA 设计的内部运行情况 允许把这些信号与其它板卡信号关联起来 提高工作效率, 缩短调试时间 随时切换内部测试点, 不需要重新编译 每个调试针脚调试多个内部信号 与其它调试方法相比, 使用更简便, 对调试信号影响最小!

数字系统电源带载 / 噪声 / 纹波测试

数字系统电源发展趋势 电源供电电压越来越小 低功耗 逻辑开关翻转速度越来越快 di/dt 负载变化大 集成度越来越高 内部空间小 电路密集 混合系统 测试需求 开关电源输出带载测试 开关电源开关损耗测试 开关电源输出品质测试 开关电源输出纹波测试

电源带载 / 噪声 / 纹波测试挑战 示波器放大器精度 示波器放大器精度 (DC Gain Accuracy) 直接决定了电压测试的精度 Offset 精度 示波器采样方式 Sample Hi Resolution 探测方式 Differential/Passive Probe 的选择 耦合在 DC 上的 AC 噪声测试需要考虑高动态范围 自制 1:1 50 欧姆探头 测量带宽 Full Bandwidth 20MHz

测试之前的准备工作 示波器 SPC 示波器内部采集通道自动补偿 无需人工干预 探头校准 利用示波器标准信号输出 配合相应的探头校准夹具

电源带载测试 测量电源输出电压随负载的变化 高精度差分探头 通过 offset 调节动态范围 为了达到最好的动态范围, 通常采样 超量程 设置,VH 和 VL 会采用不同的 offset 设置 直流电平测试精度 DC Gain Accuracy Offset Accuracy Model DPO7000 DPO4000 DSO9000 DSO7000 DC Gain Accuracy ±1%(Reading) ±1.5%(Reading) ±2%(FS) ±2%(FS) Offset Accuracy ±0.35% *(offset valueposition) ±0.1 div ±1.5 mv ±[0.5%*offset - position + DC Balance] ± (1.25% * offset +1% of full scale + 1 mv) ±0.1 div ±2.0 mv ±0.5% * offset value Peak Error ±3.8mV ±5.5mV ±11.6mV ±5.6mV *(CPU VTT 带载测试 )10mv/div; 测量 Vh 时候 offset=1.6v; 测量 Vl 时,offset=0.8v

电源噪声测试 电源噪声测试 耦合在 DC 上的微小的 AC 信号 必须提供高动态范围 使用最小示波器垂直刻度 使用示波器 AC 耦合提高动态范围 或者使用探头 offset 要求探头接地回路面积最小 可以使用单端或差分探头, 但要主要地线 最好使用自制 50 欧姆 探头 测量 RMS 值或者直方图 2V 1.501 1.5V 0V 将 50 欧姆 BNC 或 SMA 同轴电缆一段切断 同轴电缆提供了最好的屏蔽接地, 而且和示波器 50 欧姆匹配, 具有很高的测试带宽

电源纹波测试 DPOPWR 专用开关电源测试分析软件 Input/Output Analysis Switch Loss Analysis Active component Passive component Peak to Peak Line Ripple is 1.091V Peak to Peak Switching Ripple is 31.74mV

垂直分辨率 - 加探头以后呢?

完整开关电源测试方案 示波器 DPO7000 最好的垂直精度指标 ±1% 最完备的采样系统 电压探头 P52xx 系列高压差分 :5600Vpk P6015 高压单端 :20000Vpk 电流探头 DC/AC 探头 种类丰富 :200uA~1000A Input Filter Switch Transformer Rectifier & Filter V IN V OUT Control Circuit PWM Feedback

如何测量雷达脉冲信号 ( 低占空比 )

挑战 时域 频域 高速率窄脉冲 脉宽 (PW) t ( ) 10 log sin f f 1 PW A 1 PW A 脉冲重复频率 f 高速率宽脉冲 低速率窄脉冲 脉冲重复间隔 (PRI=1/PRF) t t A f f A 低速率宽脉冲 t f

传统测试方法 1. 长内存捕获 如果想查看多个连续脉冲, 必须提高采集的时间窗口 让多个脉冲落在示波器提供的有限存储器内, 很多时候必须通过降低采样率来达到 降低采样率本身会降低水平分辨率, 使得时间测试精度大大下降

DPO 的洞察力 快帧 Fastframe 1. 泰克采用 FastFrame 分段存储技术的示波器, 允许把现有的存储器分成一系列段, 然后每一次触发后采集的数据只填充其中一段, 每次采集都可使用所需的采样率 通过根据测试要求定义触发条件, 可以只捕获感兴趣的波形段, 然后将捕获的每个事件存储在拥有各自编号的存储段中 2. 采集完成以后, 用户可以按捕获顺序单独查看各个存储段的波形或帧数据, 或分层显示多个存储段波形或帧数据, 方便对测试结果进行比对

DPO 的洞察力 快帧 Fastframe( 续 ) 3. 轻松获得每个脉冲间隔的绝对时间和相对时间

快帧 Fastframe 优点总结 1. 高波形捕获速率提高了捕获偶发事件的能力 2. 使用高采样率, 保留了波形细节 3. 如果脉冲重复速度小于示波器的最高触发速率, 则捕获的脉冲之间没有漏失脉冲, 保证有效利用记录长度存储器 4. 可以迅速地以可视方式比较波形段, 确定重叠的波形中是否会异常变化

脉冲信号 ( 低占空比 ) 测试系统配置列表 1. DPO7000 DSA70000B 平台示波器 20GHz, 16GHz,12.5GHz 带宽, 4 通道同时支持 50GS/s 实时采样率, 每通道标配 10M 内存, 最大支持 200M 内存通道 8GHz,6GHz,4GHz 带宽, 4 通道同时支持 25GS/s 实时采样率 每通道标配 10M 内存, 最大支持 100M 内存 / 通道 3.5GHz,2.5 GHz,1GHz,500 MHz 带宽, 4 通道同时支持 10 GS/s 实时采样 标配 40M 内存, 最大支持 400M 内存 DPO 平台支持 >250,000 wfms/s 波形捕获率 相关的一致性测试软件 2. 探头系统 P7516, P7513, P7313,P7380,P7360,P7350,P7330,TDP1000 差分探头 P7260,P7240,P7225,P6245,TAP2500,TAP1500, P6139 单端探头

如何自动保存 / 记录波形数据

当前测试需求 1. 波形监测并自动记录数据 2. 自动记录测量结果数据 3. 数据处理和分析 4. 长时间测试记录

Save ontrigger 自动保存波形数据 1. 根据需求自动保存数据 数据格式 : wfm,dat,csv,txt 图片格式 :jpg,bmp,png 可设置延迟时间 自动记录每次采集数据的绝对时间

EXCEL Toolbars 自动记录所有波形和测量数据 使用 Excel 对示波器数据进行分析

EXCEL Auto Link Scope 自动记录所有的测量数据 自动记录测量数据 a. 灵活性 : 根据客户的需求加入测量项目 并自动记录测量结果 b. 有效性 : 自动记录每次测试的结果绝对时间 c. 并对长时间的测量结果自动绘出测试结果的时间趋势图

脉冲信号 ( 低占空比 ) 测试系统配置列表 1. DPO7000 DSA70000B 平台示波器 20GHz, 16GHz,12.5GHz 带宽, 4 通道同时支持 50GS/s 实时采样率, 每通道标配 10M 内存, 最大支持 200M 内存通道 8GHz,6GHz,4GHz 带宽, 4 通道同时支持 25GS/s 实时采样率 每通道标配 10M 内存, 最大支持 100M 内存 / 通道 3.5GHz,2.5 GHz,1GHz,500 MHz 带宽, 4 通道同时支持 10 GS/s 实时采样 标配 40M 内存, 最大支持 400M 内存 DPO 平台支持 >250,000 wfms/s 波形捕获率 2. 探头系统 P7516, P7513, P7313,P7380,P7360,P7350,P7330,TDP1000 差分探头 P7260,P7240,P7225,P6245,TAP2500,TAP1500, P6139 单端探头

自定义眼图测试 DPOJET +EZMask

眼图的定义 眼图包含丰富的信息, 体现了数字信号的整体特征, 能够很好的评估数字信号的品质, 因而眼图分析是高速互联系统信号完整性分析的核心 眼图是一些列数字信号在示波器上累积而显示的图形 眼图测试必要条件 时钟 两种眼图测试类型 等效眼图 实时眼图 眼图测试要素 时钟 数据! 时钟从何而来?

眼图测试的时钟选择 采样示波器的 CLK 选择 用户 DUT 提供的时钟作为外触发 直接从数据中恢复时钟 ( 需要硬件时钟恢复 CDR) 通行行业常用采样示波器测等效眼图 实时示波器的时钟选择 不需附加时钟作为触发信号, 通过内嵌软件 CDR 恢复软件时钟, 生成眼图 计算机行业常用实时示波器测眼图

DPOJET TM 的五大优势 简单 ONE Touch 一键式的软件设计思路, 任何抖动测量, 无需复杂的设定, 一键完成测试 快速 最新的软件构架, 嵌入示波器 firmware 中, 直接处理示波器捕获样点数据 支持示波器最高内存容量 250M/ch, 充分利用硬件资源 准确 具有业内最小的抖动噪底 :400fs 具有业内最高的实时采样率 :50GS/s, 具有最高的测试精度 ; 算法继承自 TDSJIT3, 被业内广泛认可的标准抖动测试工具 丰富 40+ 种测试项目 同时完成 99 项测试 同时完成 4 个眼图测试 深邃 多域分析抖动 提供 Tektronix 专利的抖动分离方法, 帮助工程师定位故障 丰富多样的时钟恢复方法, 满足各种应用的需求 与 SDLA 串行链路分析解决方案无缝结合 328fs

眼图模板 (MASK) 的定义 归一化模板 绝对值模板 脉冲模板 仅针对低速信号 模板定义在各个标准中有详细的定义 按照串行链路结构, 在不同的 TP 点有不同的模板形状

自定义眼图 Mask 测试 手动完成 Mask 编辑 msk 文件格式 Limit 文件采用 XML 格式 Step1: 选择类似的已存模板, copy 到 user mask Step2: 根据规范数据, 换算称为绝对的时间 幅度坐标值 为每一个 Segment Vertex 设定坐标

自定义眼图 Mask 测试 使用免费软件 EZ mask 进行模板自动生成 直接对应 Specification 中的指标值