(19) 中华人民共和国国家知识产权局 (12) 发明专利 (21) 申请号 201611259880.X (22) 申请日 2016.12.30 (65) 同一申请的已公布的文献号申请公布号 CN 108270452 A (10) 授权公告号 (45) 授权公告日 2021.07.20 (51)Int.Cl. H03M 13/27 (2006.01) H03M 13/00(2006.01) 审查员刘晴晴 (43) 申请公布日 2018.07.10 (73) 专利权人芯原微电子 ( 成都 ) 有限公司地址 610041 四川省成都高新区天华二路 219 号天府软件园 C 区 10 栋 23 层 2301 房号专利权人芯原微电子 ( 上海 ) 股份有限公司芯原微电子 ( 北京 ) 有限公司 (72) 发明人蒋祥顺曾毅 (74) 专利代理机构上海光华专利事务所 ( 普通 代理人余明伟 合伙 ) 31219 权利要求书 2 页 8 页附图 3 页 (54) 发明名称一种 Turbo 译码器及译码方法 (57) 摘要本发明提供一种 Turbo 译码器及译码方法, 包括 : 藉由输入缓冲电路 第一多路复用电路 软输入缓冲电路接收地址信息及软信息, 将软信息分为多路并行信号 ; 藉由各软输入软输出译码电路对多路信号进行并行译码 ; 藉由数据缓存电路 外信息缓冲电路对译码得到的外信号进行延迟缓存和读取, 避免并行译码过程中对存储器读写的冲突, 然后再次藉由各软输入软输出译码电路进行并行译码, 如此循环, 通过多次迭代实现译码 本发明使用并行双向迭代的 Max Log Map 算法, 有效地提高的 Turbo 译码的吞吐量和译码时延 ; 同时实现了 WCMDA 的并行译码, 大大降低了 WCDMA 的译码延时, 使硬件资源得到充分复用
权利要求书 1/2 页 1. 一种 Turbo 译码器, 适于 WCDMA 系统, 其特征在于, 所述 Turbo 译码器至少包括 : 输入缓冲电路 第一多路复用电路 N 个软输入缓冲电路 第二多路复用电路 N 个软输入软输出译码电路 第三多路复用电路 N 个数据缓存电路 N 个外信息缓冲电路 N 个硬判决电路 N 个软输出缓冲电路及控制电路 ; 所述输入缓冲电路用于接收地址信息及软信息 ; 所述第一多路复用电路连接于所述输入缓冲电路的输出端, 用于将软信息根据输入的地址信息并行送入多个所述软输入缓冲电路中 ; 各软输入缓冲电路连接于所述第一多路复用电路的输出端, 用于对输入的多路软信息进行缓存 ; 所述第二多路复用电路连接于多个所述软输入缓冲电路的输出端, 用于将多路软信息并行送入多个所述软输入软输出译码电路中 ; 各软输入软输出译码电路连接于所述第二多路复用电路的输出端, 用于对输入的软信息进行译码转换为外信息, 经过多次迭代实现译码 ; 所述软输入软输出译码电路包括正向迭代单元和反向迭代单元 ; 所述正向迭代单元包括第一分支度量模块 第一状态度量模块 第一外信息度量模块及第一加法模块 ; 所述反向迭代单元包括第二分支度量模块 第二状态度量模块 第二外信息度量模块及第二加法模块 ; 所述第一分支度量模块接收并对正向软信息及正向外信息进行分支度量计算 ; 所述第一状态度量模块连接所述第一分支度量模块的输出端, 其输出信号连接至存储器中, 用于进行状态度量计算 ; 所述第一外信息度量模块连接所述第一状态度量模块 所述第二分支度量模块及所述存储器的输出端, 用于进行外信息度量计算 ; 所述第一加法模块连接所述第一外信息度量模块的输出端, 实现所述第一外信息度量模块输出的外信息与正向外信息的加法操作 ; 所述第二分支度量模块接收并对反向软信息及反向外信息进行分支度量计算 ; 所述第二状态度量模块连接所述第二分支度量模块的输出端, 其输出信号连接至存储器中, 用于进行状态度量计算 ; 所述第二外信息度量模块连接所述第二状态度量模块 所述第一分支度量模块及所述存储器的输出端, 用于进行外信息度量计算 ; 所述第二加法模块连接所述第二外信息度量模块的输出端, 实现所述第二外信息度量模块输出的外信息与反向外信息的加法操作 ; 所述第三多路复用电路连接于各软输入软输出译码电路及各数据缓存电路之间, 用于实现各软输入软输出译码电路与各数据缓存电路之间的数据传输 ; 所述数据缓存电路连接于各软输入软输出译码电路与各外信息缓冲电路, 用于对各软输入软输出译码电路与各外信息缓冲电路之间传输的数据进行并行写入和读取 ; 所述外信息缓冲电路用于缓存各软输入软输出译码电路输出的外信息, 并回传给各软输入软输出译码电路, 以实现多次迭代 ; 所述硬判决电路连接于所述第三多路复用电路的输出端, 对所述第三多路复用电路的输出信号电平进行检测 ; 所述软输出缓冲电路连接于各硬判决电路的输出端, 用于输出译码结果 ; 所述控制电路为各电路提供控制信号 2. 根据权利要求 1 所述的 Turbo 译码器, 其特征在于 : 所述控制电路包括交织器 并行控制单元 控制和状态寄存单元 ; 所述交织器连接于所述控制和状态寄存单元的输出端, 通过地址变化控制所述第一多路复用电路 所述第二多路复用电路及所述第三多路复用电路协 2
权利要求书 2/2 页 同工作 ; 所述并行控制单元连接于所述控制和状态寄存单元的输出端, 用于为各软输入软输出译码电路提供控制信号 3. 根据权利要求 1 所述的 Turbo 译码器, 其特征在于 : 所述数据缓存电路为先进先出队列缓存器 4. 根据权利要求 1 或 3 所述的 Turbo 译码器, 其特征在于 : 所述数据缓存电路包括 N 个子数据缓存器, 各子数据缓存器包括 3 个缓存单元, 其中, 第一缓存单元用于缓存所述软输入软输出译码电路写入所述外信息缓冲电路中的地址信息及外信息 ; 第二缓存单元用于缓存所述软输入软输出译码电路读取所述外信息缓冲电路的地址信息 ; 第三缓存单元用于缓存所述软输入软输出译码电路从所述外信息缓冲电路中读出的外信息 5. 根据权利要求 1 所述的 Turbo 译码器, 其特征在于 : 所述 Turbo 译码器还包括连接于所述软输出缓冲电路输出端的循环冗余校验电路, 通过冗余校验对译码结果进行检查 6. 一种 Turbo 译码方法, 基于如权利要求 1 5 任意一项所述的 Turbo 译码器实现, 其特征在于, 所述 Turbo 译码方法包括 : 接收地址信息及软信息, 将地址信息及软信息分为多路并行信号, 对多路信号进行并行译码, 分别对译码得到的外信号进行延迟缓存和读取, 避免并行译码过程中对存储器读写的冲突, 然后再次进行并行译码, 如此循环, 通过多次迭代实现译码 7. 根据权利要求 6 所述的 Turbo 译码方法, 其特征在于 : 所述 Turbo 译码方法采用双向迭代的 Max Log Map 算法 8. 根据权利要求 6 所述的 Turbo 译码方法, 其特征在于 : 所述 Turbo 译码方法具体方法包括 : 缓存地址信息 : 将外信息通过第一先进先出队列缓存单元存入外信息缓冲电路 ; 读取外信息 : 将地址信息存入第二先进先出队列缓存单元, 根据地址信息从外信息缓冲电路中读取外信息并存入第三先进先出队列缓存单元 3
1/8 页 一种 Turbo 译码器及译码方法 技术领域 [0001] 本发明涉及通讯技术领域, 特别是涉及一种 Turbo 译码器及译码方法 背景技术 [0002] Turbo 码又被称为并行级联卷积码 (Parallel Concatenated Convolutional Code,PCCC), 它将卷积码和随机交织器结合在一起, 充分应用了随机化编码条件, 通过交织器实现由短码构造长码, 并采用软输出迭代译码来逼近最大似然译码, 从而获得几乎接近 Shannon 理论极限的译码性能 Turbo 码被大量应用在无线通信领域, 包括通讯卫星, 数字图像传输, 第三代移动电话等 [0003] 图 1 所示为常用的应用于 LTE(Long Term Evolution, 长期演进技术 ) 及 WCDMA (Wideband Code Division Multiple Access, 宽带码分多址 ) 领域的卷积 Turbo 编码器, 其具体结构如下 : 第一子编码器 11 和第二子编码器 12 的结构相同, 中间通过交织器 13 连接, 第一子编码器 11 和第二子编码器 12 均采用递归系统码 (Recursive Systematic Code,RSC) 结构, 包括多个加法单元和延迟单元, 二进制信息流 C k 直接输入给第一子编码器 11, 产生校验比特数据 Z k, 二进制信息流 Ck 经交织器 13 交织后再输入给第二子编码器 12 进行编码, 相应地产生校验比特数据 Z k, 编码后生成的码字包含原信息序列 X k 以及两个子编码器生成的校验序列 Z k 和 Z k, 即生成的码字为 {X k,z k,z k } [0004] LTE 和 WCDMA 系统中均采用图 1 结构的卷积 Turbo 编码器, 仅仅内部交织器 13(Turbo code internal interleaver) 有差异 LTE 采用特殊设计的 QPP(Quadratic Polynomial Permutation, 二次置换多项式 ) 交织器, 该交织器可保证并行译码过程中, 对存储器 (memory) 的读写不会有冲突 所以, 在 LTE 系统中一般采用并行译码技术以减低译码延时 然而,WCDMA 系统中无法采用 QPP 交织器, 而一般交织器不能够避免并行译码中存储器访问的冲突,WCDMA 系统一般只采用串行译码, 即使有多个译码硬件资源, 也只能对多码块并行处理, 而不能对单码块分段并行译码 因此, 普通的 WCDMA 译码器不能有效降低译码延时 [0005] 因此, 如何降低 WCDMA 系统的译码延时, 提高 Turbo 译码器的吞吐量, 已成为本领域技术人员亟待解决的问题之一 发明内容 [0006] 鉴于以上所述现有技术的缺点, 本发明的目的在于提供一种 Turbo 译码器及译码方法, 用于解决现有技术中 Turbo 译码器的吞吐量小, 译码延时长等问题 [0007] 为实现上述目的及其他相关目的, 本发明提供一种 Turbo 译码器, 所述 Turbo 译码器至少包括 : [0008] 输入缓冲电路 第一多路复用电路 N 个软输入缓冲电路 第二多路复用电路 N 个软输入软输出译码电路 第三多路复用电路 N 个数据缓存电路 N 个外信息缓冲电路 N 个软输出缓冲电路及控制电路 ; [0009] 所述输入缓冲电路用于接收地址信息及软信息 ; 4
2/8 页 [0010] 所述第一多路复用电路连接于所述输入缓冲电路的输出端, 用于将输入软信息根据输入的地址信息并行送入多个所述软输入缓冲电路中 ; [0011] 各软输入缓冲电路连接于所述第一多路复用电路的输出端, 用于对输入的多路软信息进行缓存 ; [0012] 所述第二多路复用电路连接于多个所述软输入缓冲电路的输出端, 用于将多路并行送入多个所述软输入软输出译码电路中 ; [0013] 各软输入软输出译码电路连接于所述第二多路复用电路的输出端, 用于对输入的软信息进行译码转换为外信息, 经过多次迭代实现译码 ; [0014] 所述第三多路复用电路连接于各软输入软输出译码电路及各数据缓存电路之间, 用于实现各软输入软输出译码电路与各数据缓存电路之间的数据传输 ; [0015] 所述数据缓存电路连接于各软输入软输出译码电路与各外信息缓冲电路, 用于对各软输入软输出译码电路与各外信息缓冲电路之间传输的数据进行并行写入和读取 ; [0016] 所述外信息缓冲电路用于缓存各软输入软输出译码电路输出的外信息, 并回传给各软输入软输出译码电路, 以实现多次迭代 ; [0017] 所述软输出缓冲电路连接于所述第三多路复用电路的输出端, 用于输出译码结果 ; [0018] 所述控制电路为各电路提供控制信号 [0019] 优选地, 所述软输入软输出译码电路包括正向迭代单元和反向迭代单元 ; 所述正向迭代单元包括第一分支度量模块 第一状态度量模块 第一外信息度量模块及第一加法模块 ; 所述反向迭代单元包括第二分支度量模块 第二状态度量模块 第二外信息度量模块及第二加法模块 ; [0020] 所述第一分支度量模块接收并对正向软信息及正向外信息进行分支度量计算 ; 所述第一状态度量模块连接所述第一分支度量模块的输出端, 其输出信号连接至存储器中, 用于进行状态度量计算 ; 所述第一外信息度量模块连接所述第一状态度量模块 所述第二分支度量模块及所述存储器的输出端, 用于进行外信息度量计算 ; 所述第一加法模块连接所述第一外信息度量模块的输出端, 实现所述第一外信息度量模块输出的外信息与正向外信息的加法操作 ; [0021] 所述第二分支度量模块接收并对反向软信息及反向外信息进行分支度量计算 ; 所述第二状态度量模块连接所述第二分支度量模块的输出端, 其输出信号连接至存储器中, 用于进行状态度量计算 ; 所述第二外信息度量模块连接所述第二状态度量模块 所述第一分支度量模块及所述存储器的输出端, 用于进行外信息度量计算 ; 所述第二加法模块连接所述第二外信息度量模块的输出端, 实现所述第二外信息度量模块输出的外信息与反向外信息的加法操作 [0022] 优选地, 所述控制电路包括交织器 并行控制单元 控制和状态寄存单元 ; 所述交织器连接于所述控制和状态寄存单元的输出端, 通过地址变化控制所述第一多路复用电路 所述第二多路复用电路及所述第三多路复用电路协同工作 ; 所述并行控制单元连接于所述控制和状态寄存单元的输出端, 用于为各软输入软输出译码电路提供控制信号 [0023] 优选地, 所述数据缓存电路为先进先出队列缓存器 [0024] 更优选地, 所述数据缓存电路包括 N 个子数据缓存器, 各子数据缓存器包括 3 个缓 5
3/8 页 存单元, 其中, 第一缓存单元用于缓存所述软输入软输出译码电路写入所述外信息缓冲电路中的地址信息及外信息 ; 第二缓存单元用于缓存所述软输入软输出译码电路读取所述外信息缓冲电路的地址信息 ; 第三缓存部分用于缓存所述外信息缓冲电路传回所述软输入软输出译码电路的外信息 [0025] 优选地, 所述 Turbo 译码器还包括连接于所述软输出缓冲电路输出端的循环冗余校验电路, 通过冗余校验对译码结果进行检查 [0026] 为实现上述目的及其他相关目的, 本发明还提供一种 Turbo 译码方法, 所述 Turbo 译码方法至少包括 : [0027] 接收地址信息及软信息, 将地址信息及软信息分为多路并行信号, 对多路信号进行并行译码, 分别对译码得到的外信号和地址信号进行延迟缓存和读取, 避免并行译码过程中对存储器读写的冲突, 然后再次进行并行译码, 如此循环, 通过多次迭代实现伪随机译码 [0028] 优选地, 所述 Turbo 译码方法采用双向迭代的 Max Log Map 算法 [0029] 优选地, 所述 Turbo 译码方法具体方法包括 : [0030] 缓存地址信息 : 将外信息通过第一先进先出队列缓存单元存入外信息缓冲电路 ; [0031] 读取外信息 : 将地址信息存入第二先进先出队列缓存单元, 根据地址信息从外信息缓冲电路中读取外信息并存入第三先进先出队列缓存单元 [0032] 如上所述, 本发明的 Turbo 译码器及译码方法, 具有以下有益效果 : [0033] 本发明的 Turbo 译码器及译码方法使用并行双向迭代的 Max Log Map 算法, 有效地提高的 Turbo 译码的吞吐量和译码时延 ; 同时实现了 WCMDA 的并行译码, 大大降低了 WCDMA 的译码延时, 使硬件资源得到充分复用 附图说明 [0034] 图 1 显示为现有技术中的卷积 Turbo 编码器的结构示意图 [0035] 图 2 显示为本发明的 Turbo 译码器的结构示意图 [0036] 图 3 显示为本发明的软输入软输出译码电路的结构示意图 [0037] 元件标号说明 [0038] 11 第一子编码器 [0039] 12 第二子编码器 [0040] 13 交织器 [0041] 201 混合自动重传请求电路 [0042] 202 接口电路 [0043] 203 系统状态寄存器 [0044] 204 数字信号处理器 [0045] 21 输入缓冲电路 [0046] 221~224 第一 ~ 第四多路复用电路 [0047] 231 软输入缓冲电路 [0048] 232 软输出缓冲电路 [0049] 24 软输入软输出译码电路 6
4/8 页 [0050] 241 242 正向迭代单元 反向迭代单元 [0051] 2411 2421 第一 ~ 第二分支度量模块 [0052] 2412 2422 第一 ~ 第二状态度量模块 [0053] 2413 2423 第一 ~ 第二外信息度量模块 [0054] 2414 2424 第一 ~ 第二加法模块 [0055] 243 存储器 [0056] 25 数据缓存电路 [0057] 26 外信息缓冲电路 [0058] 27 硬判决电路 [0059] 28 控制电路 [0060] 281 输入输出控制单元 [0061] 282 输出缓冲单元 [0062] 283 控制和状态寄存单元 [0063] 284 交织器 [0064] 285 并行控制单元 [0065] 29 循环冗余校验电路 具体实施方式 [0066] 以下通过特定的具体实例说明本发明的实施方式, 本领域技术人员可由本所揭露的内容轻易地了解本发明的其他优点与功效 本发明还可以通过另外不同的具体实施方式加以实施或应用, 本中的各项细节也可以基于不同观点与应用, 在没有背离本发明的精神下进行各种修饰或改变 [0067] 请参阅图 2~ 图 3 需要说明的是, 本实施例中所提供的图示仅以示意方式说明本发明的基本构想, 遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目 形状及尺寸绘制, 其实际实施时各组件的型态 数量及比例可为一种随意的改变, 且其组件布局型态也可能更为复杂 [0068] 如图 2 所示, 本发明提供一种 Turbo 译码器, 所述 Turbo 译码器至少包括 : [0069] 混合自动重传请求电路 201 输入缓冲电路 21 第一多路复用电路 221 4 个软输入缓冲电路 231 第二多路复用电路 222 4 个软输入软输出译码电路 24 第三多路复用电路 223 4 个数据缓存电路 25 4 个外信息缓冲电路 26 4 个硬判决电路 27 4 个软输出缓冲电路 232 第四多路复用电路 224 控制电路 28 接口电路 202 系统状态寄存器 203 数字信号处理器 204 [0070] 如图 2 所示, 所述混合自动重传请求电路 201 连接于所述输入缓冲电路 21 的输入端, 同时连接所述控制电路 28, 受所述控制电路 28 的控制, 在输入信息出错时重新输入信号, 在本实施例中, 输入信息包括软信息 LLR[63:0] 及地址信息 Addr[12:0] [0071] 如图 2 所示, 所述输入缓冲电路 21 用于接收地址信息及软信息 [0072] 如图 2 所示, 所述第一多路复用电路 221 连接于所述输入缓冲电路 21 的输出端, 用于将软信息根据输入的地址信息并行送入多个所述软输入缓冲电路 231 中 [0073] 具体地, 在本实施例中, 所述第一多路复用电路 221 为 4 路复用电路, 在实际使用 7
5/8 页 中, 可根据具体需要设定, 不以本实施例为限 所述第一多路复用电路 221 将收到的信息分 为 4 段进行并行处理 [0074] 如图 2 所示, 各软输入缓冲电路 231 连接于所述第一多路复用电路 221 的输出端, 用 于对输入的多路软信息进行缓存 [0075] 具体地, 在本实施例中, 所述软输入缓冲电路 231 设定为 4 路, 分别为第一软输入缓 冲电路 第二软输入缓冲电路 第三软输入缓冲电路 第四软输入缓冲电路 在实际使用中, 可根据具体需要设定, 不以本实施例为限 [0076] 如图 2 所示, 所述第二多路复用电路 222 连接于多个所述软输入缓冲电路 231 的输 出端, 用于将多路软信息并行送入多个所述软输入软输出译码电路 24 中 [0077] 具体地, 在本实施例中, 所述第二多路复用电路 222 为 4 路复用电路 [0078] 如图 2 所示, 各软输入软输出译码电路 24 连接于所述第二多路复用电路 222 的输出 端, 用于对输入的软信息进行译码转换为外信息, 经过多次迭代实现译码 [0079] 具体地, 在本实施例中, 所述软输入软输出译码电路 24 设定为 4 路, 分别为第一软 输入软输出译码电路 第二软输入软输出译码电路 第三软输入软输出译码电路 第四软输 入软输出译码电路 如图 3 所示, 各软输入软输出译码电路 24 包括正向迭代单元 241 和反向 迭代单元 242 所述正向迭代单元 241 包括第一分支度量模块 2411 第一状态度量模块 2412 第一外信息度量模块 2413 及第一加法模块 2414; 所述反向迭代单元 242 包括第二分支度量 模块 2421 第二状态度量模块 2422 第二外信息度量模块 2423 及第二加法模块 2424 所述第 一分支度量模块 2411 接收并对正向软信息 Lxf_i Lzf_i 及正向外信息 Lpf_i 进行分支度量 γ k 计算, 其中,k=0,1,N 1; 所述第一状态度量模块 2412 连接所述第一分支度量模块 2411 的输出端, 其输出信号连接至存储器 243 中, 用于进行状态度量 α 计算 ; 所述第一外信息 度量模块 2413 连接所述第一状态度量模块 2412 所述第二分支度量模块 2421 及所述存储器 243 的输出端, 用于进行外信息度量 LLR k (x) 计算, 其中,k=N/2 1,...,0; 所述第一加法 模块 2414 连接所述第一外信息度量模块 2413 的输出端, 实现所述第一外信息度量模块 2413 输出的外信息与正向外信息的加法操作 所述第二分支度量模块 2421 接收并对反向软信息 Lxb_i Lzb_i 及反向外信息 Lpb_i 进行分支度量 γ k 计算, 其中,k=N 1, 1,0; 所述第二 状态度量模块 2422 连接所述第二分支度量模块 2421 的输出端, 其输出信号连接至存储器 243 中, 用于进行状态度量 β 计算 ; 所述第二外信息度量模块 2423 连接所述第二状态度量模 块 2422 所述第一分支度量模块 2411 及所述存储器 243 的输出端, 用于进行外信息度量 LLR k (x) 计算, 其中,k=N/2,,N 1; 所述第二加法模块 2424 连接所述第二外信息度量模块 2423 的输出端, 实现所述第二外信息度量模块 2423 输出的外信息与反向外信息的加法操 作 [0080] 具体地, 所述软输入软输出译码电路 24 通过双向迭代的 Max Log Map 算法实现译 码, 所述正向迭代单元进行正向迭代, 所述反向迭代单元进行反向迭代, 当两部分交叠时 ( 迭代了 N/2 步 ), 进行外信息计算, 所述软输入软输出译码电路 24 只需要 N 个 cycle 就可完成 一次半迭代, 比单向迭代方式可减少一半的时延 [0081] 如图 2 所示, 所述第三多路复用电路 223 连接于各软输入软输出译码电路 24 及各数 据缓存电路 25 之间, 用于实现各软输入软输出译码电路 24 与各数据缓存电路 25 之间的数据 传输 8
6/8 页 [0082] 具体地, 在本实施例中, 所述第三多路复用电路 223 为 4 路复用电路 [0083] 如图 2 所示, 所述数据缓存电路 25 连接于各软输入软输出译码电路 24 与各外信息缓冲电路 26, 用于对各软输入软输出译码电路 24 与各外信息缓冲电路 26 之间传输的数据进行并行写入和读取 [0084] 具体地, 在本实施例中, 所述数据缓存电路 25 设定为 4 路, 分别为第一数据缓存电路 第二数据缓存电路 第三数据缓存电路 第四数据缓存电路 各数据缓存电路为先进先出队列缓存器 各数据缓存电路包括 4 个子数据缓存器, 各子数据缓存器均为先进先出队列缓存器, 包括 3 个缓存单元, 其中, 第一缓存单元 FIFO_write 用于缓存所述软输入软输出译码电路 24 写入所述外信息缓冲电路 26 中的地址信息及外信息 ; 第二缓存单元 FIFO_read_ addr 用于缓存所述软输入软输出译码电路 24 读取所述外信息缓冲电路 26 的地址信息 ; 第三缓存单元 FIFO_read_Lext 用于缓存所述软输入软输出译码电路 24 从所述外信息缓冲电路 26 中读出的外信息 [0085] 如图 2 所示, 所述外信息缓冲电路 26 用于缓存各软输入软输出译码电路 24 输出的外信息, 并回传给各软输入软输出译码电路 24, 以实现多次迭代 [0086] 如图 2 所示, 各硬判决电路 27 连接于所述第三多路复用电路 223 的输出端, 对输出信号的 0 1 电平进行检测 [0087] 具体地, 在本实施例中, 所述硬判决电路 27 设定为 4 路, 分别为第一硬判决电路 第二硬判决电路 第三硬判决电路 第四硬判决电路 [0088] 如图 2 所示, 所述软输出缓冲电路 232 连接于所述硬判决电路 27 的输出端, 用于输出译码结果 [0089] 具体地, 在本实施例中, 所述软输出缓冲电路 232 设定为 4 路, 分别为第一软输出缓冲电路 第二软输出缓冲电路 第三软输出缓冲电路 第四软输出缓冲电路 [0090] 如图 2 所示, 所述第四多路复用电路 224 连接于所述软输出缓冲电路 232 的输出端, 用于分别输出译码结果 [0091] 如图 2 所示, 所述循环冗余校验电路 29 连接于所述软输出缓冲电路 232 的输出端, 通过冗余校验对译码结果进行检查 [0092] 如图 2 所示, 所述控制电路 28 连接所述第四多路复用电路 224 所述循环冗余校验电路 29 的输出端, 为各电路提供控制信号 [0093] 具体地, 如图 2 所示, 所述控制电路 28 包括交织器 284 并行控制单元 285 控制和状态寄存单元 283 输入输出控制单元 281 及输出缓冲单元 282 所述输入输出控制单元 281 连接于所述控制和状态寄存单元 283 的输出端, 为所述输出缓冲单元 282 提供控制信号 所述输出缓冲单元 282 连接所述第四多路复用电路 224 的输出端, 向外电路输出译码结果 所述交织器 284 连接于所述控制和状态寄存单元 283 的输出端, 通过地址变化控制所述第一多路复用电路 221 所述第二多路复用电路 222 及所述第三多路复用电路 223 协同工作 所述并行控制单元 285 连接于所述控制和状态寄存单元 283 的输出端, 用于为各软输入软输出译码电路 24 提供控制信号 [0094] 如图 2 所示, 所述接口电路 202 连接于所述控制电路 28, 为所述 Turbo 译码器提供输入输出接口 [0095] 如图 2 所示, 所述系统状态寄存器 203 连接所述控制电路 28, 用于存储所述 Turbo 译 9
7/8 页 码器的系统状态 [0096] 如图 2 所示, 所述数字信号处理器 204(DSP) 连接所述控制电路 28, 用于进行数字信号的处理 [0097] 上述 Turbo 译码器的工作原理如下 : [0098] 步骤 S1: 藉由所述输入缓冲电路接收地址信息 Address[12:0] 及软信息 LLR[63: 0], 藉由所述第一多路复用电路 221 及所述软输入缓冲电路 231 将软信息分为多路并行信号 [0099] 具体地, 在本实施例中, 将地址信息及软信息分为 4 路并行处理, 在实际使用中, 可根据实际需要设定为多路并行信号, 不以本实施例为限 [0100] 步骤 S2: 藉由所述软输入软输出译码电路 24 对多路信号进行并行译码 [0101] 具体地, 采用双向迭代的 Max Log Map 算法, 通过所述正向迭代单元进行正向迭代, 所述反向迭代单元进行反向迭代, 当两部分交叠时 ( 迭代了 N/2 步 ), 进行外信息计算, 所述软输入软输出译码电路 24 只需要 N 个 cycle 就可完成一次半迭代, 比单向迭代方式可减少一半的时延 [0102] 步骤 S3: 分别对译码得到的外信号进行延迟缓存和读取, 避免并行译码过程中对存储器读写的冲突, 然后再次进行并行译码, 如此循环, 通过多次迭代实现译码 [0103] 具体地, 在 WCDMA 系统中, 将所述软输入软输出译码电路 24 输出的外信息通过第一先进先出队列缓存单元存入外信息缓冲电路 26 更具体地, 所述第一软输入软输出译码电路 ~ 所述第四软输入软输出译码电路将外信息写入到所述第一外信息缓冲电路时, 直接将 4 路并行的外信号写入所述第一数据缓存电路的 4 个子数据缓存电路中, 在本实施例中, 外信息缓存入第一缓存单元 先进先出队列控制电路根据所述第一外信息缓冲电路的状态将外信息写入所述第一外信息缓冲电路 ; 所述第二外信息缓冲电路 ~ 所述第四外信息缓冲电路的写操作类似, 在此不一一赘述 [0104] 具体地, 在 WCDMA 系统中, 将读地址信息通过第二先进先出队列缓存单元存入所述数据缓存电路 25, 通过第三先进先出队列缓存单元从外信息缓冲电路 26 中读取外信息 更具体地, 所述第一软输入软输出译码电路 ~ 所述第四软输入软输出译码电路从所述第一外信息缓冲电路读取外信息时, 首先将读地址信息分别写入与所述第一外信息缓冲电路相连的 4 个子数据缓存电路中, 在本实施例中, 地址信息缓存入第二缓存单元 先进先出队列控制电路根据所述第一外信息缓冲电路的状态和地址信息, 从所述第一外信息缓冲电路中读取外信息, 并将读回的外信息分别存入第三先进先出队列缓存单元中, 先进先出队列控制电路再根据时序要求将第三先进先出队列缓存单元中的数据分别送到所述第一软输入软输出译码电路 ~ 所述第四软输入软输出译码电路中 通过两路分别存储和读出可避免冲突发生 [0105] 具体地, 在 LTE 系统中, 采用 QPP 交织器, 各数据缓存电路 25 可关闭直接将外信息顺序存入各外信息缓冲电路 26 并读出, 不会产生冲突 [0106] 在本实施例中, 通过遍历 WCDMA 所有的码块长度发现, 第一缓存单元 FIFO_write 和第二缓存单元 FIFO_read_addr 的深度为 16, 第三缓存单元 FIFO_read_Lext 的深度为 32 [0107] 在本实施例中, 所述 Turbo 译码器支持分段并行译码方式如下 : [0108] 1) 码块的长度小于 1536 时, 每个软输入软输出译码电路可以单独处理一个码块 10
8/8 页 最多 4 个码块可分别送到 4 个软输入软输出译码电路处理 [0109] 2) 码块长度大于 1536 且小于 3072 时, 每个码块分成两段处理, 占用两个软输入软输出译码电路 最多 2 个码块送入 4 个软输入软输出译码电路进行并行译码 [0110] 3) 码块长度大于 3072 时, 分为 4 段处理, 占用 4 个软输入软输出译码电路 [0111] 通过不同的硬件参数可对处理信息的容量进行设定, 不以本实施例为限 [0112] 如上所述, 本发明的 Turbo 译码器及译码方法, 具有以下有益效果 : [0113] 本发明的 Turbo 译码器及译码方法使用并行双向迭代的 Max Log Map 算法, 有效地提高的 Turbo 译码的吞吐量和译码时延 ; 同时实现了 WCMDA 的并行译码, 大大降低了 WCDMA 的译码延时, 使硬件资源得到充分复用 [0114] 综上所述, 本发明提供一种 Turbo 译码器及译码方法, 包括 : 藉由输入缓冲电路 第一多路复用电路 软输入缓冲电路接收地址信息及软信息, 将软信息分为多路并行信号 ; 藉由各软输入软输出译码电路对多路信号进行并行译码 ; 藉由数据缓存电路 外信息缓冲电路对译码得到的外信号进行延迟缓存和读取, 避免并行译码过程中对存储器读写的冲突, 然后再次藉由各软输入软输出译码电路进行并行译码, 如此循环, 通过多次迭代实现伪随机译码 本发明的 Turbo 译码器及译码方法使用并行双向迭代的 Max Log Map 算法, 有效地提高的 Turbo 译码的吞吐量和译码时延 ; 同时实现了 WCMDA 的并行译码, 大大降低了 WCDMA 的译码延时, 使硬件资源得到充分复用 所以, 本发明有效克服了现有技术中的种种缺点而具高度产业利用价值 [0115] 上述实施例仅例示性说明本发明的原理及其功效, 而非用于限制本发明 任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下, 对上述实施例进行修饰或改变 因此, 举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变, 仍应由本发明的权利要求所涵盖 11
附图 1/3 页 图 1 12
附图 2/3 页 图 2 13
附图 3/3 页 图 3 14