通信与电子系统综合实验

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宇凌
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1 中国科学技术大学电子工程与信息科学系通信与电子系统综合实验课程报告曹梦霏电子设计自动化实验室

2 摘要本报告主要总结了一个月以来在电子设计自动化实验室里的所学依据课程指导, 学习分为两大部分 : 第一部分是硬件实验台和软件编程环境的熟悉实验, 其中包括 FPGA 部分和 DSP 部分, 分别根据实验手册进行实践, 报告中将简要提到学习到的知识 ; 第二部分是自选实验, 本报告选择的是 FPGA 通过 CPLD 对外设的控制设计实验 FPGA 对 AD/DA 模块的控制实验和 FPGA 与 DSP 之间的通信实验三个实验进行总结报告, 报告内容将包括硬件分析设计要求分析编程分析和硬件实现目录一学习实验总结...2 ( 一 )FPGA 小实验... 2 ( 二 )DSP 小实验... 2 二完成实验...3 ( 一 )FPGA 通过 CPLD 对外设的控制... 3 ( 二 )FPGA 对 AD/DA 模块的控制实验... 6 ( 三 )FPGA 与 DSP 之间的通信实验... 9 感谢与总结 :

3 一学习实验总结 ( 一 )FPGA 小实验简单组合逻辑实验, 加法乘法器 : 通过这些实验熟悉利用 ISE 设计软件对 WTDP 实验箱中 FPGA 硬件部分编程和仿真同时完成一些简单的组合逻辑电路实现, 在加法乘法器的实验中了解较多的与外设接口配置其中实现与运算的实验除利用拨码开关硬件实现外, 还有使用行为仿真 (Simulate Behaviroal Mode) 的仿真实验, 下图是两比特的与运算仿真结果 : 图一与逻辑运算仿真数码管控制实验 : 由拨码开关作为数据输入, 用七段数码管显示的实验因此需要有从外设的输入输出, 并且将输入数据进行七段译码, 得到对应的十六进制显示其中数据的七段译码通过 16 路选择实现计数器电路 : 编写计数器, 在数码管上显示因此, 学习到了分频, 这也是第一个时序电路设计是后面实验中分频扫描的基础 ( 二 )DSP 小实验汇编编程跟踪, 及与 C 语言的混合编程实验 : 了解 CCS 软件编程环境, 通过实例熟悉 CCS 开发环境下的 C 语言汇编语言和汇编与 C 混合编程通过 CCS 下的查看工具查看寄存器情况跟踪程序运行 DSP 数据存取定时器外中断实验等 : 了解 DSP 对内部设备的控制信号收发以及与外设之间的通信都是通过地址映射实现的从定时器的实验中了解 DSP 内设工作时通过对状态寄存器读写完成对其工作状态控制的机制 FFT 范例程序阅读 : 该程序利用 FPGA DSP ARM 三个模块实现外部数据输入进行快速傅立叶 2

变换再在 ARM 上显示这里只关注了 DSP 部分的实现, 了解 DSP 通过 EMIF 接口对 FPGA 内部寄存器的访问是通过存储器映射寄存器实现, 可以读写, 并且读写信号在读写指令运行时自动从外设或 FPGA 接收自动发送给 FPGA 二完成实验 ( 一 )FPGA 通过 CPLD 对外设的控制硬件分析 : 本实验涉及的硬件包括 : 4 个脉冲出发开关 ; 8 个拨码开关 ;

4 变换再在 ARM 上显示这里只关注了 DSP 部分的实现, 了解 DSP 通过 EMIF 接口对 FPGA 内部寄存器的访问是通过存储器映射寄存器实现, 可以读写, 并且读写信号在读写指令运行时自动从外设或 FPGA 接收自动发送给 FPGA 二完成实验 ( 一 )FPGA 通过 CPLD 对外设的控制硬件分析 : 本实验涉及的硬件包括 : 4 个脉冲出发开关 ; 8 个拨码开关 ; 8 个七段数码管 ; 32 个 LED 发光二极管 ; 以及如图二连接的 CPLD 和 FPGA; 脉冲触发开关 (4 位 ) 输入 0/1 控制开关 (8 输出数码管 ( 动态 8 发光二极管图二硬件连接图示 Xilinx CPLD U50 XC95144XL 设计要求分析 : 要实现 FPGA 对 CPLD 外设的全部利用, 但是考虑到可用信号连接只有 26 条, 而内部实际信号 (12 月 25 日前 ) 为 24 条 ; 因此必须通过信号的译码压缩才能达到 FPGA 直接对外设控制的目的 Xilinx FPGA U46 XC2V2000 图三通信端口分配示意图由图中分析可以看到如果用 12 位信号传输外设输入的 12bit 信号用 5 位信号传输控制 32 个发光二极管的输出信号用 3 位信号控制 8 个数码管的输出片选信号和用 4 位信号控制数码管数据的输出信号, 则总和恰好是 24; 因此通过 24 个通信端口就可以实现对所有外设的控制了图四给出了 FPGA CPLD 和外设的输入输出端口示意图 ( 其中时钟输入可用于在分频后动态扫描得到数码管全显示 ): 3

图四 FPGA 通过 CPLD 控制外设的结构示意图 ( 其中大的空心箭头代表数据流 ) 编程分析和实现 : CPLD 部分程序 : 通过 32 路选择器实现 5 位来自 FPGA 的对发光二极管的控制信号对外设的发光二极管译码控制, 其中 0 为灭,1 为亮 ; 每次亮 5 位二进制数据对应序号的一个发光二极管 with FPGALED select

5 图四 FPGA 通过 CPLD 控制外设的结构示意图 ( 其中大的空心箭头代表数据流 ) 编程分析和实现 : CPLD 部分程序 : 通过 32 路选择器实现 5 位来自 FPGA 的对发光二极管的控制信号对外设的发光二极管译码控制, 其中 0 为灭,1 为亮 ; 每次亮 5 位二进制数据对应序号的一个发光二极管 with FPGALED select LEDout<=" " when "00000", " " when "00001", " " when others; -- 其中 FPGALED 是来自 FPGA 的对发光二极管的控制信号,LEDout 是输出给外设的控制信号通过 8 路选择器实现 3 位来自 FPGA 的对数码管的片选信号对外设的数码管进行控制 ( 如果采用动态扫描, 则控制锁存器赋值 ); 通过 16 路选择器实现 4 位来自 FPGA 的对数码管的数据信号对外设的数码管数据进行译码显示 CASE FPGANumber IS WHEN "0000" => Seg7_abcdefgp <= " "; WHEN "0001" => Seg7_abcdefgp <= " "; WHEN OTHERS => Seg7_abcdefgp <= " "; END CASE;-- 其中 FPGANumber 是 FPGA 对数码管的数据信号, 输出译码后的十六进制显示 Seg7_abcedfgp 给外设 CASE FPGAselect IS 4

6 WHEN "000" => digout <= " "; WHEN "001" => digout <= " "; WHEN OTHERS =>digout <= " "; END CASE;-- 其中 FPGAselect 是 FPGA 对数码管的片选信号, 输出共阴极控制电平 digout 给数码管初始实验中, 所有时钟周期输出一个锁存片选值, 因此视觉上根据片选的输入, 每次只能显示一个数码管的值提出的改进想法是 ( 同 EDA 实验中动态扫描 ) 在 CPLD 中创建 8 个锁存器, 利用片选信号选择赋值, 再利用时钟输入对外设的 8 个数码管进行动态扫描获得视觉残留效应下的各个数码管不同存储值的实现 CASE FPGAselect IS WHEN "000" => Data0 WHEN "001" => Data1 <= FPGAnumber; <= FPGAnumber; WHEN OTHERS =>DATA0 <= " ";-- 实现 8 个锁存器, 得到数据 IF(saomiao="000")THEN Seg7_abcdefgp <=Data0; digout<=" "; ELSIF(saomiao="001")THEN Seg7_abcdefgp <=Data1 digout <=" "; ELSIF(saomiao="010")THEN END IF;--saomiao 信号是时钟分频后以八为循环周期的扫描信号, 对于每单个时隙, 输出一个锁存器值并显示在对应的数码管上 FPGA 部分程序 : 在 fpga_ctl.vhd 程序中需要完成对于外设输入信号的处理, 例如 8 位拨码开关输入之间的运算等等, 然后将结果送给 CPLD; 本实验中直接将输入的 8 位拨码开关中的 5 位作为发光二极管的控制输出 3 位作为 5

数码管的片选输出,4 位脉冲开关输入作为数码管的数据输出然后在 fpga_ctl.ucf 中完成各引脚的配置, 依据硬件连接关系 _20081117.

7 数码管的片选输出,4 位脉冲开关输入作为数码管的数据输出然后在 fpga_ctl.ucf 中完成各引脚的配置, 依据硬件连接关系 _ doc 中 XC2V2000-FG676 FPGA 与 XC95144XL-10TQ144 CPLD 间的连接结果 : 32 个发光二极管从左至右编号为 0~31, 对于 5 位拨码开关的二进制输入, 对应序号的发光二极管亮灯响应下图是实验仿真 : 图五 32 个发光二极管控制仿真通过 3 位拨码开关对 8 个数码管片选 ; 选中的数码管将响应 4 位脉冲开关的输入 ( 其中一位值总为 1) 得到十六进制显示其中,CPLD 和 FPGA 之间的引脚对应关系自行分配, 并没有约束 ( 端口功能都为 I/O); 只要保证在设计外设的时候对应关系一致即可 ( 二 )FPGA 对 AD/DA 模块的控制实验硬件分析 : AD9021 支持最高采样率 20MSPS 的 10bit 双通道 (I/Q) 输入 Xilinx FPGA U46 XC2V2000 CMOS 模数转换器, 输出在二路复用的数字缓存总线上 AD9761 是一个完全的双通道输出 10 比特 CMOS 数模转换器, 将输入进行最高 40MSPS 地采样得到两路扩展子板接口 AD9021 AD9761 图六 AD/DA 模块与 FPGA 硬件连接 6

8 20MSPS 再进行插值得到 40MSPS 的数据因此, 在最高采样时钟工作条件下,AD 采样时钟 20MHZ, 得到的两路数据量之和为 40M*10bit; 而 DA 转换始终为 40MHZ, 将 AD 输入的数据总线上数据全部读取并分别送到 I/Q 两路, 得到各 20M 的数据量再通过 DA 内部的插值电路把每路数据量增加到 40M FPGA 处需要对 AD/DA 模块进行时钟产生控制信号输入, 频率是最为重要的控制参数如果频率匹配不当, 可能导致时延不稳定,DA 对 AD 采样的两路信号混淆读取, 无法正常恢复出原 AD 采样的两路信号 ; 此处固定时延的问题需要考虑, 但是基于 AD/DA 芯片内部的采样保持电路和插值处理, 固定时延不会产生太大的问题, 实验中也并未做特殊处理设计要求分析 : 设计目标是 AD 读取函数发生器送来的波形, 采样量化成数字信号将数据送给 DA, 然后 DA 将数字信号进行滤波恢复成模拟信号输出首先从 AD 模数转换分析如何达到正确控制 : 图七 AD 信号时序分析地方图中 I Q 为两路模拟信号输入, 下三行分别为时钟通道选择信号和数据输出信号在每个时钟的上升沿同时对两路通道采样, 例如在第一个时钟周期内得到 I1,Q1 两个信号量化后存入缓存器, 第二个时钟周期内得到 I2,Q2 量化后存入缓存器, 而输出由 select 异步控制, 在 select 的上升沿时将 I 路数据送入输出数据线, 在 select 的下降沿时将 Q 路数据送入输出数据线 ; 因此得到 I Q 两路的串行输出但是, 从图中可以看出 (1) 7

由于时延的存在, 使得在 select 的持续期内采样信号可能跳变, 但是由于是异步数据输出保证了采样保持 ;(2) 由于 clock 和 select 的频率不同, 时延逐渐变换, 最后甚至会漏传数据, 例如图中的 I5 因此, 为实现正常工作,AD 的 select 信号和 clock 信号需要严格相同, 保证时延匹配 DA 数模转换的时序要求分析 : 图八 DA 信号时序分析在每个

9 由于时延的存在, 使得在 select 的持续期内采样信号可能跳变, 但是由于是异步数据输出保证了采样保持 ;(2) 由于 clock 和 select 的频率不同, 时延逐渐变换, 最后甚至会漏传数据, 例如图中的 I5 因此, 为实现正常工作,AD 的 select 信号和 clock 信号需要严格相同, 保证时延匹配 DA 数模转换的时序要求分析 : 图八 DA 信号时序分析在每个 clock 的上升沿,DA 对输入的数字信号进行采样读取, 保存在缓存其中 ;select 信号决定缓存数据对输出通道的选择, 上升沿保存在 I 通道, 下降沿保存在 Q 通道如果是接续 AD 的输出, 那么 clock 的采样频应与数据速率相同, 而 select 信号则保持是数据速率的一半, 即与 AD 的时钟相同编程分析和硬件实现由上分析, 可以设计这样的信号关系 : 图九 AD/DA 模块与 FPGA 的信号连接关系依据硬件连接关系 _ doc 中 XC2V2000-FG676 FPGA 扩展接口与 8

AD/DA 扩展板的连接, 将 AD9201 的十位数据信号输入 sleep 信号 cs 信号 select 信号以及时钟分配信号引脚 ; 将 AD9761 的十位数据信号输出 select 信号 write 信号以及时钟分配信号引脚然后, 将 sleep 和 cs 赋定值保持一直工作, 将时钟分频, 令 AD 的 select 和 clock 为 1MHZ,DA 的 select 为

10 AD/DA 扩展板的连接, 将 AD9201 的十位数据信号输入 sleep 信号 cs 信号 select 信号以及时钟分配信号引脚 ; 将 AD9761 的十位数据信号输出 select 信号 write 信号以及时钟分配信号引脚然后, 将 sleep 和 cs 赋定值保持一直工作, 将时钟分频, 令 AD 的 select 和 clock 为 1MHZ,DA 的 select 为 1MHZ clock 与 write 为 2MHZ 数据直接将 AD 的输出赋给 DA 的输入实验结果 : 将函数发生器设为约 1khz 正弦输出, 先用示波器观察原始信号然后将正弦输出探头分别放到 ADC 的 I 和 Q 输入通道, 同时将示波器探头放到 DAC 的 I 和 Q 输出通道观察得到的波形与原始信号, 幅度有差别, 频率和波形一致表明 AD/DA 模块采集数据进行了两次相反操作后输出得到了一致的频率信息 FPGA 对其控制成功 ( 三 )FPGA 与 DSP 之间的通信实验硬件分析 : 硬件连接关系图如图六 : FPGA 通过内部各端口引脚分配得到与 DSP 的信号响应, 因此需要依据硬件连接关系 _ doc 中图六 DSP 与 FPGA 硬件连接 DSP DM642-FC548 与 FPGA XC2V2000-FG676 的连接布置其与 DSP 的数据线地址线以及控制信号 DSP 是通过存储器映射地址实现对其内外端口进行读写的, 而作为处理器, 在进行数据读取和发送时, 相应的读写信号自动发送接收因此需要了解数据信号的映射地址, 本实验通过 EMIF 接口对 CE2# 的数据空间进行处理设计要求分析 : 实验要求实现 FPGA 和 DSP 之间的数据通信, 从最简单的思想出发,FPGA 将数据传送给 DSP 然后经 DSP 特殊处理后, 写回 FPGA; 最后只需查看 FPGA 中返回的数据是否有 DSP 处理的痕迹即可判别数据通信是否成功基于上述分析, 在 FPGA 中设计 16 路选择 8 位锁存器, 映射到 DSP 的 CE2# 的第一个地址 0xA 利用该地址的末八位数据传送数据, 紧随四位进行对 FPGA 中锁存器的片选, 并且 FPGA 中不同锁存器对数据有不同处理 9

后返回给 DSP; 从而达到检测 DSP 中读回数据的验证目标, 即是否通信编程分析和硬件实现 : 将 FPGA 内部引脚与 DSP 的数据线读写控制线连接, 得到可以相互进行数据通信的电路, 如图七 : 图七 FPGA 与 DSP 通信端口 FPGA 中锁存器使用 16 路选择译码即可 : CASE data_add IS DSP 发送写信号 WHEN "0000" => E0<=

11 后返回给 DSP; 从而达到检测 DSP 中读回数据的验证目标, 即是否通信编程分析和硬件实现 : 将 FPGA 内部引脚与 DSP 的数据线读写控制线连接, 得到可以相互进行数据通信的电路, 如图七 : 图七 FPGA 与 DSP 通信端口 FPGA 中锁存器使用 16 路选择译码即可 : CASE data_add IS DSP 发送写信号 WHEN "0000" => E0<= DBUS-5; --MEM0# WHEN "0001" => E1<= DBUS+5; --MEM1# WHEN "0010" => E2<= DBUS+9; --MEM2# CASE data_add IS DSP 发送读信号 WHEN "0000" => DBUS <= E0; --RAM0# WHEN "0001" => DBUS <= E1; --RAM1# WHEN "0010" =>DBUS <= E2; --RAM2# 其中 data_add 是数据的地址信号, 在使能有效后, 依据读写信号可以分别进行双向赋值, 在 DSP 向存储器写值时, 不同存储器对数据采取不同处理后再存储, 因此可以进行跟踪识别 DSP 中令 ptr 为 CE2# 中的第一个数据地址, 对其进行读写操作实验中数据描述如下 : 10

$图八 FPGA 和 DSP 通信实例程序描述 : *ptr = 0x009; printf("ram1:%x\n ",*(unsigned int*)fpga_addr); i = *ptr; *ptr = i 0x100; printf("ram2:%x\n ",*(unsigned int*)(fpga_addr)); i = *ptr; *ptr = (i 0x200) & 0x2ff;$

12 图八 FPGA 和 DSP 通信实例程序描述 : *ptr = 0x009; printf("ram1:%x\n ",*(unsigned int*)fpga_addr); i = *ptr; *ptr = i 0x100; printf("ram2:%x\n ",*(unsigned int*)(fpga_addr)); i = *ptr; *ptr = (i 0x200) & 0x2ff; printf("ram3:%x\n ",*(unsigned int*)(fpga_addr)); 如图八和上列程序所示 :( 1) 将片选位和数据位一起赋为 009 传给 FPGA, FPGA 的零号寄存器响应, 将数据减去 5 后存储 ;(2) 然后 DSP 发送读信号, 将数据从零号寄存器中读出, 得到 004 输出 ;(3) 将片选数据位赋为 1, 对一号寄存器进行写操作, 数据线上值为 4, 一号寄存器响应将 4+5=9 存储 ;(4)DSP 发送读信号, 读取一号寄存器中值, 输出 109;( 5) 将片选数据位赋为 2, 对二号寄存器进行写操作, 数据线上值为 9, 二号寄存器将 9+9=12H 存储 ;(6)DSP 发送读信号, 读取二号寄存器中数据, 输出 212 本实验的功能是 : 通过 DSP 的一位地址的 12 位数据线实现了 2 4 =16 个地址扩展, 对其中另外 8 位可进行数据传输读写不足之处在于 : 采用数据线对 FPGA 中寄存器进行片选, 导致在片选的同时 DSP 读写信号必然发送, 因而数据也会改变 ; 另外, 只使用了 CE2# 地址空间中的一个地址改进方法是利用多根地址 11

13 线与 FPGA 连接, 由 FPGA 进行译码取址, 可利用更多的 DSP 存储空间, 另外由地址线对 FPGA 中存储器进行片选, 可以让读写数据更为灵活感谢与总结 : 通过这一门实验课的学习, 主要对 FPGA 有了更多更自主地接触, 同时也了解了一些 DSP 设计的实例总的来说, 知识上不仅获得了对硬件芯片如 CPLD AD/DA 等的了解, 也获得了通过对 C 语言, 汇编,VHDL 等编程语言的实践学习到的经验实验室的氛围很自由, 可以让我们自主安排和选择 ; 同学之间也可以很好地互相沟通交流 ; 最重要的是梁老师和李老师耐心而严谨的指导这些让我们不仅能够培养独立解决问题的能力, 还能有和同学交流的机会, 以及两位老师最专业地教授知识和经验的机会衷心感谢各位同学和学长的交流与帮助, 感谢梁老师和李老师的专业指导鼓励和包容 12

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<4D F736F F D20B5DAC8FDCBC4D5C2D7F7D2B5B4F0B0B82E646F63> 第三章 Q3 1 1. 省略了 I/O 操作的复杂逻辑, 易实现, 耗费低 ; 2. 可以利用丰富的内存寻址模式实现灵活的 I/O 操作 Q3 2 假设存储单元 ds1 处寄存器地址为 0x2000, 代码如下 #define ds1 0x2000 while ( *ds1 == 0 ) ; Q3 3 假设设备 (dev1) 中有两个寄存器 ds1 和 dd1,dev1 的地址为 0x1000,ds1