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杯封
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1 36 Mbit(1 M 36/2 M 18) 管道式 DCD 同步静态存储器 36 Mbit (1 M 36/2 M 18) 流水线式 DCD 同步 SRM 特性支持总线操作频率高达 250 MHz 可用的速率级别为 250 MHz 管道式操作的输入和输出寄存器优化于性能 ( 双周期取消选择 ) 无需经过等待状态的深入宽展 3.3 V 内核电源 I/O 电源能提供 2.5 V 或 3.3 V 的电压时钟至输出的时间快 2.5 ns ( 对于频率为 250 MHz 的设备 ) 提供了高性能的访问速率用户可选的突发计数器支持交错或线性突发序列独立的处理器和控制器地址探针同步自定时写入异步输出使能可以在 JEDEC 标准无铅 100 引脚 TQFP 封装中获取有关 CY7C1444KV33 和的有关信息 ZZ 睡眠模式选项功能描述 CY7C1444KV33/SRM 集成了 1 M 36/2 M x 18 SRM 单元先进的同步外围电路和用于内部突发操作的 2 位计数器所有同步输入均通过上升沿触发的时钟输入 (CLK) 控制的寄存器进行门控同步输入包括所有地址数据输入地址管道式芯片使能 (CE 1 ) 深度扩展芯片使能 (CE 2 和 CE 3 ) 突发控制输入 (DSC DSP 以及 DV) 写使能 (BW X 和 BWE) 以及全局写入 (GW) 异步输入均包括输出使能 (OE) 和 ZZ 引脚当地址探针处理器 (DSP) 或地址探针控制器 (DSC) 处于活动状态时, 地址和芯片使能信号都被寄存在时钟的上升沿上当 dvance 引脚 (DV) 控制后续突发地址时, 会内部生成它们地址数据输入和写控制被寄存在芯片上, 以便初始自定时写周期该器件支持字节写操作 ( 欲了解更详细的信息, 请参考引脚说明部分和真值表 ) 当字节写控制输入控制写周期时, 该周期可以是一至四个字节宽当 GW 为低电平有效时, 将对所有字节进行写操作该器件包含了一个附加的管道式使能寄存器, 当执行一个取消选择指令时, 它会延长关闭输出的时间, 并提供额外的一个缓冲周期通过该特性可以进行深入扩展而不会影响到系统的性能 CY7C1444KV33/SRM 运行时的内核供电电压等于或高于 +3.3 V, 而所有输出运行时的供电电压为 +2.5 或 +3.3 V 所有输入和输出都与 JEDEC 标准 JESD8-5 相兼容赛普拉斯半导体公司 198 Champion Court San Jose, C 文档编号 : 版本 * 修订日期 pril 10, 2015

2 逻辑框图 CY7C1444KV33 0,1, MODE DV CLK DSC DSP DDRESS REGISTER 2 [1:0] BURST Q1 COUNTER ND LOGIC CLR Q0 BWD DQD,DQPD WRITE REGISTER DQD,DQPD WRITE DRIVER BWC BWB BW BWE GW CE1 CE2 CE3 OE DQc,DQPC WRITE REGISTER DQB,DQPB WRITE REGISTER DQ,DQP WRITE REGISTER ENBLE REGISTER PIPELINED ENBLE DQc,DQPC WRITE DRIVER DQB,DQPB WRITE DRIVER DQ,DQP WRITE DRIVER MEMORY RRY SENSE MPS OUTPUT REGISTERS OUTPUT BUFFERS E INPUT REGISTERS DQs DQP DQPB DQPC DQPD ZZ SLEEP CONTROL 逻辑框图 0, 1, MODE DV CLK DSC DDRESS REGISTER 2 Q1 BURST COUNTER ND LOGIC CLR Q0 [1:0] DSP BWB BW BWE GW CE1 CE2 CE3 OE DQB, DQPB WRITE REGISTER DQ, DQP WRITE REGISTER ENBLE REGISTER PIPELINED ENBLE DQB, DQPB WRITE DRIVER DQ, DQP WRITE DRIVER MEMORY RRY SENSE MPS OUTPUT REGISTERS OUTPUT BUFFERS E DQs, INPUT REGISTERS DQP DQPB ZZ SLEEP CONTROL 文档编号 : 版本 * 页 2/22

3 目录产品选择指南引脚配置引脚定义功能概述产品选择指南... 4 引脚配置...4 引脚定义...5 功能概述...6 单一读访问...6 DSP 启动的单一写访问...6 由 DSC 启动的单一写访问...6 突发序列...6 睡眠模式...7 交错 Burst 地址表...7 线性突发地址表...7 ZZ 模式的电气特性...7 真值表...8 / 写操作的局部真值表...9 读 / 写操作的局部真值表...9 最大额定值...10 操作范围...10 抗中子软失效...10 电气特性...10 电气特性电容值热阻交流测试负载和波形开关特性...13 开关波形...14 订购信息...18 订购代码定义封装图缩略语文档规范...20 测量单位文档修订记录页...21 销售解决方案和法律信息销售解决方案和法律信息全球销售和设计支持产品...22 PSoC 解决方案赛普拉斯开发者社区技术支持...22 文档编号 : 版本 * 页 3/22

4 产品选择指南说明 250 MHz 单位最长访问时间 2.5 ns 最大工作电流 m 引脚配置图引脚 TQFP 的引脚分布 DQP C DQ C DQ C DQ C DQ C DQ C DQ C DQ C DQ C V DD V SS DQ D DQ D DQ D DQ D DQ D DQ D DQ D DQ D DQP D DQP B V SS V DD ZZ DQ DQ DQ DQ DQ DQ DQ DQ DQP 1 0 /72M V SS V DD CE 1 CE 2 BW D BW C BW B BW CE 3 V DD V SS CLK GW BWE OE DSC DSP DV CY7C1444KV33 (1 M 36) V DD V SS DQP B DQP DQ DQ DQ DQ V SS V DD ZZ DQ DQ DQ DQ MODE 1 0 /72M V SS V DD CE 1 CE 2 BWB BW CE 3 V DD V SS CLK GW BWE OE DSC DSP DV (2 M 18) MODE 文档编号 : 版本 * 页 4/22

5 引脚定义名称 I/O 说明 0 1 输入同步用于选择地址的地址输入如果 DSP 或 DSC 为低电平有效, 那么将在 CLK 时钟的上升沿上对这些输入进行采样 ; 另外, CE 1 CE 2 和 CE 3 被有效采样 1: 0 被馈送到两位计数器 BW BW B 输入同步低电平有效的字节写选择输入同 BWE 结合使用, 才能将字节写入到 SRM 内在 CLK 时钟上升 BW C BW D 沿上进行采样 GW 输入低电平有效的全局写使能输入在 CLK 上升沿上将该输入设置为低电平时, 将会执行全局写入操作同步 ( 可以写入所有字节, 无论 BW X 和 BWE 上的值如何 ) BWE 输入低电平有效的字节写入使能输入在 CLK 时钟上升沿上进行采样必须将该信号置为低电平, 以执行同步字节写入 CLK 时钟输入时钟输入用于将所有同步的输入捕获到器件中另外, 在进行突发操作期间, 当 DV 为低电平时, 可以使用该输入来递增突发计数器 CE 1 输入低电平有效的芯片使能 1 输入在 CLK 的上升沿上进行采样与 CE 2 和 CE 3 一起使用时可以选择同步或取消选择该器件如果 CE 1 为高电平, 则 DSP 将被忽略只有加载了新的外部地址时, 才会对 CE 1 进行采样 CE 2 输入高电平有效的芯片使能 2 输入在 CLK 时钟上升沿上进行采样用于与 CE 1 和 CE 3 的连接上, 以选同步择 / 取消选择器件仅当一个新的外部地址被加载时, CE 2 才被采样 CE 3 输入芯片使能 3 输入, 高电平有效在 CLK 的上升沿上进行采样用于与 CE 1 和 CE 同步 2 的连接上, 以选择 / 取消选择器件仅当一个新的外部地址被加载时, CE 3 才被采样 OE 输入输出使能, 异步输入, 低电平有效控制各个 I/O 引脚的方向当低电平有效时, I/O 引脚作为输出使异步用取消置位为高电平有效时, 各个 DQ 引脚均为三态, 并且作为输入数据引脚使用 OE 退出取消选择状态后, 在读周期的第一个时钟周期内, 该信号被屏蔽 DV 输入高级输入信号, 被采样于 CLK 时钟的上升沿上, 低电平有效被激活时, 它将自动递增突发周期中的同步地址 DSP 输入处理器中的地址探针, 被采样于 CLK 时钟的上升沿上, 低电平有效. 置为低电平时, 发送到器件的同步地址将在地址寄存器中被捕获 1: 0 也被加载至突发计数器中激活 DSP 和 DSC 时, 只有 DSP 被识别 CE 1 被解除高电平有效的状态时, SDP 将被忽略 DSC 输入控制器中的地址探针, 被采样于 CLK 时钟的上升沿上, 低电平有效. 将其置为低电平时, 将在地址同步寄存器中捕获到发送给器件的地址 1: 0 也被加载至突发计数器中激活 DSP 和 DSC 时, 只有 DSP 被识别 ZZ 输入 ZZ 睡眠输入, 高电平有效置为高电平时, 将该器件处于非时间关键睡眠状态, 并保存异步数据的完整性为了实现正常操作, 必须将该引脚设为低电平, 或使其处于悬浮状态 ZZ 引脚具有内部下拉电阻 DQs, DQPs I/O 双向数据 I/O 线作为输入使用时这些数据线会将数据发送到片上数据寄存器内, 该操作在 CLK 的同步上升沿上被触发作为输出使用时, 在读取周期内, 它们将发送包含在存储器位置中地址所指定的数据引脚的方向由 OE 控制当 OE 被置为低电平时, 这些引脚作为输出使用该信号被置为高电平时, DQ 和 DQP X 均处于三态 V DD 电源供应器件内核的电源输入 V SS 接地器件内核的接地 I/O 接地 I/O 电路的接地 I/O 供电电压 I/O 电路的供电源 MODE 输入选择突发顺序连接到 GND 时, 将选择线性突发序列连接到 V DD 或处于悬空状态时, 则选择交错静态突发序列这是一个短接 (strap) 引脚, 并且在器件运行时应保持该引脚为静态状态 Mode 引脚具有内部上拉电阻无连接没有内部连接至电路芯片 (die) 文档编号 : 版本 * 页 5/22

6 引脚定义 ( 续 ) 名称 I/O 说明无连接没有内部连接到芯片 (die) 72M 144M 288M 576M 以及 1G 均为地址扩展引脚, 并且没有被内部连接到该芯片 /72M /144M /288M /576M /1G 功能概述所有同步输入均通过由时钟的上升沿控制的输入寄存器所有数据输出均通过时钟的上升沿控制的输出寄存器 CY7C1444KV33/ 支持各个采用了线性或交错突发序列的系统中的辅助缓存交错突发顺序支持 Pentium 处理器用户可以选择突发顺序, 并通过对 MODE 输入进行采样来确定该顺序通过处理器地址探针 (DSP) 或控制器地址探针 (DSC), 可以开始访问 DV 输入控制突发序列的地址增加 2 位的片上环绕式突发计数器捕获突发序列中的第一个地址, 并自动递增其余突发访问的地址字节写操作取决于字节写使能 (BWE) 和字节写选择 (BW X ) 输入全局写使能 (GW) 覆盖了所有字节写输入, 并将数据写入到所有四个字节内所有写操作都通过片上同步自定时写电路得到简化该器件提供了各个同步芯片选择 :CE 1 CE 2 CE 3 以及一个异步输出使能 (OE), 以便进行组选择和输出三态控制如果 CE 为高电平, 那么 1 DSP 被忽略单一读访问如果在时钟上升沿过程中满足以下条件, 将启动该访问 : (1) DSP 或 DSC 被置为低电平,(2) 各个芯片选择均为有效,(3) 写信号 (GW,BWE) 都解除了高电平状态如果 CE 1 为高电平, 则 DSP 将被忽略发送到地址输入的地址被存储在地址增加逻辑和地址寄存器中, 同时被发送到存储器内核相应的数据被传输到输出寄存器的输入端在下一个时钟的上升沿上, 如果 OE 为低电平有效, 那么数据将在 t CO 时长内通过输出寄存器发送到数据总线上只存在一种例外, 便是 : 当 SRM 从取消选择状态转到选择状态时, 其输出在第一次访问周期内一直处于三态第一次访问周期过后, OE 信号会控制该输出连续的单一读取周期得到支持 CY7C1444KV33/ 为双周期取消选择的器件一旦 SRM 在时钟上升沿上被取消选择 ( 由芯片选择和 DSP 或 DSC 信号引起 ), 那么在下一个时钟的上升沿后, 其输出将立即变为三态 DSP 启动的单一写访问如果在时钟上升沿上能够满足下面两个条件, 那么将启动写访问 :(1) DSP 为低电平 ; (2) 芯片选择为有效所发送的地址将被加载到地址寄存器和地址递增逻辑中, 同时被传输到储存器内核在第一个周期内, 各个写信号 (GW BWE 以及 BW X ) 和 DV 输入均被忽略 DSP 触发的写访问需要占用两个时钟周期来完成如果 GW 在第二个时钟上升沿上被置为低电平, 那么发送到 DQ x 输入端的数据将被写入到存储器内核中相应的地址如果 GW 为高电平, 那么写操作会由 BWE 和 BW X 的信号控制 CY7C1444KV33/ 提供了字节写功能, 写周期说明表中详细介绍该功能如果置位字节写入使能输入 (BWE) 以及选定的字节写入输入, 将会选择性对所需的字节进行写操作在字节写操作中未选中的字节将保持不变通过所提供的同步自定时写入机制, 可以轻松进行写操作由于 CY7C1444KV33/ 是通用 I/O 器件, 所以将数据发送到 DQ 输入前, 必须将输出使能 (OE) 取消置位为高电平这样可使输出驱动模块处于三态为安全起见, 无论 OE 的状态如何, 每次检测到写周期时, DQ 将自动进入三态由 DSC 启动的单一写访问如果满足以下各条件, 会启动 DSC 写访问 :(1) DSC 被置为低电平,(2) DSP 被取消置为高电平,(3) 芯片选择被激活,(4) 写输入的相应组合 (GW BWE 和 BW X ) 被激活以便对所需字节进行写操作 DSC 触发的写访问只需要占用一个时钟周期来完成所发送的地址将被加载到地址寄存器和地址递增逻辑中, 同时被传输到储存器内核在该周期内,DV 输入将被忽略如果执行全局写操作, 发送至 DQ X 的数据将被写入到储存器内核中相应地址内如果执行一个字节写操作, 那么只对选定字节进行写入在字节写操作中未选中的字节将保持不变通过所提供的同步自定时写入机制, 可以轻松进行写操作由于 CY7C1444KV33/ 是通用 I/O 器件, 所以将数据发送至 DQ X 输入前, 必须将输出使能 (OE) 取消置为高电平这样可使输出驱动模块处于三态为安全起见, 无论 OE 的状态如何, 每次检测到写周期时, DQ X 将自动进入三态突发序列 CY7C1444KV33/ 提供了一个 2 位包裹计数器, 将 [1:0] 输入到该计数器中, 并它会实现交错或线性突发序列交错突发序列是专为支持 Intel Pentium 应用用户可以通过 MODE 输入选择突发序列读取和写入突发操作均受支持如果在时钟上升沿上将 DV 置为低电平, 突发计数器将会自动递增到突发序列中的下一个地址读取和写入突发操作均受支持文档编号 : 版本 * 页 6/22

7 睡眠模式 ZZ 输入引脚是一个异步输入置位 ZZ 会使 SRM 进入节能的睡眠模式进入或退出该睡眠模式需要占用两个时钟周期在该模式中, 数据完整性得到保证不将进入该睡眠模式时被挂起的访问视为有效访问, 也不可确保能完成操作进入该睡眠模式之前必须取消选择该器件 ZZ 输入为低电平后, 在 t ZZREC 时间内, CE DSP 和 DSC 必须保持无效状态交错 Burst 地址表 (MODE = 悬空或 V DD ) 第一个第二个地址地址 1: 0 1: 0 第三个地址 1: 0 第四个地址 1: 线性突发地址表 (MODE = GND) 第一个地址 1: 0 第二个地址 1: 0 第三个地址 1: 0 第四个地址 1: ZZ 模式的电气特性参数说明测试条件最小值最大值单位 I DDZZ 睡眠模式下的待机电流 ZZ > V DD 0.2 V 89 m t ZZS 器件从运行状态到 ZZ 模式的时间 ZZ > V DD 0.2 V 2t CYC ns t ZZREC ZZ 恢复时间 ZZ < 0.2 V 2t CYC ns t ZZI ZZ 从活动状态到转为睡眠状态的时间采样数据 2t CYC ns t RZZI 从 ZZ 置为低电平到器件退出睡眠状态的时间该参数被采样 0 ns 文档编号 : 版本 * 页 7/22

8 真值表 CY7C1444KV33/ 的真值表如下所示 [ ] 操作所使用的地址 CE 1 CE 2 CE 3 ZZ DSP DSC DV WRITE OE CLK DQ 取消选择周期断电无 H X X L X L X X X L H 三态取消选择周期断电无 L L X L L X X X X L H 三态取消选择周期断电无 L X H L L X X X X L H 三态取消选择周期断电无 L L X L H L X X X L H 三态取消选择周期断电无 L X H L H L X X X L H 三态睡眠模式断电无 X X X H X X X X X X 三态读周期开始传输外部地址 L H L L L X X X L L H Q 读周期开始传输外部地址 L H L L L X X X H L H 三态写周期开始传输外部地址 L H L L H L X L X L H D 读周期开始传输外部地址 L H L L H L X H L L H Q 读周期开始传输外部地址 L H L L H L X H H L H 三态读周期继续传输下一个地址 X X X L H H L H L L H Q 读周期继续传输下一个地址 X X X L H H L H H L H 三态读周期继续传输下一个地址 H X X L X H L H L L H Q 读周期继续传输下一个地址 H X X L X H L H H L H 三态写周期继续传输下一个地址 X X X L H H L L X L H D 写周期继续传输下一个地址 H X X L X H L L X L H D 读周期停止传输当前地址 X X X L H H H H L L H Q 读周期停止传输当前地址 X X X L H H H H H L H 三态读周期停止传输当前地址 H X X L X H H H L L H Q 读周期停止传输当前地址 H X X L X H H H H L H 三态写周期停止传输当前地址 X X X L H H H L X L H D 写周期停止传输当前地址 H X X L X H H L X L H D 注释 : 1. X = 无需关注 H = 逻辑高电平, L = 逻辑低电平 2. 任意一个或多个字节写入使能信号和 BWE = L 或 GW = L 时, WRITE = L 所有字节写入使能信号 BWE GW = H 时, WRITE = H 3. DQ 引脚由当前周期和 OE 信号控制 OE 是异步信号, 并不在时钟边沿上进行采样 4. CE 1 CE 2 CE 3 仅在 TQFP 封装中可用 5. 无论 GW BWE 或 BW X 的状态如何, 激活 DSP 时,SRM 始终会启动读周期 DSP 或 DSC 被激活后, 在后续时钟周期中才能发生写操作因此启动写周期前, 必须将 OE 驱动为高电平, 这样才能使输出处于三态启动写周期后, OE 的状态不再重要 6. OE 是异步信号, 并不在时钟上升沿上进行采样该信号在写周期中被内部屏蔽在读周期中, OE 为无效或取消选择该器件时, 所有数据位均处于三态, 而且当 OE 为 ( 低电平 ) 有效时, 所有数据位都作为输出使用文档编号 : 版本 * 页 8/22

9 读 / 写操作的局部真值表 CY7C1444KV33 读 / 写操作的局部真值表如下所示 [7 8] 函数读取 H H X X X X 读取 H L H H H H 写入字节 (DQ 和 DQP ) H L H H H L 写入字节 B ( 和 DQP B ) H L H H L H 写入字节 B H L H H L L 写入字节 C (DQ C 和 DQP C ) H L H L H H 写入字节 C H L H L H L 写入字节 C B H L H L L H 写入字节 C B 和 H L H L L L 写入字节 D (DQ D 和 DQP D ) H L L H H H 写入字节 D 和 H L L H H L 写入字节 D 和 B H L L H L H 写入字节 D B 和 H L L H L L 写入字节 D 和 C H L L L H H 写入字节 D C 和 H L L L H L 写入字节 D C 和 B H L L L L H 写入所有字节 H L L L L L 写入所有字节 L X X X X X 函数 (CY7C1444KV33) GW BWE BW D BW C BW B BW 读 / 写操作的局部真值表读 / 写操作的局部真值表如下所示 [7 8] 读取函数 H H X X 读取 H L H H 写入字节 (DQ 和 DQP ) H L H L 写入字节 B ( 和 DQP B ) H L L H 写入所有字节 H L L L 写入所有字节 L X X X 函数 () GW BWE BW B BW 注释 : 7. DQ 引脚由当前周期和 OE 信号控制 OE 是异步信号, 并不在时钟边沿上进行采样 8. 该表仅列出了字节写入组合的一部分 BW X 的任意组合均有效将根据有效的字节写入执行相应的写操作文档编号 : 版本 * 页 9/22

10 最大额定值超过最大额定值可能会缩短器件的使用寿命用户指南未经过测试存储温度 C 至 +150 C 通电状态下的环境温度 C 至 +125 C V DD 上相对于 GND 的供电电压范围 V 至 +4.6 V 上相对于 GND 的供电电压 V 至 +V DD 应用于三态下的输出直流电压 V 至 +0.5 V 直流输入电压 V 至 V DD V 输出电流 ( 低电平 ) m 静电放电电压 ( 根据 MIL-STD-883, 方法 3015)... > 2001 V 栓锁电流...> 200 m 操作范围范围环境温度 V DD 商业级 0 C 至 +70 C 3.3 V 5% / + 10% 抗中子软失效参数说明测试条件典型值最大值 * 2.5 V 5% 至 V DD 单位 LSBU 逻辑单比特错误 25 C FIT/ Mb LMBU 逻辑多比特错误 25 C FIT/ Mb SEL 单事件锁定 85 C FIT/ Dev * 测试期间未发生 LMBU 或 SEL 事件 ; 此列为统计的 χ 2, 按 95% 置信区间计算出来的数值更多详细信息, 请参考应用笔记 N 加速抗中子 SER 测试和陆生故障率的计算电气特性在工作范围内 [9 参数 10] 说明测试条件最小值最大值单位 V DD 供电电压 V I/O 供电电压 3.3 V I/O V DD V 2.5 V I/O V V OH 输出高电平电压 3.3 V I/O, I OH = -4.0 m 2.4 V 2.5 V I/O, I OH = -1.0 m 2.0 V V OL 输出低电平电压 3.3 V I/O, I OL = 8.0 m 0.4 V 2.5 V I/O, I OL = 1.0 m 0.4 V V IH 输入高电平电压 [9] 3.3 V I/O 2.0 V DD V V 2.5 V I/O 1.7 V DD V V V IL 输入低电平电压 [9] 3.3 V I/O V I X 输入漏电流 (ZZ 和 MODE 除外 ) 2.5 V I/O V GND V I 5 5 µ MODE 的输入电流输入 = V SS 30 µ 输入 = V DD 5 µ ZZ 的输入电流输入 = V SS 5 µ 输入 = V DD 30 µ I OZ 输出漏电流 GND V I, 输出被禁用 5 5 µ 注释 : 9. 上冲 :V IH (C) < V DD V ( 脉冲宽度小于 t CYC /2), 下冲 :V IL (C) > 2 V ( 脉冲宽度小于 t CYC /2) 10. T Power-up : 假设在 200 ms 内, 线性斜坡从 0 V 到 V DD ( 最小值 ) 在此期间内, V IH < V DD 和 < V DD 文档编号 : 版本 * 页 10/22

11 电气特性 ( 续 ) 在工作范围内参数 [9 10] 说明 I DD V DD 工作供电电流 V DD = 最大值, I OUT = 0 m, f = f MX = 1/t CYC I SB1 自动 CE 断电电流 TTL 输入 V DD = 最大值, 取消选择器件, V IN V IH 或 V IN V IL, f = f MX = 1/t CYC I SB2 自动 CE 断电电流 CMOS 输入 V DD = 最大值, 器件未选中, V IN 0.3 V 或 V IN > 0.3 V, f = 0 I SB3 自动 CE 断电电流 CMOS 输入 V DD = 最大值, 器件未选中, V IN 0.3 V 或 V IN > 0.3 V, f = f MX = 1/t CYC I SB4 自动 CE 断电电流 TTL 输入 V DD = 最大值, 器件未选中, V IN V IH 或 V IN V IL, f = 0 测试条件 4 ns 周期, 250 MHz 4 ns 周期, 250 MHz 4 ns 周期, 250 MHz 4 ns 周期, 250 MHz 4 ns 周期, 250 MHz 最小值最大值单位 m m m m m 文档编号 : 版本 * 页 11/22

12 电容值参数参数 [11] 说明测试条件 C IN 输入电容 T = 25 C, f = 1 MHz, 100 引脚 TQFP 引脚最大值 C V DD = 3.3 V, = 2.5 V CLK 时钟输入电容 5 pf 单位 5 pf C I/O 输入 / 输出电容 5 pf 热阻参数参数 [11] 说明测试条件 Θ J 热阻 ( 结至环境 ) 根据 EI/JESD51 的要求, 测试条件遵循测试热阻的标准测试方法和过程 100 引脚 TQFP 封装封装单位与静止空气中 (0 米 / 秒 ) C/W 用空气流量 (1 米 / 秒 ) 用空气流量 (3 米 / 秒 ) Θ JC 热阻 ( 结至外壳 ) 7.52 Θ JB 热阻 ( 结到板 ) 交流测试负载和波形图 2. 交流测试负载和波形输出 3.3 V I/O 测试负载 2.5 V I/O 测试负载 Z 0 = 50 Ω V T = 1.5 V (a) R L = 50 Ω R = 317 Ω 3.3 V 所有输入脉冲输出 5 pf 包括 JIG 和 SCOPE (b) R = 351 Ω 90% 90% 10% 10% GND 2 V/ns 1 ns (c) 输出 Z 0 = 50 Ω V T = 1.25 V (a) R L = 50 Ω R = 1667 Ω 2.5 V V 所有输入脉冲输出 DDQ 5 pf 包括 JIG 和 SCOPE (b) R =1538 Ω GND 10% 90% 90% 10% 2 V/ns 1 ns (c) 注释 : 11. 在任何设计或流程更改之前和之后进行测试都对这些参数产生影响文档编号 : 版本 * 页 12/22

13 开关特性在工作范围内参数 [12 13] 说明单位最小值最大值 t POWER 从 V DD ( 典型值 ) 到第一次访问的时长 [14] 1 ms 时钟 t CYC 时钟周期时间 4.0 ns t CH 时钟为高电平的时间 1.5 ns t CL 时钟为低电平的时间 1.5 ns 输出时间 t CO CLK 上时钟升沿到数据输出有效的时间 2.5 ns t DOH CLK 时钟上升沿后数据输出的保持时间 1.0 ns t [15 CLZ 从时钟上升沿到数据输入 / 输出为低阻态的时间 16 17] 1.0 ns t [15 CHZ 从时钟上升沿到数据输入 / 输出转为高阻态的时间 16 17] 2.6 ns t OEV OE 为低电平到输出有效的时间 2.6 ns t OELZ OE 为低电平到输出为低阻态的时间 [ ] 0 ns t [15 OEHZ OE 为高电平到输出为高阻态的时间 16 17] 2.6 ns 建立时间 t S CLK 时钟上升前的地址建立时间 1.2 ns t DS CLK 上升沿前的 DSC DSP 建立时间 1.2 ns t DVS CLK 时钟上升沿前的 DV 建立时间 1.2 ns t WES CLK 时钟上升沿前的 GW BWE BW X 建立时间 1.2 ns t DS CLK 时钟上升沿前的数据输入建立时间 1.2 ns t CES CLK 时钟上升沿前的芯片使能建立时间 1.2 ns 保持时间 t H CLK 时钟上升沿后的地址保持时间 0.3 ns t DH CLK 时钟上升沿后的 DSP DSC 保持时间 0.3 ns t DVH CLK 时钟上升沿后的 DV 保持时间 0.3 ns t WEH CLK 时钟上升沿过后 GW BWE BW X 保持的时间 0.3 ns t DH CLK 时钟上升沿过后数据输入的保持时间 0.3 ns t CEH CLK 时钟上升沿过后芯片使能的保持时间 0.3 ns -250 注释 : 12. = 3.3 V 时, 时序参考电压为 1.5 V ; = 2.5 V 时, 时序参考电压为 1.25 V 13. 除非另有说明, 否则测试条件都显示在 C 测试负载的 (a) 内 14. 该器件内部使用了一个电压调节器 ; t POWER 是指启动读 / 写操作前供电电压超过 V DD(minimum) 所需的时间 15. t CHZ t CLZ t OELZ 以及 t OEHZ 都在第 12 页上的图 2 的 (b) 部分所示的交流测试条件下指定的跃变在稳定状态电压 ± 200 mv 的条件下测量 16. 在任何给定的电压和温度情况下, t OEHZ 小于 toelz, t CHZ 小于 t CLZ, 这样在共享同一个数据总线时能够排除各 SRM 间的总线冲突这些规范并不表示一个总线冲突条件, 但反映了在最坏的情况下得到保证的参数设计器件是为了在同一个系统条件下进入低阻态前先要进入高阻态 17. 该参数被采样, 并非 100% 经过了测试文档编号 : 版本 * 页 13/22

14 ????????CE?????????? OE?? 2?????????????? 开关波形 CLK DSP DSC DDRESS t DS t S 1 t CH t DH t H t CES?t CEH t CYC t CL 图 3. 读周期时序 [18] GW, BWE,BW??????????? DV X t WES t WEH t DS t DH t DVS t DVH DV suspends burst 3 CY7C1444KV33 Burst continued with new base address Deselect cycle Data Out (DQ) High-Z t CLZ t CO Single RED t OEHZ t OEV t OELZ t CO t DOH Q(1) Q(2) Q(2 + 1) Q(2 + 2) Q(2 + 3) Q(2) Q(2 + 1) Q(3) BURST RED Burst wraps around to its initial state t CHZ DON T CRE UNDEFINED 注释 : 18. 在该框图中, 如果 CE 为低电平 :CE 1 为低电平, CE 2 为高电平以及 CE 3 为低电平如果 CE 为高电平 :CE 1 为高电平, 或 CE 2 为低电平, 或 CE 3 为高电平文档编号 : 版本 * 页 14/22

15 DSC???????????? OE???????????? 开关波形 ( 续 ) CLK t DS DSP t S DDRESS BWE, BWX GW CE DV Data in (D) High-Z Data Out (Q) BURST RED Extended 注释 : t CH t DH t H t CYC t CL t DS t DH 图 4. 写周期时序 1 2 Byte write signals are ignored for first cycle when DSP initiates burst??tweh t WES t CEH?tCES t OEHZ t DS t DH D(1) Single WRITE BURST WRITE [19 20]???3 DV suspends burst DSC extends burst D(2) D(2 + 1) D(2 + 1) D(2 + 2) D(2 + 3) D(3) D(3 + 1) D(3 + 2)?DON T CRE UNDEFINED CY7C1444KV33 BURST WRITE 文档编号 : 版本 * 页 15/22 t DS t DH t WES t WEH t DVS t DVH 19. 在该框图中, 如果 CE 为低电平 :CE 1 为低电平, CE 2 为高电平以及 CE 3 为低电平如果 CE 为高电平 :CE 1 为高电平, 或 CE 2 为低电平, 或 CE 3 为高电平 20. 通过将 GW 设为低电平, 或将 GW 设为高电平 BWE 以及 BW X 设为低电平, 可以启动全宽写操作

16 ??????????? 开关波形 ( 续 ) CLK DSP DSC DDRESS BWE, BWX CE 1? CY7C1444KV33 图 5. 读 / 写周期时序 [ ] t CYC t CH t CL t DH t S t H t WES t WEH t CES?? t DS t CEH DV OE t CO t DS t DH Data In (D) High-Z t CLZ t OEHZ D(3) t OELZ D(5) D(6) Data Out (Q) High-Z Q(1) Q(2) Q(4) Q(4+1) Q(4+2) Back-to-Back REDs Single WRITE?DON T CRE?UNDEFINED BURST RED Q(4+3) Back-to-Back WRITEs 注释 : 21. 在该框图中, 如果 CE 为低电平 :CE 1 为低电平, CE 2 为高电平以及 CE 3 为低电平如果 CE 为高电平 :CE 1 为高电平, 或 CE 2 为低电平, 或 CE 3 为高电平 22. 如果一个新读取访问并非由 DSP 或 DSC 启动, 那么写周期发生后, 数据总线 (Q) 一直处于高阻态 23. GW 为高电平文档编号 : 版本 * 页 16/22

17 开关波形 ( 续 ) CLK ZZ I SUPPLY? t ZZ t ZZI I DDZZ? 图 6. ZZ 模式时序 [24 25] t RZZI t ZZREC CY7C1444KV33 LL INPUTS (except ZZ) DESELECT or RED Only Outputs (Q) High-Z?DON T CRE 注释 : 24. 进入 ZZ 模式时, 必须取消选择该器件有关取消选择器件的所有可能信号条件, 请参考周期说明表 25. 退出 ZZ 睡眠模式时, DQ 处于高阻态文档编号 : 版本 * 页 17/22

18 订购信息赛普拉斯提供此类型产品的其他版本, 可使用许多不同的配置和功能下表仅包含目前可以供应的部件列表有关所有选项的完整列表, 请访问赛普拉斯网站并参考上的产品汇总页, 或联系您的当地销售代表赛普拉斯公司拥有一个由办事处解决方案中心工厂代表和经销商组成的全球性网络要查找距您最近的办事处, 请访问速度订购代码封装图芯片和封装类型工作范围 250 CY7C1444KV33-250XC 引脚 TQFP ( mm) 无铅商业级 (MHz) 订购代码定义 -250XC CY 7 C 14XX K V X C 温度范围 : C = 商业级无铅封装类型 : = 100 引脚 TQFP 速度等级 :250 MHz V33 = 3.3 V 加工技术 :K = 65 nm 1444 = DCD, 1Mb 36 (36Mb); 1445 = DCD, 2Mb 18 (36Mb) 技术代码 :C = CMOS 市场代码 :7 = SRM 文档编号 : 版本 * 页 18/22

19 封装图图引脚 TQFP ( mm) 100R 封装外形, *E 文档编号 : 版本 * 页 19/22

20 缩略语缩略语 CE I/O NoBL OE SRM TQFP WE 芯片使能输入 / 输出无总线延迟输出使能静态随机存取存储器薄型四方扁平封装写入使能说明文档规范测量单位符号 C 摄氏度 MHz 兆赫兹 µ 微安 m ms ns pf V W 毫安毫秒纳秒皮法伏特瓦特测量单位文档编号 : 版本 * 页 20/22

21 文档修订记录页文档标题 :CY7C1444KV33/, 36 Mbit (1 M 36/2 M 18) 管道式 DCD 同步静态存储器文档编号 : 版本 ECN 编号提交日期变更者变更说明 ** /24/2015 WEIZ 本文档版本号为 Rev**, 译自英文版 Rev*D * /08/2015 PRIT 转为最终文档英语 * E 翻译成中国规格文档编号 : 版本 * 页 21/22

22 销售解决方案和法律信息全球销售和设计支持赛普拉斯公司拥有一个由办事处解决方案中心厂商代表和经销商组成的全球性网络要寻找离您最近的办事处, 请访问赛普拉斯所在地产品 PSoC 解决方案汽车用产品 cypress.com/go/automotive psoc.cypress.com/solutions 时钟与缓冲器 cypress.com/go/clocks PSoC 1 PSoC 3 PSoC 4 PSoC 5LP 接口 cypress.com/go/interface 赛普拉斯开发者社区照明与电源控制 cypress.com/go/powerpsoc 社区论坛博客视频训练 cypress.com/go/plc 存储器 cypress.com/go/memory 技术支持 PSoC 触摸感应产品 USB 控制器无线 / 射频 cypress.com/go/psoc cypress.com/go/touch cypress.com/go/usb cypress.com/go/wireless cypress.com/go/support 赛普拉斯半导体公司, 此处所包含的信息可能会随时更改, 恕不另行通知除赛普拉斯产品内嵌的电路外, 赛普拉斯半导体公司不对任何其他电路的使用承担任何责任也不根据专利或其他权利以明示或暗示的方式授予任何许可除非与赛普拉斯签订明确的书面协议, 否则赛普拉斯不保证产品能够用于或适用于医疗生命支持救生关键控制或安全应用领域此外, 对于可能发生运转异常和故障并对用户造成严重伤害的生命支持系统, 赛普拉斯不授权将其产品用作此类系统的关键组件若将赛普拉斯产品用于生命支持系统, 则表示制造商将承担因此类使用而招致的所有风险, 并确保赛普拉斯免于因此而受到任何指控所有源代码 ( 软件和 / 或固件 ) 均归赛普拉斯半导体公司 ( 赛普拉斯 ) 所有, 并受全球专利法规 ( 美国和美国以外的专利法规 ) 美国版权法以及国际条约规定的保护和约束赛普拉斯据此向获许可者授予适用于个人的非独占性不可转让的许可, 用以复制使用修改创建赛普拉斯源代码的派生作品编译赛普拉斯源代码和派生作品, 并且其目的只能是创建自定义软件和 / 或固件, 以支持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用除上述指定的用途外, 未经赛普拉斯明确的书面许可, 不得对此类源代码进行任何复制修改转换编译或演示免责声明 : 赛普拉斯不针对此材料提供任何类型的明示或暗示保证, 包括 ( 但不仅限于 ) 针对特定用途的适销性和适用性的暗示保证赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的权利赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任对于合理预计可能发生运转异常和故障, 并对用户造成严重伤害的生命支持系统, 赛普拉斯不授权将其产品用作此类系统的关键组件若将赛普拉斯产品用于生命支持系统中, 则表示制造商将承担因此类使用而招致的所有风险, 并确保赛普拉斯免于因此而受到任何指控产品使用可能受适用于赛普拉斯软件许可协议的限制文档编号 : 版本 * 修订日期 pril 10, 2015 页 22/22 i486 是英特尔公司的商标, 另外 Intel 和 Pentium 是其公司的注册商标本文件中介绍的所有产品和公司名称均为其各自所有者的商标

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36 Mbit ( M 36) 流水线 (pipelined) 同步 SRAM 36 Mbit ( M 36) 流水线同步 SRAM 特性支持总线的运行速度高达 250 MHz 可用的速度范围为 250 流水线操作的输入和输出寄存器 2.5 V 内核供电电压 2.5 V I/O 供电电压快速的时钟至输出的时间 2.5 ns ( 对于 250 MHz 器件 ) 提供了高性能的 3--- 访问速率