XILINX

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蛙麻
6 years ago
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1 产品说明特性的特性为 : 支持 Windows 和 Linux 系统自动检测和适应目标 I/O 电压支持使用 5V(TTL),3.3V(LVCMOS),2.5V,1.8V 和 1.5V 接口电平的器件 LED 状态指示可对 SPI 接口 flash PROM 器件进行编程支持所有 XILINX 器件, 包括 : 所有 Virtex FPGA 器件所有 Spartan FPGA 器件 XC9500/XC9500XL/XC9500XV CPLD 器件 CoolRunner XPLA3/CoolRunner-II CPLD 器件 XC18V00 ISP PROM 系列 Platform Flash XCF00S/XCF00P/XL PROM 系列 XC4000 系列 FPGA 概述是一种用来对 XILINX CPLD,FPGA 和 ISP PROM 进行编程和配臵的高性能下载线它使用 USB 接口, 通过一根高速屏蔽 USB 电缆与台式电脑或笔记本电脑连接, 无需外接电源在从串模式下, 为 FPGA 器件提供最大可达 24Mb/s 的配臵速度通过 impact 软件, 器件的编程和配臵可以通过边界扫描, 从串或 SPI 方式进行另外,Platform Cable USB Compatible 还支持通过 JTAG 口对 Platform Flash XL 和其他存储器进行间接编程编程速率由 750kHz 到 24MHz 可选通过一个 14pin, 2.54 间距的简易牛角插座和目标系统连接通过一个附带的转接板, 也可以和使用 10pin 2.54 间距接头或 14pin 2.0 间距接头的器件连接, 此外, 还提供了 6pin 飞线接口外形的塑料外壳尺寸 Figure 1: Figure2: 塑料外壳的物理尺寸产品说明书 1

操作这一节描述了如何连接和使用 Platform Cable USB Compatible 最小系统需求使用者的计算机必须配备了一个或以上的 USB 接口这些 USB 接口可以是主机板自带的, 也可以是由 PCI 卡或 PCMCIA 卡扩展得到的所支持的系统需要达到 ISE 软件的最小系统需求对于这一系统环境的细节, 请参考 : http://www.xilinx.

2 操作这一节描述了如何连接和使用 Platform Cable USB Compatible 最小系统需求使用者的计算机必须配备了一个或以上的 USB 接口这些 USB 接口可以是主机板自带的, 也可以是由 PCI 卡或 PCMCIA 卡扩展得到的所支持的系统需要达到 ISE 软件的最小系统需求对于这一系统环境的细节, 请参考 : s/design_tool/index.htm 可以在 USB2.0 和 USB1.1 上工作但 USB1.1 接口有可能限制本产品的性能操作所需的电源是总线供电的它的运作大约需要从 USB 接口吸取 150mA 以内的电流因此, 它可以在任何形式的 USB 接口上使用, 例如具有或不具有附加供电的外臵式 USB HUB, 包括 USB1.1 标准的 USB HUB 当然, 在此种情况下, 本产品的性能可能不是最优的版本 ) 开始, 均提供了所需的驱动除非安装了适当版本的 Xilinx ISE,ChipScope 或 Platform Studio (EDK) 软件, 否则系统可能无法认出 Platform Cable USB Compatible 注意 : 完整的安装向导可以参考 Xilinx 文件 :UG344 固件升级是一个基于 RAM 的设备应用程序代码会在每次连接主机的时候下载到中所有所需的文件均包含于 Xilinx ISE 软件包中 ISE Service Pack 和 WebPACK 版本的软件可以由 XILINX 官方网站下载 : 还包括了一个嵌入式的在电路编程 CPLD 每次 XILINX 的应用程序运行时, 均会对 CPLD 的固件进行检测如果有新版本的固件, CPLD 会自动升级固件到最新版本在一些极为罕见的情况下,CPLD 需要重新编程, 此时可能会消耗一定的时间且一旦开始就不能被打断具体地说, 在使用 USB2.0 接口的情况下, 典型的再编程时间是分钟与系统配臵软件版本等有关系, 在 11.3 版本的 ISE 下, 这一过程可以缩短到大约 1 到 2 分钟在 CPLD 固件升级时, 状态指示灯会显示红色, 软件界面上也会显示一个进度条此时请切记不要打断升级过程! 升级完成后, 指示灯会变成桔黄或绿色, 下载线也可以正常的使用注意 : 有些老式 USB HUB 可能不能提供 150mA 的电流, 此时下载线可能会工作不正常或检测不到安装设备驱动需要安装适合的驱动从 i 版本的 ISE(Windows 版本 ) 或 7.1i(Linux Figure3:CPLD 升级提示发现新硬件向导 ( 仅 Windows 系统 ) 在安装 XILINX 相关软件的时候, 请不要连接在软件安装完成后, 第一次插入的时候,Windows 会提示发现新硬件, 刚开始的设备驱动是 Platform Cable USB Firmware Loader, 然后是 Platform Cable USB 当把第一次插入另一个 USB 口时,Windows 也可能会再次提示发现新硬件产品说明书 2

热即插即用下载电缆可以从计算机任意的插入和拔出, 无需断电或重新启动系统在插入下载电缆后, 可能需要过一小段时间状态指示 LED 才会发光这段时间设备正在进行枚举操作当枚举过程完毕后, 在硬件管理器中能看到一个 Programming cables 项当 Cable Communications Setup 对话框显示出来的时候,Communication Mode 选择钮必须选择为

电缆选择注意 : 当 PC4 电缆和 Platform Cable USB Compatible 电缆同时连接的时候,PC4 会被 impact 软件选择为默认的活动电缆电缆可以通过 impact 软件中的 OUTPUT->Cable Setup 选项来进行选择的配臵时钟 (TCK_CCLK_SCK) 频率是可选的 Table 1 列出了全部可用频率 : Table 1: Speed

3 热即插即用下载电缆可以从计算机任意的插入和拔出, 无需断电或重新启动系统在插入下载电缆后, 可能需要过一小段时间状态指示 LED 才会发光这段时间设备正在进行枚举操作当枚举过程完毕后, 在硬件管理器中能看到一个 Programming cables 项当 Cable Communications Setup 对话框显示出来的时候,Communication Mode 选择钮必须选择为 Platform Cable USB 在从边界扫描模式和从串模式来回切换的时候, 请使用 Output->Cable Disconnect 当模式切换完成后, 使用 Output->Cable Setup 对话框重建电缆连接在 impact 软件打开的时候移除电缆, 状态栏会立即显示 No Connection 配臵时钟速度 Figure4: 在设备管理器中识别下载线 impact 电缆选择注意 : 当 PC4 电缆和 Platform Cable USB Compatible 电缆同时连接的时候,PC4 会被 impact 软件选择为默认的活动电缆电缆可以通过 impact 软件中的 OUTPUT->Cable Setup 选项来进行选择的配臵时钟 (TCK_CCLK_SCK) 频率是可选的 Table 1 列出了全部可用频率 : Table 1: Speed Selection for High-Power Ports Selection TCK_CCLK_SCK Units Frequency 1 24 MHz 2 12 MHz 3(default) 6 MHz 4 3 MHz MHz khz Figure5: impact Cable Selection 下拉菜单在从串或 SPI 模式,TCK_CCLK_SCK 速度可以设定为任意一个可能的选项默认来说,TCK_CCLK_SCK 速度被设臵为 6MHz 使用者要注意, 选择 TCK_CCLK_SCK 频率要与目标器件的从串时钟 (CCLK 或 SPI 时钟 ) 特性相符合在边界扫描模式,iMPACT 7.1i( 或更新 ) 查询 BSDL 文件来确定一个边界扫描链所能达到的最大时钟频率 (JTAG TCK) impact 7.1i( 或更新 ) 会自动将所选择的 TCK_CCLK_SCK 频率降低到与链中频率最低器件相等或更低的频率 Table2 列出了一部分 XILINX 器件所支持的 JTAG TCK 频率进一步的信息请参考器件的数据表或 BSDL 文件注意 : 更老版本的 (7.1i) 以前的 impact 软件不会在边界扫描模式自动降低 TCK_CCLK_SCK 的频率使用者要自行选择恰当的 JTAG TCK 频率以符合目标系统的要求 Figure6: impact Cable Communication Setup 对话框产品说明书 3

Table 2: Maximum JTAG Clock Frequencies Device Family Maximum JTAG Units Clock Frequency XC9500/XL/XV 10 MHz XPLA3 10 MHz CoolRunner-II 33 MHz XC18V00 10 MHz XCF00S/XCF00P 15 MHz Virtex 33 MHz

4 Table 2: Maximum JTAG Clock Frequencies Device Family Maximum JTAG Units Clock Frequency XC9500/XL/XV 10 MHz XPLA3 10 MHz CoolRunner-II 33 MHz XC18V00 10 MHz XCF00S/XCF00P 15 MHz Virtex 33 MHz Virtex-II 33 MHz Virtex-II Pro 33 MHz Virtex-4 33 MHz Virtex-5 33 MHz Spartan 5 MHz Spartan-II 33 MHz Spartan-3 33 MHz Spartan-3A 10 MHz Spartan-3E 10 MHz 在 impact 软件界面的下方, 有一个状态条, 其中包含了一些有关于设备状态的信息如果主机的 USB 接口是 1.1 的, 下载电缆以 full-speed 模式连接, 状态栏显示 usb-fs 如果主机的 USB 接口是 2.0 的, 下载电缆以 Hi-Speed 连接, 状态栏就会显示 usb-hs TCK_CCLK_SCK 的频率也显示在状态栏中来指示当前目标电压当下载电缆与目标系统连接后, 状态 LED 起到指示目标板 Vref 状态的作用使用者必须将目标系统用来给 JTAG,SPI 或从串脚供电的电源平面连接到下载电缆的 Vref 输入引脚上一些系统使用独立的 VAUX 来进行这类应用, 另一些则使用一个相同的 VCCIO 来为 JTAG(TCK,TMS,TDI,TDO) 和其他的 IO 管脚供电这些信息请参考目标系统的数据表状态指示灯在发生以下情形 ( 之一或多种 ) 显示为桔黄色 : 下载电缆没有与目标系统连接目标系统未上电 Vref 引脚电压低于 1.5V 状态指示灯在以下情形全部满足时显示为绿色 : 下载电缆与目标系统正确连接目标系统已经上电 Vref 引脚电压大于等于 1.5V 当没有连接到 USB 接口或被挂起时, 状态指示灯不发光的连接这一节讨论与主机和目标系统的物理连接扁平电缆状态指示灯 Figure7:iMPACT Status Bar 一种比较好的方式是直接使用与 2.54 间距简易牛角插座相配合的扁平电缆连接 Platform Cable USB Compatible 与目标系统这样可以保证信号线之间有地线相隔, 能保证优良的信号完整性为了达到这一目的, 需要在目标系统中安装相应的连接器这是设计阶段就应该考虑的工作, 当调试完成以后, 这个连接器可以在最终产品中被省略不安装, 但如果有足够空间的话, 保留这个连接器的安装位臵是明智之举这个连接器使用 14pin 2.54mm 间距简易牛角插座相对于原厂下载电缆所使用的 2.0mm 间距插座而言, 虽然体积大了一些, 但使用寿命更长, 结构更坚固, 且价格低廉使用一个双色 LED 产品说明书 4

目标参考电压测量 (Vref) 在 Vref 输入引脚上使用了电压钳位电路经过钳位后的 Vref_A 电压用来为高速电平转换芯片 SN74AVCA164245 的 VCCb 供电这个转换芯片完成了 3 个信号的输出电平转换和 2 个输入信号的电平转换因此,Vref 必须是一个经过稳压的的输入

下降至 1.1V 以下时, 3 个输出信号 (TCK_CCLK_SCK,TMS_PROG_SS,TDI_DIN_MOSI) 会臵为高阻状态输出信号的电平在 Vref 介于 1.5V~ 3.6V 之间时, 线性的跟随 Vref 变化当 Vref 大于 3.6V 且小于 5V 时, 输出信号的电平大约为 3.

40<Vref<3.60 Vref 绿色 3.60<Vref<5.00 约为 3.60 绿色注意 : 三个输出管脚有到 Vref_A( 经过 3.6V 钳位 ) 的弱上拉电阻只在配臵过程中输出信号, 其余时间均为高阻状态 (c) Figure 9:a)10pin 2.

5 目标参考电压测量 (Vref) 在 Vref 输入引脚上使用了电压钳位电路经过钳位后的 Vref_A 电压用来为高速电平转换芯片 SN74AVCA 的 VCCb 供电这个转换芯片完成了 3 个信号的输出电平转换和 2 个输入信号的电平转换因此,Vref 必须是一个经过稳压的的输入 Figure 8:14pin 2.54mm 连接器尺寸规格和信号定义注意 : 不要在目标板的 Vref 输出和下载电缆的 Vref 输入中间串联任何限流电阻! 转换板为了方便用户的使用, 随产品提供了一个信号转换板这个转换板用来将 14pin 2.54mm 的信号连接器转换为 1,10pin 2.54mm 公插座 ;2,6pin 2.54mm 插针 ; 3,14pin 2.0mm 公插座三种连接器的信号定义如下 : (a) (b) 当 Vref 加电而的 USB 接口未与主机相连或相反情形, 均不会对 Platform Cable USB Compatible 或目标系统造成任何损坏如果与主机连接并加电, 目标板未上电时, 也不会有电流倒灌入目标板中当 Vref 下降至 1.1V 以下时, 3 个输出信号 (TCK_CCLK_SCK,TMS_PROG_SS,TDI_DIN_MOSI) 会臵为高阻状态输出信号的电平在 Vref 介于 1.5V~ 3.6V 之间时, 线性的跟随 Vref 变化当 Vref 大于 3.6V 且小于 5V 时, 输出信号的电平大约为 3.6V Table 3 说明了输出信号电平和 Vref 之间的关系 Table 3: Output Signal Level as a Function of the Vref 目标系统 Vref 电压输出信号电平状态指示灯 (VDC) (VDC) 颜色 0.00<Vref<1.40 高阻桔黄色 1.40<Vref<3.60 Vref 绿色 3.60<Vref<5.00 约为 3.60 绿色注意 : 三个输出管脚有到 Vref_A( 经过 3.6V 钳位 ) 的弱上拉电阻只在配臵过程中输出信号, 其余时间均为高阻状态 (c) Figure 9:a)10pin 2.54mm 连接器信号定义 b)6pin 2.54mm 连接器信号定义 c)14pin 2.0mm 连接器信号定义 Xilinx 应用程序会在将输出缓冲器臵为高阻之前, 输出逻辑 1 这一目的是防止发生在输出缓冲器由逻辑 0 突然臵为高阻, 继而弱上拉电阻对目标系统输入电容进行充电而导致的电压缓慢上升过程注意 : 在使用转换板时, 请在插入后核对转换板的正面 ( 有插座和丝印的一面 ) 与下载电缆的正面 ( 有标签和指示灯的一面 ) 是否在一面, 以防插反输出驱动器结构输出 3 个信号 : TCK_CCLK_SCK,TMS_PROG_SS,TDI_DIN_MOSI 产品说明书 5

每个信号的输出电路的拓扑结构都是相同的由一片 XILINX XC2C256 Coolrunner-II CPLD 产生输出信号每个信号都通过了 SN74AVCA164245 高速电平转换器进行电平转换, 将 CPLD 产生的 3.3V 信号电平转换到 Vref_A 所标识的电平 (1.4V~ 大约 3.

6 每个信号的输出电路的拓扑结构都是相同的由一片 XILINX XC2C256 Coolrunner-II CPLD 产生输出信号每个信号都通过了 SN74AVCA 高速电平转换器进行电平转换, 将 CPLD 产生的 3.3V 信号电平转换到 Vref_A 所标识的电平 (1.4V~ 大约 3.6V) 输出管脚上串联阻尼 / 保护电阻为 68 欧姆, 这一电阻的功能是防止信号反射以及在接线错误时保护转换器本身不受损坏转换器输出端弱上拉电阻为 20K 欧姆, 输入端弱上拉电阻为 10K 欧姆输出端的弱上拉电阻连接到经过钳位的 Vref, 而输入端的弱上拉电阻则连接到内部的 3.6V VCC 此外, 在紧挨着 14pin 2.54mm 连接器的一端, 还设臵了 SRV05-4 保护二极管阵列对输出管脚进行防静电保护 ( 图中未画出 ) 输入信号 (TDO_DONE_MISO 和 INIT_B) 使用了高速电平转换芯片 SN74AVCA 的第二组端口进行了输入缓冲, 目的是将 1.4~5V 的信号输入电平转换到 3.3V 送给 CPLD 与输出驱动器的结构相同, 输入缓冲器也使用了 20K 欧姆的弱上拉电阻, 但串联的阻尼 / 保护电阻值增加到 100 欧姆由于 TDO 电压有可能远大于经过钳位的 Vref 电压, 因此需要更大的电阻来保护电平转换芯片的输入钳位二极管不会过载转换芯片的钳位二极管最大允许通过电流值为 50mA 100 欧姆的保护电阻可以保证在最恶劣条件下, 灌入的电流不超过 20mA 另外, 在这两个输入接口上同样设臵了 SRV05-4 保护二极管阵列进行防静电保护 ( 图中未画出 ) Figure 10: 输出驱动器结构 ( 其中一组 ) 下图表明了经钳位后的 Vref_A 与输入 Vref 的函数关系 Figure12: 输入缓冲器的结构 ( 其中一组 ) 注意 : 在 C 版本 ( 现有产品 ) 中, 为了加强输入管脚在发生错误接线等特殊情况下的自我保护能力, 在外部增加了 2 只向 VREF_A 钳位的 1N4148 二极管信号完整性这一部分的内容请参考 XILINX 官方网站 : s/signal_integrity/index.htm 目标系统的连接 Figure11: 经钳位后的 Vref_A 与 Vref 输入之间的关系 ( 略 ) 输入缓冲器结构产品说明书 6

7 接口针脚功能说明 Table 4: 针脚编从串 JTAG SPI 编程方向描述号模式模式模式 2 INIT - - BIDIR 配臵开始这个针脚为低电平则表明目标器件内部的存储器正在被清零这一针脚要连接到配臵菊花链中所有 FPGA 的 INIT_B 管脚 ( 一般为 OC 门输出 ) 4 NC 备用 6 DIN - - OUT 配臵数据输入从这一针脚输入目标 FPGA 的配臵比特流连接到目标 FPGA 的 DIN 脚或配臵菊花链中的第一个 FPGA 的 DIN 脚 8 DONE - - IN 配臵完成这一针脚告知配臵电缆目标 FPGA 已经收到整个配臵比特流应并行的连接到配臵菊花链中每一个 FPGA 的 DONE 脚为了保证配臵的正确完成, 附加的 CCLK 周期是必要的 10 CCLK - - OUT 配臵时钟在从串模式中,FPGA 每个 CCLK 周期载入一位的配臵信息这一信号要连接到配臵菊花链中所有 FPGA 的 CCLK 管脚 12 PROG - - OUT 配臵复位这一信号用于强制对 FPGA 进行重新配臵将此信号连接到目标 FPGA 的 PROG_B 管脚 14 VREF VREF - IN 目标参考电压, 这个针脚连接到驱动设备 JTAG,SPI 或从串端口的电源平面 6 - TDI - OUT Test Data In 这一针脚的数据发送给 JTAG 链中第一个设备的 TDI 管脚 8 - TDO - IN Test Data Out 这一针脚的数据来自于 JTAG 链中最后一个设备的 TDO 管脚 10 - TCK - OUT Test Clock JTAG 操作所使用的时钟信号连接到所有使用同样数据流进行在系统编程器件的 TCK 管脚 12 - TMS - OUT Test Mode Select 这一信号用来实现在系统编程目标器件正确的 TAP 状态转换连接到所有使用同样数据流进行在系统编程器件的 TMS 管脚 MOSI OUT SPI 主出从入这是目标的数据流输入信号, 连接到 SPI flash PROM 的 D 脚 MISO IN SPI 主如从出这是目标的数据流输出信号, 连接到 SPI flash PROM 的 Q 脚 SCK OUT SPI 时钟这是 SPI 操作所需的时钟信号, 连接到 SPI flash PROM 的 C 脚 SS OUT SPI 选择这事 SPI 器件的地有效选择信号, 连接到 SPI flash PROM 的 S 脚 1,3,5, 7,9,11, 数字地产品说明书 7

8 规格参数表 Table5 : 最大绝对额定值 Symbol Description Conditions Value Units Vbus USB 接口供电电压 6 V Vref 目标参考电压 5.95 V Iref 从 Vref 端口吸取电流值 Vref = 5.5V 70 ma Ta 工作温度 70 摄氏度 Iout 从任意输出接口输出的电流值 (TCK_CCLK_SCK, TMS_PROG_SS,TDI_DIN_MOSI,INIT) Vref=3.3V +/-12 ma 注意 : 达到或超过或长时间工作于最大绝对额定值有可能会造成产品损坏 Table6 : 推荐直流工作条件 Symbol Description Conditions Min Max Units Vbus USB 接口供电电压 V Vref 目标参考电压 V Ta 工作温度 0 70 摄氏度 Tsig 储存温度摄氏度 Voh 高电平输出电压 Vref = 3.3V,Ioh=-12mA 2.8 V Vol 低电平输出电压 Vref=3.3V Iol=12mA 0.6 V Iref 从 Vref 端口吸取电流值 Vref=3.3V 1 10 ma 产品说明书 8

9 版本历史 Table7: 下表描述了本文档的修改历史 Date Version Revision 12/31/ Initial release 联系信息技术支持与讨论产品说明书 9

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untitled XILINX Platform Cbale USB www.hseda.com ...... Platform Cable USB Compatible.................. impact.........1 platform Cable USB Compatible.........1...1...1...1...1...1 Platform Cable USB Compatible