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畜怡白
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1 國立勤益科技大學電子工程系互補式進位加法器電路設計指導教授 : 董秋溝班級 : 四子四丙學號 : 姓名 : 蔡立國中華民國 100 年 01 月 17 日

2 目錄 1. 摘要簡介全加器的研究與分析全加器的結構全加器的優缺點分析新的兩位元加法器電路設計偶位元全加器電路奇位元全加器電路模擬結果與比較環境設定 bit 加法器電路測試 bit 加法器電路測試結論附錄 BIT 加法器功能模擬圖 BIT 加法器時間延遲模擬圖 BIT 加法器時間延遲模擬圖參考資料

3 1. 摘要 : 本論文將顛覆以往的概念, 我提出一個全新架構的 2-bit 加法器設計理念, 取代以往 1-bit 全加器的結構概念, 因為通常電路都是以偶數位元來做連接而我的研究是利用混合式 CMOS 邏輯設計, 實現一個強健的輸出驅動能力高穩定性速度更快且電晶體數目少, 且可同時操作於深次微米下的全加器新的 2-bit 加法器, 不論是奇數或偶數位元電路, 都只使用了 18 顆電晶體來實現, 比起其他已發表電路串接而成的 2-bit 加法器, 新的 2-bit 加法器, 所使用的電晶體數目減少許多, 將使未來晶片面積更為縮小, 更為容易電路佈局我將新的電路嵌入 16-bit 電路時, 發現新的設計, 不僅在時間延遲方面, 其 PDP, 更能勝過其他同類型電路的延遲, 使電路的工作速度更為提高 2. 簡介 : 現今對於可攜式電子產品的要求越來越高, 使得設計者必須在以下幾個層面努力發展, 如 : 更少的電晶體數目更小的晶片面積更快的運算速度更低的功率消耗更長的電池壽命更高的穩定性能等方面圖 1. 微處理機功率消耗衰減圖現今高性能處理機功率消耗衰減量的分配圖 ( 如圖 1), 在資料路徑部分大約佔了總系統功率消耗的 30%, 而全加器廣泛的被使用在資料處理路徑上, 因此要使全加器達到最佳的性能, 必須仔細設計與分析 3

4 3. 全加器的研究與分析 3.1 全加器的結構 1. XOR-XOR-Based Full Adder 圖 2.XOR-XOR-Based Full Adder 在這一類型中 ( 如圖 2),Sum 和 Cout 是根據 = A B 來設計的, 我們將此與的函數代入 Module 2 和 Module 3 中, 得到 Sum 和 Cout 的輸出布林式為 : Sum = A B Cin = Cin Cout = A. + Cin 2. XNOR-XNOR-Based Full Adder 4

5 圖 3.XNOR-XNOR-Based Full Adder 在這一類型中 ( 如圖 3),Sum 和 Cout 是根據 = A B 來設計的, 我們將此與的函數代入,Module 2 和 Module 3 中, 得到 Sum 和 Cout 的輸出布林式為 : Sum = A B Cin = Cin Cout = A. + Cin 3. Centralized Full Adder 圖 4. Centralized Full Adder 在這一類型中 ( 如圖 4),Sum 和 Cout 是根據 = A B, = A B 來設計的, 我們將此與的函數代入,Module 2 和 Module 3 中, 得到 Sum 和 Cout 的輸出布林式為 : Sum = Cin = Cin + Cin Cout = A. + Cin 5

6 3.2 全加器的優缺點分析 1. 標準靜態 CMOS 全加器 C0 C0 C0 S0 C0 C0 C1 C0 圖 5. 標準靜態 CMOS 全加器標準靜態 CMOS 全加器布林式為 : S 0 = ( + + C0) C1 + ( C0) C 1 = ( + ) C0 + ( ) 這種設計 ( 如圖 5) 是最基本的 CMOS 結構, 此款全加器優點在於提供優良的全擺幅輸出能力和良好的輸出驅動能力, 以及對調節電壓與電晶體尺寸有可靠的穩定度, 而且能操作在低電源電壓下, 並且採用鏡射式的設計, 所以電路在佈局時, 相當容易主要缺點是靜態 CMOS 電路有很大的 PMOS 電路存在, 因為必須一比一搭配 NMOS 電路, 但 NMOS 電路的電子流動性高, 因此 PMOS 電路的性能為了達到預期的效果, 所以 PMOS 電路尺寸必須變大, 將使得整個電路面積變大, 又加上必須使用 28 顆電晶體的緣故, 最後佈局面積也隨之變大 6

7 2.NEW PSC 全加器 C0 S0 C1 圖 6.NEW PSC 全加器 7

8 圖 7.NEW PSC Module 1 圖 8. NEW PSC Module 3 NEW PSC 全加器布林式為 : S 0 = ( ) C0 = C0 = C0 + C0 C 1 = + C0 這種設計 ( 如圖 6) 是採用混合式 CMOS 電路設計, 因此可拆分為三個 Module 來分析, 如下 : 首先 Module 1( 如圖 7), 電路中間利用二顆 PMOS 與二顆 NMOS, 改善了電源電壓提升或降低時, 所產生的速度降低, 其效果相當的不錯, 且能有更良好的全擺幅輸出能力, 但由於多加入四顆電晶體, 這使得在功率消耗上, 更為增加, 且佈局面積也更為增加再來 Module 3( 如圖 8) 使用了標準靜態 CMOS 方式, 具有良好的雜訊容限, 且電壓調節性佳, 但這種方式會使得晶片需要大面積來佈局 NEW PSC 電路使用了 26 顆電晶體組成, 將使得在佈局上使用面積大, 而且在 Module 1 電路部份, 同時存在 CPL 與 CMOS 的設計方式, 使得電路複雜, 因此佈局的難度又更為提高 8

9 3.YBRID CMOS 全加器 C0 S0 C1 圖 9.YBRID CMOS 全加器圖 10.YBRID CMOS Module 1 9

10 圖 11.YBRID CMOS Module 3 YBRID CMOS 全加器布林式為 : S 0 = ( ) C0 = C0 = C0 + C0 C 1 = C0 + 首先 Module 1( 如圖 10), 前方使用了四個電子流動性高的 NMOS 電路, 會使得電路傳輸快速, 而後方使用兩個 PMOS 電路組合成交叉偶合方式, 會使得電路有良好的全擺幅輸出能力再來 Module 3( 如圖 11) 前方使用了傳輸閘電路來提高速度, 而後方搭配標準靜態 CMOS 電路以確保全擺幅輸出, 但此電路使用了傳輸閘電路, 使得電路輸出驅動能力會降低, 所以必須搭配反相器來提高輸出驅動能力, 因此也會增加了電晶體數目及功率消耗此電路使用 24 顆電晶體來製作, 在晶片面積的使用上, 更為減少, 但電路一樣使用不同設計方式來組成, 使得佈局不具有規則性, 因此雖然晶片面積將縮小, 但未來在佈局上, 仍需要花費較多時間另外, 此電路存在一個因素, 在多位元串接時, 電路的延遲時間相當的大, 而且串的位元數越多, 消耗的功率相當的大, 因此不適用於多位元串接以上三種全加器, 在串接成 2-bit 加法器電路後, 各有不同的優缺點, 而接下來我所提出的全新 2-bit 加法器電路, 雖然在功率消耗方面較不理想, 但速度是最快速的, 因此連帶 PDP 也隨之亮眼, 且電晶體數目也減少許多, 在未來晶片面積上也勢必縮小 10

11 4. 新的兩位元加法器電路設計新的電路我將它分為偶位元以及奇位元, 此電路一樣採用混合式的設計方式來實現電路, 因此新的電路可以集合眾家之長, 以補之短 4.1 偶位元全加器電路圖 12.NEW_EVEN Module 1 C0 S0 圖 13.NEW_EVEN Module 2 C0 C1 圖 14.NEW_EVEN Module 3 11

12 NEW EVEN 全加器布林式為 : S 0 = ( ) C0 = C0 = C0 + C0 C 1 = + C0 首先是 Module 1( 如圖 12), 一樣採用 YBRID CMOS 的 Module 1, 使用了四個電子流動性高的 NMOS 電路, 會使得電路傳輸快速, 而後方使用兩個 PMOS 電路組合成交叉偶合方式, 會使得電路有良好的全擺幅輸出能力, 所以講求快速不延遲又穩定再來是 Module 2( 如圖 13), 也是跟上文中的兩種混合式電路一樣, 使用了傳輸閘提高速度, 但不同的是在最後輸出沒有加上反相器, 來提高輸出驅動能力, 因為我認為在和的部分, 不須推動下一級電路, 所以將它解省掉, 而電晶體可減少兩個, 因此在輸入部分會跟上文中的兩種 Modelu 2 電路相反最後是 Module 3( 如圖 14), 使用了兩個傳輸閘來達成, 也是為了傳輸的速度而採用的, 而進位輸出必須推動下一級電路, 所必須加一個反相器來增加輸出的驅動能力, 不過電晶體數量也大為減少, 而輸出的信號也會反相, 所以必須搭配下面的奇數位元電路來配合 C0 S0 C1 圖 15.NEW_EVEN 完整組合電路 ( 如圖 15), 此電路設計概念, 一切講求速度而生成的, 而 12

13 且此電路只使用了 18 顆電晶體, 是以上電路中最少的, 雖然一樣是不規則的混合電路組成, 在未來佈局將不太好規劃, 但電晶體很少想必面積也是很小的 4.2 奇位元全加器電路 C1 S1 圖 16.NEW_ODD Module 2 C1 A1 C2 圖 17.NEW_ODD Module 3 NEW ODD 全加器布林式為 : S 1 = ( A1 B1) C1 = C1 = C1 + C1 C 2 = A1 + C1 首先是 Module 2( 如圖 16), 電路組成跟偶位元一樣, 不過因為在偶位元電路的進位輸出是反相, 所以傳輸閘和 NMOS 及 PMOS 電路的輸入必須相反連接, 這樣和的輸出才不會反相再來是 Module 3( 如圖 17), 一樣跟偶位元電路相同, 但不同的地方是上一級進位輸出是反相, 不過此電路後面有個反相器, 所以電路不必反接, 即可變為正相輸出完整電路奇位元電路 ( 如圖 18), 其電路架構跟偶位元電路一樣, 所以一 13

14 樣講求傳輸速度快速, 電晶體數量一樣是 18 顆, 所以結合而成的 2-bit 電路 ( 如圖 19), 只需要 36 顆電晶體組成, 在以上文中所提出的電路中, 使用電晶體數目最少, 因此在未來佈局上, 面積一定會縮小許多 C1 S1 A1 B1 C2 圖 18.NEW_ODD C0 S0 C1 S1 A1 B1 C2 圖 19.NEW_2BIT 5. 模擬結果與比較 14

15 5.1 環境設定我使用 TANNER 這套軟體來繪畫電路, 並且使用 UMC 0.5um 製程技術來模擬電路, 其中 NMOS 電晶體的 W 尺寸為 0.6um; 而 L 尺寸為 0.6um, 另外 PMOS 電晶體的 W 尺寸為 1.2um; 而 L 尺寸為 0.6um, 電源電壓使用 5V 輸入, 以下是分別來測試 2-bit 電路及 16-bit 電路的結果 bit 加法器電路測試 B1 A1 A1 B1 C0 C1 CI FA_EVEN CO CI FA_ODD CO C2 S0 S1 FA_2BIT S1 S0 圖 20.FA_2BIT 測試模組我將偶位元和奇位元電路, 串接成 2-bit 電路, 並且在所有的輸入輸出增加緩衝器 ( 如圖 20), 使電路模擬更接近現實狀況, 下表 ( 如表 1) 為測試數據 TD (ns) PD (uw) PDP (ns*uw) No. of Tr. CMOS NEWPSC YBRID NEW 表 1.FA_2BIT 測試結果數據表 15

16 圖 21.FA_2BIT 時間延遲比較圖由上圖 ( 如圖 21) 可發現, 我新發表的 2-bit 電路, 比起另外三個全加器串接而成的 2-bit 電路, 時間延遲是最低的, 而且數據也相當的亮眼, 所以可以知道我所發表的新電路, 在數據方面, 跟我設計電路的理念是相同的, 一切講求速度圖 22.FA_2BIT 功率消耗比較圖而在功率消耗方面 ( 如圖 22), 畢竟電路是講求速度, 所以功率消耗並不是那麼的好, 不過不至於差太多, 有一好必有一壞, 在未來必須好好的想辦法來改善 16

17 圖 23.FA_2BIT 功率延遲乘積比較圖由上圖 ( 如圖 23) 顯示出 PDP 的比較, 我所發表的新電路, 雖然功率稍微高些, 但速度快很多, 所以不太好的功率, 可以由電路速度來補償, 因此電路的 PDP 是所有測試電路中最好的由以上三項數據, 可以發現新電路的表現相當的亮眼, 所以設計方式相當成功, 另外新的電路, 所使用的電晶體也是最少的, 在未來不論是佈局或者晶片的面積一定也能縮小許多再來, 我要來測試電路加大時, 新電路的表現, 是否會依然亮眼 bit 加法器電路測試接下來我要將 2-bit 加法器電路作為一個模組, 之後使用八塊 2-bit 加法器模組, 將它們串接起來, 一樣會在所有的輸入輸出, 都接上一個緩衝器 ( 如圖 24), 為了使測試電路更接近實際狀況, 得到更加準確的數據, 如下表 ( 如表 2) 為 16-bit 加法器的測試結果 TD (ns) PD (uw) PDP (ns*uw) No. of Tr. CMOS NEWPSC YBRID NEW 表 2.FA_16BIT 測試結果數據表 17

18 B7 B6 A7 A6 B5 B4 A5 A4 B3 B2 A3 A2 B1 A1 ` A1 A2 A3 A4 A5 A6 A7 B1 B2 B3 B4 B5 B6 B7 C0 C0 FA_2BIT C2 C2 FA_2BIT C4 C4 FA_2BIT C6 C6 FA_2BIT C8 S0 S1 S2 S3 S4 S5 S6 S7 S0 S1 S2 S3 FA_16BIT S4 S5 S6 S7 B15 B14 A15 A14 B13 B12 A13 A12 B11 B10 A11 A10 B9 B8 A9 A8 A8 A9 B8 B9 A10 A11 B10 B11 A12 A13 B12 B13 A14 A15 B14 B15 C8 FA_2BIT C10 C10 FA_2BIT C12 C12 FA_2BIT C14 C14 FA_2BIT C16 S16 S8 S9 S10 S11 S12 S13 S14 S15 S15 S14 S13 S12 S11 S10 S9 S8 圖 24.FA_16BIT 測試模組圖 25.FA_16BIT 時間延遲比較圖由上圖 ( 如圖 25) 可以發現在串接成 16-bit 加法器後, 新電路的時間延遲, 一樣是最低的, 由於電路加大串接, 因此新電路與其他測試電路的延遲, 差距也越來越大, 所以由此可以知道, 在未來電路更加加大之後, 想必新電路的表現會越來越亮眼 18

19 圖 26.FA_16BIT 功率消耗比較圖在功率消耗方面 ( 如圖 26), 新電路一樣並不是很亮眼, 所以在未來新電路必須有所新的改善, 想必一定能達成更完美的電路, 這又是一個新的挑戰及新的課題, 必須來克服圖 27.FA_16BIT 功率延遲乘積比較圖最後在 PDP( 如圖 27), 新電路一樣是最好的, 一樣是由速度來補償功率消耗, 但是新電路在加大後, 繼續能保持數據亮眼, 所以新電路設計相當成功, 而電晶體數目在電路加大後, 差距也越來越大, 未來在佈局及晶片面積方面, 差距也會越來越大的, 對於提高良率, 減省成本一定更加亮眼 19

20 6. 結論本論文跟以往改進全加器功能, 有著不同的概念, 以往改進全加器, 都是以 1-bit 全加器的改進方式, 而我是用 2-bit 加法器的方式, 因為通常串接全加器都是以偶數位元為主, 所以我先以 2-bit 加法器為一個模組, 到時候如果要串接多位元時, 也比較簡單方便, 因此我想說來試試看這樣的方式, 是否會有不同的效能而根據模擬出來的結果, 發現我發表的新 2-bit 加法器電路, 在時間延遲部分, 比其他三種全加器串接而成的 2-bit 加法器電路, 速度快上許多, 是因為我設計的概念是以速度為主, 所以在功率消耗方面, 就比其他全加器電路來的大一些, 但還不是最大的, 這也是這新加法器電路的缺點, 不過在功率延遲乘積 PDP 方面, 能由速度來補償功率消耗的缺點, 所以新的加法器電路表現得比其他三種全加器電路好上許多, 而且還非常的亮眼, 就以 2-bit 加法器電路效能部分, 我所發表的新電路, 能說是最優秀的, 因此我的設計改良, 算是很成功接下來將這些 2-bit 加法器的模組, 組合成大一點的 16-bit 加法器電路來模擬他們效能, 發現新的電路在速度方面一樣是最優秀的, 而且電路越大, 新電路和其他三種電路的速度差距也越來越大, 但是同樣的, 功率消耗還是表現較不好, 但功率延遲乘積 PDP 還是最優秀的, 所以能說新的全加器電路, 就算串接多位元電路, 效能還是一樣能維持不錯的表現, 並不會因串接成多位元電路, 而有所衰減, 能說非常的穩定, 非常適合在多位元的串接電路最後是使用的電晶體數量方面, 新發表的 2-bit 加法器電路, 只使用了 36 顆電晶體, 比起其他全加器電路, 少上許多, 而且串接成多位元加法器電路, 數量差距就越明顯, 因此在未來電路佈局, 面積會小上許多, 而做出來的晶片面積也會小上許多, 連帶的良率就會提升, 而且更降低了成本, 當然利潤自然會增加許多現今運用在微處理機中, 全加器是很重要的元件之一, 因此新的全加器電路, 有著速度快電晶體使用數量少穩定性高等優點, 這樣將會使未來的電子產品, 效能更加快速優良, 更加的小巧精緻 20

21 7. 附錄 7.1 2BIT 加法器功能模擬圖 (1)CMOS_2BIT 圖 28.CMOS_2BIT A1 B1 波型圖圖 29.CMOS_2BIT_CI_S0_S1_CO 波型圖 21

22 (2)NEW_PSC_2BIT 圖 30.NEW_PSC_2BIT A1 B1 波型圖圖 31.NEW_PSC_2BIT_CI_S0_S1_CO 波型圖 22

23 (3)YBRID_2BIT 圖 32.YBRID_2BIT A1 B1 波型圖圖 33.YBRID_2BIT_CI_S0_S1_CO 波型圖 23

24 (4)NEW_2BIT 圖 34.NEW_2BIT A1 B1 波型圖圖 35.NEW_2BIT_CI_S0_S1_CO 波型圖 24

25 7.2 2BIT 加法器時間延遲模擬圖 (1)CMOS_2BIT 圖 36.CMOS_2BIT 時間延遲波型圖 (2)NEW_PSC_2BIT 圖 37.NEW_PSC_2BIT 時間延遲波型圖 25

26 (3)YBRID_2BIT 圖 38.YBRID_2BIT 時間延遲波型圖 (4)NEW_2BIT 圖 39.NEW_2BIT 時間延遲波型圖 26

27 7.3 16BIT 加法器時間延遲模擬圖 (1)CMOS_16BIT 圖 40.CMOS_16BIT 時間延遲波型圖 (2)NEW_PSC_16BIT 圖 41.NEW_PSC_16BIT 時間延遲波型圖 27

28 (3)YBRID_16BIT 圖 42.YBRID_16BIT 時間延遲波型圖 (4)NEW_16BIT 圖 43.NEW_16BIT 時間延遲波型圖 28

29 8. 參考資料 [1] M. Zhang, J. Gu, and C.. Chang, A novel hybrid pass logic with static CMOS output drive full-adder cell, in Proc. IEEE Int. Symp. Circuits Syst., May 2003, pp [2] C. Chang, J. Gu, and M. Zhang, A review of mfull adder performances for tree structured arithmetic circuits, IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 13, no. 6, pp , Jun [3] S. Goel, A. Kumar, and M. Bayoumi, Design of robust,energy-efficient full adders for deep-submicro meter design using hybrid-cmos logic style, IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 14,no. 12, pp , Dec [4] Chiou-Kou Tung,; Shao-ui Shieh, Yu-Cherng ung; Ming-Chien Tsai, igh-performance low-power full-swing full adder cores with output driving capability, IEEE Asia Pacific Conference on Circuits and Systems (APCCAS 2006), vol.2, pp , 4-7 Dec

0 0 = 1 0 = 0 1 = = 1 1 = 0 0 = 1

0 0 = 1 0 = 0 1 = = 1 1 = 0 0 = 1 0 0 = 1 0 = 0 1 = 0 1 1 = 1 1 = 0 0 = 1 : = {0, 1} : 3 (,, ) = + (,, ) = + + (, ) = + (,,, ) = ( + )( + ) + ( + )( + ) + = + = = + + = + = ( + ) + = + ( + ) () = () ( + ) = + + = ( + )( + ) + = = + 0

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