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昨澄终
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1 434 中国科技论文在线 SCIENCEPAPER ONLINE 第 2 卷第 6 期 2007 年 6 月基于 VHDL 语言的数字锁相环的设计与实现严冬 ( 天津滨海快速交通发展有限公司, 天津 ) 摘要 : 为了改善数字通信系统的同步性能, 保证系统工作稳定可靠, 本文对锁相环电路进行了研究, 利用 VHDL 语言进行同步单元的全数字电路设计, 并利用积分电路代替微分电路减小干扰 ; 同时为了协调锁相环相位调节速度与抗干扰能力的矛盾, 设计自动调节模块, 使锁相环在具有很好的抗干扰能力的前提下, 做到迅速地调节相位达到锁定状态 ; 通过 MAX+plus II 进行仿真, 给出计算机仿真结果, 验证设计的正确性关键词 : 数字锁相环 ;VHDL; 位同步 ; 超前 ; 滞后中图分类号 :TP 文献标识码 :A 文章编号 : (2007) 引言锁相技术于 1932 年提出, 自 20 世纪 40 年代开始在电视接收技术中得到广泛应用此后空间技术的发展又极大地促进了锁相技术的发展, 现已广泛应用于电子技术的各个领域, 特别是在数字通信的调制解调位同步频率合成中常常要用到各种各样的锁相环最初的锁相环全部由模拟电路组成, 由于模拟锁相环存在温度漂移电网电压的影响等缺点, 给系统的同步调节带来困难 [1] 随着大规模超大规模数字集成技术的发展, 模拟锁相环逐渐被数字锁相环所取代本文用 VHDL 硬件描述语言通过 MAX+plus II 软件进行设计, 重点设计并仿真位同步提取等数字锁相环, 针对锁相环中精度调整和锁相时间这两个相制约的问题提出一些改进方法 1 位同步时钟提取的数字锁相环设计对于已调信号, 当采用相干解调时, 除了位同步外, 还要求在收端提供一个与信号载波同频同相的参考载波, 即要求达到载波同步 [2] 目前, 在各种通信系统中采用着各种各样的同步方法归纳起来有三种方法 :(1) 使用统一的时间标准 ;(2) 利用独立的同步信号 ;(3) 采用由数据信号本身提取定时信息的自同步在第 1) 种方法中, 收发各方都从属于一个标准的主控定时源这种方法常用于大的数据通信网中, 在点到点的数据通信系统中很少采用第 (2) 种方法是常用的, 一个特殊的同步信号或已知频率的正弦波 ( 导频 ) 与数字信号一道传输, 其传输方式有 :(1) 频分制, 其中导频设置于数据信号功率频谱密度的零点处, 或者在多路并传系统中专门用一路传输同步信号 ;(2) 时分制, 同步信号插在数据流中间 ;(3) 采用附加调制不管采用哪种方式, 为了传输独立的同步信号都需要付出额外的功率和频带或者降低数据速率 [3] 自同步法是人们最希望的同步方法, 因为它可以把全部功率和带宽分给数据传输下面将介绍如何利用数字锁相环实现从接收波形中提取位同步信号根据鉴相器的类型可将这类数字锁相环分为两类 : 微分型和积分型 1.1 微分型用 VHDL 对该系统进行设计, 得到如图 1 所示的顶层模块图包括四个模块, 分别为微分鉴相模块 (weifen) 加减控制模块(kongzhi) 双相高频时钟源模块 (shizhongyuan) 和分频模块 (FENPIN) [4] 当本地位定时信号 (CLK) 相位超前于接收数字序列 (INSIGNAL) 相位时, 控制电路产生一个扣除脉冲信号 (D), 将进入 M 分频器的高频脉冲 (I) 扣除一个, 则本地位定时信号 (CLK) 的相位就跟着推迟了一个高频时钟周期, 向着滞后的方向调整了一步 ; 反之, 若本地位定时信号 (CLK) 的相位滞后于接通讯作者 : yd10_1@yahoo.com.cn

2 第 2 卷第 6 期中国科技论文在线 SCIENCEPAPER ONLINE 2007 年 6 月 435 收数字序列 (INSIGNAL) 相位时, 控制电路产生一个添加脉冲信号 (E), 向进入 M 分频器的高频脉冲序列 (I) 添加一个脉冲, 则本地位定时信号 (CLK) 的相位随之向超前方向调整一步为了实现加减脉冲特别是加脉冲的功能, 需采用双相时钟源, 两路时钟源的输出信号 (G H) 相位相差 π, 占空比越为 25 % 接下来将对本系统的各个部分分别介绍 INSIGNAL: 输入信号 ;CLK_HIGH: 高频时钟输入 ;CLK: 本地输出同步信号图 1 微分型顶层图鉴相模块 (weifen) 该电路由微分电路 [ 由延时电路 (3 个 D 触发器 ) 异或门与门组成] 和两个与门组成的相位比较电路组成的如图 2 所示 CONTROL_Q 为控制信号, 将在后面说明 INSIGNAL: 输入信号 ;CLK: 本地位定时信号 ;CLK_B: CLK 的取反信号 ;CLK_HIGH: 高频信号 ;B: 窄脉冲信号 ( 微分输出信号 );D: 超前门输出信号 ;E: 滞后门输出信号 ;CONTROL_Q: 控制信号图 2 鉴相模块内部图输入的数字序列 (INSIGNAL) 经过微分电路, 在 B 输出对应于输入序列上升沿的窄脉冲序列, 如仿真图 3 所示 ( 高频信号源 CLK_HIGH 是 3 个 D 触发器的触发源 ) 图 3 窄脉冲信号 B 仿真图经 B 点的窄脉冲分别被加到两个与门 ( 超前门若 CLK 超前于 B, 则滞后门 AND3 被封锁, 超 AND2 滞后门 AND3) 前门 AND2 输出窄脉冲 D 仿真图 4 如下

3 436 基于 VHDL 语言的数字锁相环的设计与实现第 2 卷第 6 期 2007 年 6 月图 4 CLK 超前于 B 时的仿真图若 CLK 滞后于 B, 则超前门 AND2 被封锁, 滞后门输出窄脉冲 E 仿真图 5 如下图 5 CLK 滞后于 B 时的仿真图双相高频时钟源模块 (shizhongyuan) 电路如图 6 所示, 由一个 D 触发器两个与门一个延时门组成图 6 双相高频时钟源电路图与门和 D 触发器使该电路产生两个占空比约为 25% 相位差为 π 的信号 (G H), 并将输入的高频信号二分频延时门用来弥补 D 触发器所产生的延时的如仿真图 7 所示图 7 双相高频时钟源仿真图控制电路模块 ( 加减脉冲控制 kongzhi 分频 FENPIN) 通过 MAX+plus II 实现控制电路部分主要包括常开门常闭门, 并且由两个 D 触发器 ( 扣除脉冲添加脉冲控制器 ) 控制其开闭其电路图如图 8 所示 CONTRAL_Q 是为了防止位定时信号 CLK 与 B 反相的形成, 后面将做详细介绍

4 第 2 卷第 6 期中国科技论文在线 SCIENCEPAPER ONLINE 2007 年 6 月 437 D: 超前门的输出信号 ;E: 滞后门的输出信号 ;CONTRAL_Q: 控制信号 ;G H: 时钟信号 ( 占空比约 25% 相位相差 π);i: 分频前的本地定时信号图 8 控制电路模块内部图基于本地位定时信号 CLK 与本地基准信号 B 的为了使 D 端的正脉冲能够使 D 触发器动作, 就比较, 可将控制部分的工作状态分为四种状态 : 要保证 D 端有正脉冲的时候, 时钟脉冲 H 有上升沿第一种情况 :CLK 超前于 B 到来, 这样, 就要求脉冲 B 的宽度应该略大于一个如图 9 所示,CLK 超前于 B 时,D 端有正脉冲时钟脉冲 H 的周期 ( 可见, 鉴相器中延时的选择很输出, 在时钟脉冲 H 的上升沿,CONTRAL_Q 由高重要 ), 这样一来当 D 输出高电平时就肯定能有一个变低, 使常开门关闭一个触发周期, 将 G 路扣除一时钟 H 的上升沿的到来, 而且碰到两个时钟脉冲上个脉冲, 从而 I 被扣除一个脉冲 ( 使 CLK 的相位向升沿的概率非常小后滞后一个时钟脉冲 H 的周期 ) 图 9 CKL 超前于 B 时的仿真图第二种情况 :CLK 滞后于 B 如图 10 所示,CLK 滞后于 B, 所以此时的 E 端输出正脉冲,D 触发器相应输出高电平, 使常闭门打开一个时钟周期, 使 I 添加了一个脉冲由于 D 触发器有延时, 所以为了补偿这个延时, 在 H 信号后加上一个延时门来弥补这个延时图 10 CKL 滞后于 B 时的仿真图

438 基于 VHDL 语言的数字锁相环的设计与实现第 2 卷第 6 期 2007 年 6 月第三种情况 :CLK 与 B 同步图 11 中 SIGNAL1 为超前脉冲,SIGNAL2 为滞后脉冲仿真图后半部分为达到平衡部分由于过零检测脉冲 B 有一定的宽度, 在与本地定位信号 CLK 进行比较的时候, 可能 CLK 的跳变沿位于 B 脉冲中间, 这样 D E 端就都有脉冲输出了,

5 438 基于 VHDL 语言的数字锁相环的设计与实现第 2 卷第 6 期 2007 年 6 月第三种情况 :CLK 与 B 同步图 11 中 SIGNAL1 为超前脉冲,SIGNAL2 为滞后脉冲仿真图后半部分为达到平衡部分由于过零检测脉冲 B 有一定的宽度, 在与本地定位信号 CLK 进行比较的时候, 可能 CLK 的跳变沿位于 B 脉冲中间, 这样 D E 端就都有脉冲输出了, 而且 D 脉冲宽度加上 E 脉冲宽度等于 B 脉冲宽度不过在这种情况下, 即使 D E 同时有脉冲输出, D 触发器也只有一个工作, 我们可以看作超前或滞后的情况这样, 就处于一种动态的平衡状态 ( 前一个周期加一个脉冲后一个周期减一个脉冲 ), 达到同步状态图 11 CKL 与 B 同步时的仿真图第四种情况 :CLK 与 B 反相当 CLK 下降沿对准 B 时就处于反相状态, 这时, D E 端也有脉冲输出, 而且超前脉冲 D 先于滞后脉冲 E, 使之先扣除一个脉冲再添加一个脉冲, 导致 CLK 相位不变化, 使之不能调整所以加入控制信号 CONTRAL_Q 来防止这种情况发生, 其作用是 : 一旦有扣除脉冲, 就马上停止滞后门, 使之不能产生添加脉冲信号最终防止了这种现象, 使 DPLL 正常工作经过扣除或添加脉冲的信号 I, 输入分频器, 再经过 64 分频输出稳定的本地定时信号 CLK 总体仿真整个系统的各个部件设计完毕后, 对总电路进行仿真, 结果如图 12, 可见系统经过 429.3um 的相位调整, 达到锁定, 在图中表现为前一个周期加一个脉冲, 后一个周期减一个脉冲, 可见这种锁定是一种动态的稳定状态, 在下面将对此提出完善的方法 INSIGNAL: 输入信号 ;CLK_HIGH: 高频时钟 ;CLK: 输出信号 ( 本地位定时信号 );SIGNAL1: 扣除脉冲控制信号 ;SIGNAL2: 添加脉冲控制信号 ;I: 分频前的输出信号图 12 总电路仿真图 1.2 积分型微分型数字锁相, 是从基带信号的过零点中提取同步信息当信噪比较低时, 过零点受干扰的影响较大如果应用匹配滤波的原理, 先对输入的基带信号进行最佳检测, 则干扰的影响就大为减弱, 这样提取出的位同步信号必然会有更好的抗干扰性同相正交积分型数字锁相环就可以解决这个问题 [5] 原理及实现根据以上理论建立的一个同相正交积分型数字锁相环, 如图 13 所示整个电路由积分鉴相模块高频时钟模块控制电路和分频器组成其中除了鉴相器与微分型不同, 其他基本相同, 这里就不在赘述本设计是利用 VHDL 的实现积分鉴相器的, 其思路是, 系统中积分型鉴相器利用了可逆计数器的原理来实现, 预先设定一个计数起始值, 这里设定的是 122, 用一个高频时钟进行计数, 当接收码元为高电平的时候, 向上计数, 反之, 则向下计数, 在清洗脉冲到的时候, 通过判断前一个时刻的计数值, 输出电平信号 [6] 图 14 为积分电路的仿真图

第 2 卷第 6 期中国科技论文在线 SCIENCEPAPER ONLINE 2007 年 6 月 439 图 13 积分型电路图 inclk: 输入码流 ;lclk: 本地锁相输出时钟 ;xclk: 本地高速时钟 ;mphase: 中相积分 ; sphase: 同相积分图 14 积分电路仿真图 1.2.2 总体仿真及性能分析通过图示可以看出该系统经过 304.

ZhiHou_jia 为控制加脉冲信号图 15 积分型数字锁相环仿真图相位误差主要是由于位同步的脉冲的相位在跳锁定范围和相位调整时间 ) 和抗干扰能力两个方面考变的调整所引起的因为每调整一步, 相位改变 2π/N 虑, 而这两个方面恰恰又是矛盾的, 不管是相位调 (N 为分频数 ), 所以最大的相位误差为 2π/N 整时间过慢或者干扰信号的引入, 都会导致误码

6 第 2 卷第 6 期中国科技论文在线 SCIENCEPAPER ONLINE 2007 年 6 月 439 图 13 积分型电路图 inclk: 输入码流 ;lclk: 本地锁相输出时钟 ;xclk: 本地高速时钟 ;mphase: 中相积分 ; sphase: 同相积分图 14 积分电路仿真图总体仿真及性能分析通过图示可以看出该系统经过 us 准确图 15 为积分型数字锁相环的仿真图其中地提取出位同步信号但是有一点很明显, 当锁定 GaoPin 为高频信号,ShuRu 为输入信号,ShuChu 为后, 会在超前和滞后两种情况下摆动, 因为这种情本地输出信号,FenPinQian 为输出信号未经过 2 分况下没有加入滤波器, 在下面将介绍加入滤波器来频的信号,ChaoQian_jian 为控制减脉冲信号, 消除这种情况 ZhiHou_jia 为控制加脉冲信号图 15 积分型数字锁相环仿真图相位误差主要是由于位同步的脉冲的相位在跳锁定范围和相位调整时间 ) 和抗干扰能力两个方面考变的调整所引起的因为每调整一步, 相位改变 2π/N 虑, 而这两个方面恰恰又是矛盾的, 不管是相位调 (N 为分频数 ), 所以最大的相位误差为 2π/N 整时间过慢或者干扰信号的引入, 都会导致误码同步建立时间就是失去同步后重建同步所需的本文的这个部分将要对这些问题进行研究, 提出一最长时间 [7] 最大相差为 T/2 秒, 每调整一步所需的些解决办法当然, 数字锁相环在不同的系统中, 时间为 T/N 秒, 故最大调整次数为对性能参数的要求也是不同的, 只有根据实际的情 T /2 况进行合理的改进, 才可能设计出一个符合性能要 n = T / N 求的数字锁相环平均来说每 2T 秒可以调整一次相位, 所以同步 2.1 对于抗干扰的改进建立的时间为对于干扰信号, 我们已经在前面介绍了一些处 t=2tn 理方法, 就是利用积分鉴相器电路但是, 这样的 2 关于数字锁相环的一些改进数字锁相环的抗干扰能力还不是很理想, 所以本人在设计数字锁相环时, 应从它的工作性能 ( 包括在原来的系统的基础上再加入一个数字滤波器, 进

7 440 基于 VHDL 语言的数字锁相环的设计与实现第 2 卷第 6 期 2007 年 6 月一步减小干扰的影响在本系统的设计中, 本人选择了先 N 后 M 滤波器先 N 后 M 序列滤波器如图 16 所示, 它的工作原理是, 超前或滞后脉冲由鉴相器分别送入各自的计数器里计数, 两个计数器的容量均为 N 而它们的和 ( 或门输出 ) 在计数容量为 M 的计数器里计数 M 和 N 有如下关系 :N M 2N 三个计数器中任何一个计数器计满时, 都会输出一个脉冲, 将所有的三个计数器均置零当超前脉冲先计满时 ( 或与 M 计数器同时 ), 表明超前脉冲多于滞后脉冲这时, 滤波器输出推后控制脉冲在滞后脉冲多于超前脉冲时, 则滞后脉冲计数器先 ( 或与 M 计数器同时 ) 计满这时, 滤波器输出提前控制脉冲假如 M 计数器在两个 N 计数器计满之前就计满数了, 则滤波器既没有推后控制脉冲也没有提前控制脉冲, 只是将三个计数器均置零, 重新开始计数这种情况说明环路已经进入同步 ( 锁定 ) 状态, 相位误差很小, 并只是在超前滞后两种状态来回抖动同理, 噪声引起的超前滞后脉冲的出现也是等概率的这时, 滤波器不输出控制脉冲, 即不对本地信号的相位作调整控制 [8] 根据以上通过 MAX+plus II 设计实现 [9], 如图 16 所示将该滤波器加入到前面的锁相环路中进行仿真测试后, 得到波形如图 17 和图 18 所示图 16 滤波器电路图图 17 未加滤波器的仿真图图 18 加入滤波器后的仿真图图 17 为未加数字滤波器的波形, 图 18 后为加数字滤波器后的输出波形从两图对比可以明显看出数字滤波器的优点和缺点, 即消除了在锁定状态下超前滞后脉冲的来回摆动, 但却大大的增加了锁

8 第 2 卷第 6 期中国科技论文在线 SCIENCEPAPER ONLINE 2007 年 6 月 441 定时间所以, 下面将对缩短相位调节时间的设计进行介绍 2.2 对于加快相位调整速度的改进在加入上述的数字滤波器后, 虽然抗干扰性能有改善, 但却使相位调整速度减慢了若位同步脉冲的相位超前较多, 鉴相器需输出 N 个超前脉冲才能使位同步脉冲相位调整一次, 显然调整时间增加了 N 倍为了克服这个缺点, 下面用了两个方法对滤波电路做了改进, 但其效果都是一个共同的目的 : 缩短相位调整时间 [10] 第一种改进方法如图 19 所示, 当输入连续的超前 ( 或滞后 ) 脉冲多余 N 个后, 数字式滤波器输出一超前 ( 或滞后 ) 脉冲, 使触发器 C1( 或 C2) 输出高电平打开与门 1 ( 或与门 2), 输出的超前 ( 或滞后 ) 脉冲就通过这两个与门加至相位调整电路 ; 如鉴相器这时还连续输出超前 ( 或滞后 ) 脉冲, 那么, 由于触发器的输出已经使与门打开这些脉冲就可以连续地送至相位调整电路, 而不需再等待数字式滤波器计满 N 个脉冲后才能再输出一个脉冲, 这样就缩短了相位调整时间对随机干扰来说, 鉴相器输出的是零星的超前 ( 或滞后 ) 脉冲, 这些零星脉冲会使触发器置零, 这时整个电路的作用就和一般的数字滤波器的作用相同, 仍具有较好的抗干扰性能 ( 上面与门 1, 下面与门 2 上面触发器 C1, 下面触发器 C2) 图 19 用第一种方法改进后的电路图图 20 给出了仿真后的图形图 20 用第一种方法改进后的仿真图第二种改进方法图 21 用第二种方法改进后的电路图基于 VHDL 语言的数字锁相环的设计如图 21 所示,ChaoQian 和 ZhiHou 分别是鉴相器输出的超前调整脉冲和滞后调整脉冲如果连续输入

442 超前脉冲多余 N 个时, 数字滤波器就会输出超前脉冲 Jian_out,D 触发器作用, 输出高电平, 那么鉴相器的超前脉冲就直接输到数控振荡器进行相位调节了当鉴相器输出的滞后脉冲多余 N 个时, 就会让超前脉冲第 2 卷第 6 期 2007 年 6 月的 D 触发器置零, 停止输出, 并且输出滞后脉冲这样就大大缩短了调整时间图中 21mux 为输出选择器 ( 高电平时 A

9 442 超前脉冲多余 N 个时, 数字滤波器就会输出超前脉冲 Jian_out,D 触发器作用, 输出高电平, 那么鉴相器的超前脉冲就直接输到数控振荡器进行相位调节了当鉴相器输出的滞后脉冲多余 N 个时, 就会让超前脉冲第 2 卷第 6 期 2007 年 6 月的 D 触发器置零, 停止输出, 并且输出滞后脉冲这样就大大缩短了调整时间图中 21mux 为输出选择器 ( 高电平时 A 输出, 低电平时 B 输出 ) [11] 图 22 为该部分的仿真图 : 图 22 用第二种方法改进后的仿真图加入系统后的总体仿真将以上两种改进后的滤波器加入到整个系统中, 进行了总体仿真, 图 23 为没有改进滤波器时总体的仿真图, 图 24 为加入改进后的滤波器的总体仿真图通过对比, 可以看到用于调整输出相位的控制脉冲间隔变小很多, 从而大大的提高了环路的锁相调整的时间图 23 改进滤波器前的仿真图图 24 改进滤波器后的仿真图 3 结束语修改方便和易于实现的优点通过本次设计, 设计出来的数字锁相环具有结基于 VHDL 语言的数字锁相环, 不仅简化了硬件构简洁明快, 参数调节方便, 工作稳定可靠的特点的开发和制作过程, 而且使硬件体积大大减小, 并提而且采用 VHDL 设计数字锁相环路, 具有设计灵活高了系统的可靠性该方法可以在不修改硬件电路

10 第 2 卷第 6 期中国科技论文在线 SCIENCEPAPER ONLINE 2007 年 6 月 443 的基础上, 通过修改设计软件更改移相范围就可满足不同条件下的需要本次设计的数字锁相环既可以加快锁定速度缩短锁定时间, 又能提高抗干扰能力有待完善的地方 : (1) 提高其精度, 可以通过两个方面去研究 : 一是控制模块的精度, 提高控制精度 ; 二是鉴相模块, 提高鉴相精度, 从而达到更理想的性能 (2) 进一步加快锁相速度, 提高环路工作性能但是, 始终不能摆脱环路捕捉时间与抗噪声性能之间的矛盾所以, 锁相环的各个参数的设置应根据实际的情况和要求进行具体的分析和设计综上所述, 数字锁相环的优点已经使其应用于各个领域, 具有很好的应用前景 [ 参考文献 ] [1] 陈世伟. 锁相环路原理及应用 [M]. 北京 : 兵器工业出版社, 1990 年. [2] 万新平, 张厥盛, 郑继禹. 通信工程中的锁相环路 [M]. 西安 : 西北电讯工程学院, 1980 年 04 月. [3] 郭梯云, 刘增基, 王新梅, 等. 数据传输 [M]. 北京 : 人民邮电出版社, 1998 年 10 月 [4] 卢毅, 赖杰. VHDL 与数字电路设计 [M]. 北京 : 科学出版社, 2001 年 04 月 [5] 刘晓明, 黄智勇, 查晓辉. 基于 CPLD 实现积分型自适应调节数字锁相环 [J]. 电声技术, 2004,(6):27-29 [6] 单长虹, 孟宪元. 嵌入式数字锁相环的设计与实现 [J]. 计算机仿真, 2003,20(6):93-95 [7] 李学桂, 王晓明, 向国菊. 数字通信系统位同步电路设计 [J]. 青岛大学学报, 2000,15(1):13-16 [8] 黄敏. 位同步数字锁相环的原理与应用 [J]. 地震地磁观测与研究, 2001,22(3):36-38 [9] 徐敏. 本地数字交换机和接入网间 V5 接口专用芯片的研制 [D]. 西安电子科技大学, 2001 年 [10] 单长虹, 邓国杨. 一种新型快速全数字锁相环的研究 [J]. 系统仿真学报, 2003,(4):37-40 [11] 单长虹, 孟宪元. 基于 FPGA 的全数字锁相环路的设计 [J]. 电子技术应用, 2001,21(9):58-60 Design and realization of DPLL based on VHDL Yan Dong (Tianjin Binhai Mass Transit Development Co.,Ltd., Tianjin ) Abstract:The principle of the Digital Phase Locked Loop has been discussed in order to improve the synchronization of the digital communication system and to make the system stable and reliable. A kind of DPLL bit synchronization implementation method has been designed, all based on digital circuits. And the system is designed using VHDL. In allusion to the character of signal prone to be interfered, an integral circuit is designed instead of a differential circuit. At the same time an adaptive module joins for the purpose of adjusting the controversy of PLL speed of phase adjustment and the ability of disturbance rejection. With the better ability of disturbance rejection, DPLL can adjust the phase rapidly to achieve the locked state. The VHDL program was simulated in maxplus2.the simulation results are presented and prove the validity of the design. Key words:digital phase locked loop;vhdl;bit synchronization;lead;lag

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第卷第期年月半导体学报! # $%&'%' $!&' #% #$1 /#1 $'! / ?/ ?/ / 3 0,?/ ) * +!!! '!,!! -. & ' $! '! 4% %&1)/1(7%&)03 (% ) 第卷第期年月!"# $%&'%' $!&'#%#$1/#1 $'! /18103 2?/03101?/18103 /3 0,?/0301.13 )*+!!! '!,!! -.&' $!'! 4%%&1)/1(7%&)03(%)%&,%*(1&0)%$-0*,%30)17*1*)0(+1(1+&1*+*),)1; &113(%44(10&.0701&0-&00*/)%;()1%-1+%&0)0*1*)%