接口方式和标准现场可编程门阵列 (FPGA) 与模数转换器 (ADC) 数字数据输出的接口是一项常见的工程设计挑战此外,ADC 使用多种多样的数字数据样式和标准, 使这项挑战更加复杂对于通常在 2 MHz 以下的低速数据接口, 单倍数据速率 (SDR) CMOS 非常普遍 : 发送器在一个时钟

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芒席
5 years ago
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1 应用工程笔记 MT-21 亚洲技术支持中心电话 : 电子邮箱网址 : FPGA 与 ADC 数字数据输出的接口 ADI 公司应用工程部引言现场可编程门阵列 (FPGA) 与模数转换器 (ADC) 输出的接口是一项常见的工程设计挑战本笔记简要介绍各种接口协议和标准, 并提供有关在高速数据转换器实现方案中使用 LVDS 的应用诀窍和技巧 ANALOG INPUT CLOCK INPUT CONTROL POWER SUPPLY INPUT V REF ADC GND DATA OUTPUT FPGA INTERFACE 目录接口方式和标准...2 一般建议...3 典型示例...4 故障排除技巧...7 ADC 丢失第 14 位...7 ADC 丢失第 14 位时的频域曲线... 7 ADC 丢失第 14 位时的时域曲线...8 ADC 的第 9 位和第 1 位短接在一起...8 应用工程笔记教程系列 ADC 第 9 位和第 1 位短接在一起时的频域曲线...9 ADC 第 9 位和第 1 位短接在一起时的时域曲线...9 数据和时钟时序无效时的时域曲线... 1 数据和时钟时序无效时的放大时域曲线... 1 使用适配板修订历史 212 年 1 月修订版 : 初始版 Rev. Page 1 of 12

2 接口方式和标准现场可编程门阵列 (FPGA) 与模数转换器 (ADC) 数字数据输出的接口是一项常见的工程设计挑战此外,ADC 使用多种多样的数字数据样式和标准, 使这项挑战更加复杂对于通常在 2 MHz 以下的低速数据接口, 单倍数据速率 (SDR) CMOS 非常普遍 : 发送器在一个时钟沿传送数据, 接收器在另一个时钟沿接收数据这种方式可确保数据有充足的时间完成建立, 然后由接收器采样在双倍数据速率 (DDR)CMOS 中, 发送器在每一个时钟沿都会传送数据因此, 在相同的时间内, 它传输的数据量是 SDR 的两倍然而, 接收器正确采样的时序更加复杂并行低压差分信号 (LVDS) 是高速数据转换器的常见标准它采用差分信号, 每一位均有 P 线和 N 线 ; 在最新的 FPGA 中, 其速度可达 DDR 1.6 Gbps 或 8 MHz 并行 LVDS 的功耗低于 CMOS, 但所需的线数则是 CMOS 的两倍, 因而布线可能比较困难 LVDS 常常用在具有源同步时钟系统的数据转换器中, 不过这并不是 LVDS 标准的一部分在这种设置中, 时钟与数据同相, 并且与数据一同发送这样, 接收器就能使用该时钟更轻松地捕捉数据, 因为它现在知道数据传输何时发生 FPGA 逻辑的速度一般跟不上高速转换器的总线速度, 因此大多数 FPGA 具有串行器 / 解串器 (SERDES) 模块, 用以将转换器端的快速窄带串行接口转换为 FPGA 端的慢速宽带并行接口针对总线中的每个数据位, 此模块输出 2 4 或 8 位, 但以 ½ ¼ 或 1/8 的时钟速率输出, 从而有效地将数据解串数据由 FPGA 内部的宽总线处理, 其速度远低于连接到转换器的窄总线 LVDS 信号标准也用于串行链路, 大部分是用在高速 ADC 上当引脚数量比接口速度更重要时, 通常使用串行 LVDS 常常使用两个时钟: 数据速率时钟和帧时钟并行 LVDS 部分提到的所有考虑同样适用于串行 LVDS 并行 LVDS 不过是由多条串行 LVDS 线组成 I 2 C 使用两条线 : 时钟和数据它支持总线上的大量器件, 而无需额外的引脚 I 2 C 相对较慢, 考虑协议开销, 速度为 4 khz 至 1 MHz 它通常用在慢速小尺寸器件上 I 2 C 也常常用作控制接口或数据接口 SPI 使用 3 到 4 条线 : 时钟数据输入和数据输出 (4 线 ), 或者双向数据输入 / 数据输出 (3 线 ) 片选 ( 每个非主机器件使用一条线 ) 可用片选线有多少,SPI 就能支持多少器件它的速度可达约 1 MHz, 通常用作控制接口和数据接口串行 PORT (SPORT) 是一种基于 CMOS 的双向接口, 每个方向使用一个或两个数据引脚对于非 %8 分辨率, 其可调字长能够提高效率 SPORT 支持时域复用 (TDM), 通常用在音频 / 媒体转换器和高通道数转换器上它提供每引脚约 1 MHz 的性能 Blackfin 处理器支持 SPORT,FPGA 上可直接实现 SPORT SPORT 一般仅用于数据传输, 但也可以. 插入控制字符 JESD24 是一种 JEDEC 标准, 用于单一主机 ( 如 FPGA 或 ASIC 等 ) 与一个或多个数据转换器之间的高速串行链路最新规格提供每通道或每差分对最高 Gbps 的速度未来的版本可能提供 6.25 Gbps 及更高的速度通道采用 8B/1B 编码, 因而通道的有效带宽降为理论值的 8% 时钟嵌入在数据流中, 因此没有额外的时钟信号多个通道可以结合在一起以提高吞吐量, 数据链路层协议确保数据完整性在 FPGA/ASIC 中, 为实现数据帧传输,JESD24 需要的资源远远多于简单的 LVDS 或 CMOS 它显著降低了接线要求, 不过要求使用更昂贵的 FPGA,PCB 布线也更加复杂 FPGA LOGIC FPGA 75MHz 128 BITS SERDES 16 CONVERTER 图 1. FPGA 接口中的 SERDES 模块和转换器的高速串行接口 6MHz 16 BITS Rev. Page 2 of 12

3 一般建议进行 ADC 与 FPGA 的接口设计时, 下列一般建议会有所帮助使用接收器 FPGA 或 ASIC 的外部电阻终端, 而不要使用 FPGA 内部终端, 以免不匹配引起反射, 致使超出时序预算如果系统使用多个 ADC, 请勿使用某个 ADC 的某个 DCO 布设连接到接收器的数字走线时, 请勿采用大量转接 (tromboning) 来使所有走线保持等长利用 CMOS 输出端的串联终端降低边沿速率并限制开关噪声确认所用的数据格式 ( 二进制补码或偏移二进制 ) 正确采用单端 CMOS 数字信号时, 逻辑电平以大约 1 V/nS 的速度移动, 典型输出负载为 1 pf( 最大值 ), 典型充电电流为 1 ma/ 位应采用尽可能小的容性负载, 使充电电流最小这可以利用尽可能短的走线仅驱动一个门来实现, 最好没有任何过孔在数字输出端和输入端使用阻尼电阻, 也可以使充电电流最小 VDD PMOS NMOS dv dt 图 2. 典型 CMOS 数字输出驱动器 i dv i = C dt C EXTERNAL LOAD ADC 数字输出应小心对待, 因为瞬态电流可能会耦合回模拟输入端, 导致 ADC 的噪声和失真提高图 2 所示的典型 CMOS 驱动器能够产生很大的瞬态电流, 尤其是驱动容性负载时对于 CMOS 数据输出 ADC, 必须采取特别措施以使这些电流最小, 不致于在 ADC 中产生额外的噪声和失真阻尼电阻和容性负载的时间常数应为采样速率周期的大约 1% 如果时钟速率为 1 MHz, 负载为 1 pf, 则该时间常数应为 1 ns 的 1%, 即 1 ns 这种情况下,R 应为 1 Ω 为获得最佳信噪比 (SNR) 性能,1.8 V DRVDD 优于 3.3 V DRVDD 然而, 当驱动大容性负载时,SNR 性能会下降 CMOS 输出支持最高约 2 MHz 的采样时钟速率如果驱动两个输出负载, 或者走线长度大于 1 或 2 英寸, 建议使用缓冲器 Rev. Page 3 of 12

4 典型示例 f S dv = 1V/ns dt GENERATES 1mA/BIT CHARGING CURRENT WHEN DRIVING 1pF DIRECTLY 得将数据输出端直接连到高噪声数据总线, 必须使用一个中间缓冲寄存器, 使 ADC 输出端的直接负载最小 ANALOG INPUT ADC WITH CMOS OUTPUTS MAKE RC <.1 1 f S R N BITS FOR f S = 1MSPS, RC < 1ns IF C = 1pF, R = 1Ω C = 1pF SIMULATES 1 GATE LOAD PLUS PCB PARASITICS 图 3. 利用串联电阻使 CMOS 数字输出的充电电流最小图 3 显示了一个 16 位并行 CMOS 输出 ADC 的情况每路输出有一个 1 pf 负载, 用以模拟一个门负载加上 PCB 寄生电容 ; 当驱动 1 pf 负载时, 各驱动器产生 1 ma 的充电电流因此, 该 16 位 ADC 的总瞬态电流可能高达 16 1 ma = 16 ma 在各数据输出端增加一个小串联电阻 R, 可以抑制这些瞬态电流应适当选择该电阻的值, 使 RC 时间常数小于总采样周期的 1% 如果 fs = 1 MSPS, 则 RC 应小于 1 ns C = 1 pf, 因此最佳的 R 值约为 1 Ω 选择更大的 R 值可能会降低输出数据建立时间性能, 并干扰正常的数据捕捉 CMOS ADC 输出端的容性负载应以单个门负载为限, 通常是一个外部数据捕捉寄存器任何情况下都不 Q1 Q3 OUTPUT DRIVER V DD Q2 A A+ +1.2V 3.5kΩ I S T (3.5mA) 3.5kΩ Q4 A+ A I S B (3.5mA) 1Ω R TERM Z = 5 V+ 图 4. 典型 LVDS 驱动器设计 V+ V ~1.2V V V+ Z = 5 V 35mV LVDS RECEIVER LVDS OUTPUT CONSTANT CURRENT OUTPUT MINIMIZES COUPLING EFFECT 图 4 显示了 CMOS 中的一个标准 LVDS 驱动器标称电流为 3.5 ma, 共模电压为 1.2 V 因此, 当驱动一个 1 Ω 差分终端电阻时, 接收器各输入的摆幅为 35 mv p-p, 这相当于 7 mv p-p 的差分摆幅这些数值来源于 LVDS 规范 Rev. Page 4 of 12

EYE DIAGRAM VOLTAGE (mv) 5 5 EYE: ALL BITS ULS: 1/156 EYE DIAGRAM VOLTAGE (mv) 2 2 EYE: ALL BITS ULS: 1/15596 1ns.5ns ns.

5ns 1ns SMALLER OUTPUT SWING = SAVE POWER: ~3mW AT 4MSPS TO 65MSPS TIE JITTER HISTOGRAM (Hits) 1 5 1ps ns 1ps TIE JITTER HISTOGRAM (Hits) 1 5 1ps ns 1ps DATA EYE FOR LVDS OUTPUTS IN ANSI MODE WITH

ANSI 和 IEEE LVDS 标准 DATA EYE FOR LVDS OUTPUTS IN IEEE MODE WITH TRACE LENGTHS LESS THAN 12 INCHES ON STANDARD FR-4 LVDS 标准有两个 : 一个由 ANSI 制定, 另一个由 IEEE 制定虽然这两个标准类似且大致兼容, 但并不完全相同图 5 比较了这两个标准的眼图和抖动直方图

5 EYE DIAGRAM VOLTAGE (mv) 5 5 EYE: ALL BITS ULS: 1/156 EYE DIAGRAM VOLTAGE (mv) 2 2 EYE: ALL BITS ULS: 1/ ns.5ns ns.5ns 1ns 1ns.5ns ns.5ns 1ns SMALLER OUTPUT SWING = SAVE POWER: ~3mW AT 4MSPS TO 65MSPS TIE JITTER HISTOGRAM (Hits) 1 5 1ps ns 1ps TIE JITTER HISTOGRAM (Hits) 1 5 1ps ns 1ps DATA EYE FOR LVDS OUTPUTS IN ANSI MODE WITH TRACE LENGTHS LESS THAN 12 INCHES ON STANDARD FR-4 图 5. ANSI 和 IEEE LVDS 标准 DATA EYE FOR LVDS OUTPUTS IN IEEE MODE WITH TRACE LENGTHS LESS THAN 12 INCHES ON STANDARD FR-4 LVDS 标准有两个 : 一个由 ANSI 制定, 另一个由 IEEE 制定虽然这两个标准类似且大致兼容, 但并不完全相同图 5 比较了这两个标准的眼图和抖动直方图 IEEE 标准 LVDS 的摆幅为 2 mv p-p, 低于 ANSI 标准的 32 mv p-p, 这有助于节省数字输出的功耗因此, 如果 IEEE 标准支持目标应用及与接收器的连接, 建议使用 IEEE 标准 EYE DIAGRAM VOLTAGE (mv) 2 2 EYE: ALL BITS ULS: 96/156 EYE DIAGRAM VOLTAGE (mv) EYE: ALL BITS ULS: 9599/ ns.5ns ns.5ns 1ns 1ns.5ns ns.5ns 1ns SMALLER OUTPUT SWING = SAVE POWER: ~3mW AT 4MSPS TO 65MSPS TIE JITTER HISTOGRAM (Hits) 5 15ps 1ps 5ps ns 5ns 1ns 15ps TIE JITTER HISTOGRAM (Hits) ps 1ps 5ps ns 5ns 1ns 15ps DATA EYE FOR LVDS OUTPUTS IN ANSI MODE WITH TRACE LENGTHS GREATER THAN 12 INCHES ON STANDARD FR-4 DATA EYE FOR LVDS OUTPUTS IN ANSI MODE, WITH DOUBLE CURRENT ON, TRACE LENGTHS GREATER THAN 12 INCHES ON STANDARD FR-4 图 6. ANSI 和 IEEE LVDS 标准 : 走线超过 12 英寸图 6 比较了走线长度超过 12 英寸或 3 厘米情况下的 ANSI 和 IEEE LVDS 标准两幅图中, 驱动电流均采用 ANSI 版标准右图中, 输出电流加倍, 这可以净化眼图并改善抖动直方图 Rev. Page 5 of 12

6 3.25Gbps IDEAL SOURCE 3.25Gbps AFTER 4 INCH FR4 图 7. FR4 通道损耗的影响图 7 显示了长走线对 FR4 材料的影响左图显示了发送器端的理想眼图在距离 4 英寸的接收器端, 眼图几乎闭合, 接收器难以恢复数据 Rev. Page 6 of 12

这可能说明器件 PCB 或接收器有问题, 或者无符号数据不够大, 无法使最高有效位跳变 ADC 丢失第 14 位时的频域曲线 1339-8

7 故障排除技巧 ADC 丢失第 14 位图 8. AD9268 ADC 丢失第 14 位图 8 中, 数据位的 VisualAnalog 数字显示表明, 第 14 位从未跳变这可能说明器件 PCB 或接收器有问题, 或者无符号数据不够大, 无法使最高有效位跳变 ADC 丢失第 14 位时的频域曲线图 9. AD9268 ADC 丢失第 14 位时的频域曲线图 9 显示了上述数字数据 ( 其中第 14 位未跳变 ) 的频域视图该图说明, 第 14 位有意义, 系统中的某个地方发生错误 Rev. Page 7 of 12

8 ADC 丢失第 14 位时的时域曲线图 1. AD9268 ADC 丢失第 14 位时的时域曲线图 1 为相同数据的时域曲线它不是一个平滑的正弦波, 数据发生偏移, 波形中多个点处有明显的尖峰 ADC 的第 9 位和第 1 位短接在一起图 11. AD9268 ADC 的第 9 位和第 1 位短接在一起图 11 所示不再是丢失一位的情况, 而是两位短接在一起, 因此对于这两个引脚, 接收器始终接收到相同的数据 Rev. Page 8 of 12

9 ADC 第 9 位和第 1 位短接在一起时的频域曲线图 12. AD9268 ADC 的第 9 位和第 1 位短接在一起时的频域曲线图 12 显示了两位短接在一起时的频域视图虽然基频音非常清楚, 但噪底显著低于预期噪底失真的程度取决于短接哪两位 ADC 第 9 位和第 1 位短接在一起时的时域曲线图 13. AD9268 ADC 的第 9 位和第 1 位短接在一起时的时域曲线在图 13 所示的时域图中, 问题相对不明显虽然在波峰和波谷处损失了一些平滑度, 但当采样速率接近波形频率时, 这是常见现象 Rev. Page 9 of 12

通常并不是持续存在不太严重的时序错误可能是间歇性的这些图显示了不符合时序要求的数据捕捉的时域和频域曲线注意, 各周期的时域错误并不一致还应注意 FFT/ 频域的噪底有所提高,

10 数据和时钟时序无效时的时域曲线数据和时钟时序无效时的放大时域曲线 - 图 14. AD9268 数据和时钟时序无效时的时域曲线图 14 显示了一个因建立 / 保持问题而导致时序无效的转换器的情况上述错误一般会在数据的每个周期中出现, 而时序错误则不然, 通常并不是持续存在不太严重的时序错误可能是间歇性的这些图显示了不符合时序要求的数据捕捉的时域和频域曲线注意, 各周期的时域错误并不一致还应注意 FFT/ 频域的噪底有所提高, 这通常表示有一位丢失, 原因可能是时序对齐错误图 15. AD9268 数据和时钟时序无效时的放大时域曲线图 15 是图 14 所示时域时序误差的放大图同样应注意, 各周期的错误并不一致, 但某些错误会重复例如, 该图中有多个周期的谷底上出现负尖峰 Rev. Page 1 of 12

11 使用适配板图 16. AD9644 转换器和 CVT-ADC-HSMC-INTPZ 适配板的前侧借助适配板,ADI 公司标准评估板就可以与各种 FPGA 评估板一起使用适配板为用户提供了一个熟悉器件及其期望性能的平台它仅提供电气连接, 因此固件支持是用户的责任适配板可用于 Xilinx (FMC-HPC) 和 Altera (HSMC) 评估板 SPI 通过 FPGA 评估板连接器连接, 受 FPGA 固件的控制此外还有一个 FMC (VITA-57) 低引脚数 (LPC) 适配器 (Analog Devices AD-DAC-FMC-ADP), 它可以配合 Xilinx Virtex-6 和 Spartan-6 评估板及其它带有 LPC 连接器的评估板使用该适配器仅处理数据和时钟针对独立于数据源工作的 SPI, 评估板提供片上 USB 控制器 Rev. Page 11 of 12

AD87/AD88 目录技术规格... 3 绝对最大额定值... 6 最大功耗... 6 ESD 警告... 6 典型工作特性... 8 工作原理... 7 输入级... 7 交越选择... 7 输出级... 8 直流误差... 8

AD87/AD88 目录技术规格... 3 绝对最大额定值... 6 最大功耗... 6 ESD 警告... 6 典型工作特性... 8 工作原理... 7 输入级... 7 交越选择... 7 输出级... 8 直流误差... 8 低失真高速轨到轨输入 / 输出放大器 AD87/AD88 特性高速 3 db 带宽 :9 MHz (G = ) 压摆率 : V/μs 低失真 SFDR: dbc @ MHz SFDR:8 dbc @ 5 MHz 可选输入交越阈值低噪声 4.3 nv/ Hz.6 pa/ Hz 低失调电压 :9 µv( 最大值 ) 低功耗 :