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1 CME-M1 系列 数据手册 2014 年 3 月 京微雅格 ( 北京 ) 科技有限公司

2 注意 2014 京微雅格 ( 北京 ) 科技有限公司版权所有未经京微雅格 ( 北京 ) 科技有限公司书面许可, 不得以任何形式或方式, 如电子 机械形式, 包括影印 录音或其他数据储存和检索系统形式复制或转移此文档的任何部分, 或将其翻译为其它任何语言或计算机语言 声明本手册中包含的信息已经仔细检查并认为是完全可靠的 但是, 不对手册中可能或潜在的错误负责 京微雅格 ( 北京 ) 科技有限公司保留停止发布或修改手册而不事先通知的权利 为确保获得最新的产品信息, 建议用户及时更新手册版本 所有商标均为京微雅格 ( 北京 ) 科技有限公司所有 手册版本号 CME-M1DSC04 联系我们如果您在使用我们的产品过程中有任何疑问或问题, 请与京微雅格 ( 北京 ) 科技有限公司联系, 或发送邮件至 : sales@capital-micro.com 本手册介绍的产品并没有被授权用作为生命保障设备或系统中的关键部件 在此使用到的术语有如下定义 :1. 生命保障设备或系统是满足以下条件的设备或系统,(a) 被通过手术植入人体内或 (b) 用来保障或维持生命, 当按照标签上的使用说明正确使用时, 有理由认为其工作的中断将会给使用者带来巨大的伤害 2. 所谓关键部件是指生命保障设备或系统中满足以下条件的部件, 即我们有理由认为该部件中断工作将会导致整个生命保障设备或系统中断工作, 或者是影响到后者的安全性和有效性 环境保护 本产品中包含的某些物质可能会对环境或人体健康有害, 为避免将有害物质释放到环境中或危害人体健康, 建议采用适当的方法回收本产品, 以确保大部分材料可正确地重复使用或回收 有关处理或回收的信息, 请与当地权威机构联系 1

3 版本控制 发布日期版本修订记录 2011 年 5 月 1.0 首次发布 2012 年 8 月 年 5 月 CME-M1DSC 年 3 月 CME-M1DSC04 表 3-35: 将 ckcon 6 修改为 ckcon 2; ckcon 5 修改为 ckcon 1; ckcon 4 修改为 ckcon 0 统一命名规则手册改版修订 配置模式 图将器件名称由 AstroⅡ 更改为 CME-M1 更新 封装信息 等新增 QFN-68 封装引脚列表 和 QFN68 封装规格 ; 更新 CME-M1 选型表 ; 更新 LQFP144 封装规格 和 TQFP100 封装规格 尺寸 ; 更新温度范围 : 商业级由 (TJ = 0 to 85 ) 更改为 :(0 to 85 ); 工业级由 (TJ = -40 to +100 ) 更改为 :(-40 to 100 ) 更新 器件型号实例 2

4 目录 注意... 1 版本控制... 2 目录... 3 开始前准备... 6 关于本手册 概述 CME-M1FPGA 简介 CME-M1 FPGA 主要功能 CME-M1 系统示意图 CME-M1 选型表 FPGA 特性 FPGA 概述 现场可编程逻辑 绕线资源 嵌入式存储器模块 EMB9K emb9k_tdp emb9k_sdp emb9k_sp I/O I/O 特性 I/O 描述 时钟网络 时钟网络通路 PLL PLL 接口 PLL 属性 MSS 子系统 CPU 寻址方式 指令集 寻址方式助记 按功能划分的指令集 十六进制编码排序指令 读 - 改 - 写指令 扩展指令 指令周期计算

5 3.2 存储器 内存和 SFR RAM 存储器 存储 Banking 外部存储器接口 (EMIF) 特殊功能寄存器 (SFRs) SFR 存储单元 SFR 复位值 SFR 说明 扩展特殊功能寄存器 乘 - 除单元 MDU 概述 MDU 操作说明 中断控制器 中断源 中断优先级 中断源概要 定时器 定时器 定时器 定时器 2( 带有比较 / 捕获单元 ) 看门狗 概述 I2C I2C 概述 说明 SPI 概述 说明 UART UART UART P 端口 概述 端口引脚的多路复用 电源管理 节电方式 退出节电方式 MSS 系统控制 MSS 系统时钟电源管理 MSS SPI 操作 MSS I 2 C I/O 设置 MSS 在系统重配置 MSS 在系统更新

6 实例化 宏模块端口列表 配置 配置模式 AS 模式 PS 模式 JTAG 模式 非易失性存储器 ISC 安全 配置数据加密 FLASH 的操作控制 CME-M1 上电复位 电气特性 LVCMOS33 D.C. 规格 LVTTL33 D.C. 规格 引脚及封装 引脚定义 引脚列表 TQFP-100 封装引脚列表 LQFP-144 封装引脚列表 QFN-68 封装引脚列表 封装信息 LQFP144 封装规格 TQFP100 封装规格 QFN68 封装规格 开发工具 商务指南 CME-M1 系列产品列表 产品命名规则 缩写

7 开始前准备 关于本手册 本手册只是 CME-M1 系列 FPGA 所有手册中的其中一个 旨在帮助用户了解并查知该系列器件的核心功 能及参数 如需了解产品其它信息, 请登录 6

8 1 概述 1.1 CME-M1FPGA 简介 CME-M1 是一款集成了增强型 8051 处理器硬核和 FPGA 等资源于一体的智能型器件, 能够实现完全可定制系统设计和 IP 保护能力, 而且易于使用 设计者可以便捷地利用 CME 的 Primace 进行 FPGA 设计, 支持第三方 EDA 工具 Keil TM 进行嵌入式设计 CME-M1 的单芯片系统比传统专属功能微控制器具有更大的灵活性 比现有使用软核处理器的 FPGA 具有更低的成本 CME-M1 的 ISP 功能可以实现在系统更新配置镜像,ISC 功能可以实现在系统用其他配置镜像重新配置 CME-M1 CME-M1 系列产品广泛应用于工业 医疗设备 通信系统和消费类电子等多种应用领域 1.2 CME-M1 FPGA 主要功能 基于 SRAM 的 0.13 微米工艺 FPGA Fabric - 4 输入查找表 + 基于 DFF 的可编程逻辑单元 LC 个可编程逻辑单元 - 专用的算术进位链 - 层次化结构布线资源嵌入式 RAM Block 存储器 - 2x9Kbit 可配置双端口 DPRAM 存储器 EMB9K 时钟网络 - 8 个 De-skew 全局时钟 - 1 个支持频率合成 相移 De-skew 的 PLL( 输入时钟频率范围 :5~350MHz 输出时钟频率范围 :10~350MHz) - 4 个外部时钟输入 1 个外部振荡反馈时钟输入 I/O 和操作电压 - 3.3V LVCMOS/LVTTL - 支持 5V 输入 - 最高可达 150MHz - I/O 属性可编程 - 3.3V I/O 电压 1.2V 内核电压微控制子系统 (MSS) 增强型 8051MCU - 精简指令周期,12 倍于标准 8051 的 MIPS, 频率最高可达 150MHz - 兼容标准 8051 的指令系统 - 硬件支持乘法 除法指令 - 支持扩展指令 :MOV A,ACC - 支持 16 位乘法 32/16 位除法硬件 - 片上调试系统 OCDS, 支持 JTAG 在线调试 7

9 - 8 个外部中断源, 总共 13 个中断源 - 支持高达 8M 数据 / 代码存储器嵌入式 SRAM 存储器 - 32KByte 单端口存储器 SPRAM - 4KByte 双端口 DPRAM(Fabric 连 B 端口,MSS 连 A 端口 ) - 数据 / 代码统一编址 存储大小灵活配置外设 - 3 个 16 位定时时器, 定时器 2 可用作比较捕获单元 - 1 个 16 位硬件看门狗 - 1 个 I 2 C 接口 - 1 个 SPI 接口, 可控制 4 个从设备 - 2 个全双工异步串行接口停止 空闲模式电源管理芯片系统管理 - ISC 控制 - ISP 控制 - 系统动态频率切换 - 系统动态 PLL 控制 - 系统 FPGA 时钟关断控制配置配置模式 - JTAG 模式 - AS 模式 - PS 模式 JTAG 接口 - JTAG 芯片配置 - JTAG 8051 调试 - 芯片配置 8051 调试共用同一 JTAG 支持多映像配置文件可选 4Mbit 内部 SPI-FLASH ISC 安全机制 - 配置文件数据加密 - 基于密钥的 SPI 操作保护 - 访问保护机制 - 配置 memory 1 保护 1 Memory 包括 MSS 8051 的 RAM code 8

10 1.3 CME-M1 系统示意图 IO Blocks 4K*8 DPRAM FPGA Fabric 32K*8 SPRAM IO Blocks Power Manager Timers I 2 C Master Slave EMIF Watchdog SPI Master Slave Interrupt Controller OCDS USARTs CPU system & Peripherals IO Blocks 8051 MCU PLL & CLK CLK Network PLL OSC Internal Oscillator JTAG 4M SPI-Flash IO Blocks 图 1-1 CME-M1 系统示意图 1.4 CME-M1 选型表 9

11 表 1-1 CME-M1 系列产品列表 Part Number M1C01N3 M1C01N0 FPGA Fabric LC RAM Blocks 2 2 MSS 16-bit Timer 3 3 SPI Flash Memory 32K+4KByte 32K+4KByte Watch Dog Timer 1 1 I2C 1 1 SPI 1 1 USART 2 2 4Mbit I/Os Speed 7 7 Temp Package Commercial (0, 70 ) Industry (-40, 100 ) Max User IO LQFP LQFP QFN Commercial (0, 70 ) Industry (-40, 100 ) 10

12 I/O Blocks (IOB) EMB9K EMB9K MSS, GCLK, I/O Blocks CME-M1 FPGA 数据手册 2 FPGA 特性 2.1 FPGA 概述 下图为 CME-M1 整个 FPGA 的结构 嵌入式存储器模块 EMB9K 内嵌在 Fabric 中,MSS GCLK 时钟网 络以及 IOB 等通过绕线资源联到 Fabric 上 图中的 连接 表示绕线资源 I/O Blocks (IOB) BLB array I/O Blocks(IOB) 图 2-1 FPGA 概况 FPGA Fabric 的基本模块是 BLB(Basic Logic Block) 64 个 BLB 阵列, 分四个层次通过上下绕线资源和和跨层次的进位链资源连接成整个 FPGA Fabric 16 个逻辑单元 LC(Logic Cell) 组成一个 BLB, 即 HLB1, 4 个 HLB1 组合为一个 HLB2 同理,4 个 HLB2 组合成 1 个 HLB3 CME-M1 包含 4 个 HLB3, 可以视为一个 HLB4, 共计 1024 个逻辑单元 (64 个 BLB) CME-M1 四周分布 IOB(I/O Block), 它们通过交叉互联线与 FPGA 逻辑阵列相连接 芯片的左边有 7 个 IOB, 其余三边都有 8 个 IOB 每个 IOB 包含 4 个 IOC(I/O Cell) 11

13 2.2 现场可编程逻辑 现场可编程逻辑单元 (LC) 作为现场可编程块 ( 图 2-2) 中最小的单元, 有如下特征 : 一个 4 输入查找表可以实现四个变量的任何逻辑功能进位链的特点可以用于加法器 / 减法器或非门链和 WLUT 链可以扩展 LUT 功能一个可编程寄存器支持寄存器反馈回 LUT b_sloa d in[4] wlutin LC wlutout in[3] in[2] in[1] in[0] LUT Carry Gen WLUT Gen D SET CLR Q Q combout regout ci lutin cen clk rstn co lutout 图 2-2 现场可编程逻辑单元 下图为 LC 的串联图 进位链经由进位链输入输出信号串联在一起 与非门链经由 lutin 和 lutout 串联 ; WLUT 链经由 wlutin 和 wlutout 串联 12

14 BLB_ctrl CME-M1 FPGA 数据手册 lutout co lutout co lutout co wlut chain wlutin LC-15 wlutout wlutin LC-15 wlutout... wlutin LC-15 wlutout wlut chain wlut chain wlut chain wlut chain wlut chain wlutin wlutin wlutin wlutin wlutin... lutout lutin NOR chain lutin carry chain ci co ci LC-1 LC-0 LC LC-1 LC-0 B L B wlutout wlutin wlutout wlutin wlutout wlutin B L B wlutout wlutin wlutout wlutin LC-1 LC-0 lutin ci lutout co LC LC-1 LC-0 lutin ci NOR chain carry chain B L B wlutout wlutout wlutout B L B wlutout wlutout wlutin wlutin wlutin wlutin wlutin LC-1 LC-0 lutin ci lutout co LC LC-1 LC-0 lutin ci NOR chain carry chain B L B wlutout wlutout wlutout B L B wlutout wlutout 图 2-3 进位链,NOR 链和 WLUT 链基本逻辑单元块 (BLB) 是由 16 个 LC 和 BLB_ctrl 块组成的 BLB_ctrl 为 16 个逻辑单元提供 :clk,cen,rstn 和 sload, 四个公用信号 图 2-4 描述了 BLB 的构造 BLB LC-15 LC LC-3 LC-2 LC-1 LC-0 图 2-4 BLB 和 LC 13

15 2.3 绕线资源 绕线资源是由一个以四叉树方式绕线多路复用结构和交联绕线结构组成的 分层四叉树绕线资源为所有 BLB 提供充足的绕线路径, 其中 BLB 是树的最小节点并且包含 16 个 LC 交联绕线资源在 BLB 之间提供 快捷的绕线路径 图 2-5 描述了简化的交联绕线资源和分层绕线资源 Different level of crosslink routing resource Different level of hierarchical routing resource BLB 图 2-5 绕线资源 2.4 嵌入式存储器模块 EMB9K CME-M1 中共 2 个 EMB9K 块 EMB9K 模块是一个同步真双端口存储器, 具有如下特征 : 9,216 bits 混合时钟方式支持字节使能写端口数据宽度为 或 36 位时,EMB9K 支持字节写操作 字节使能允许屏蔽输入数据, 这样 EMB9K 可以写入特定字节 未写入的字节保持之前写入的值 表 2-1 支持字节的 EMB9K 块 we [3..0] d [15..0] d [17..0] d [31..0] d [35..0] [0] = 1 [7..0] [8..0] [7..0] [8..0] [1] = 1 [15..8] [17..9] [15..8] [17..9] [2] = 1 [23..16] [26..18] [3] = 1 [31..24] [35..27] 14

16 奇偶校验位 - 支持奇偶校验码 EMB9K 模块的每个字节都有奇偶校验位, 但需要逻辑配合实现 奇偶校验位也可用于存储用户自定义的控制位 A B 数据宽度可独立配置支持直通或寄存器读输出直通读 ( 同步 1 clock): 在读有效的情况下, 读的数据在同一个时钟周期里驱动到读数据总线 q 上 寄存器读 ( 同步 2 clock): 在读有效的情况下, 内部读的数据在下一个时钟周期里放到输出寄存器里并驱动到读数据总线 q 上 通过设置 output_mode, 可以选取直通读模式或寄存器读模式 在寄存器读模式下, 可通过 is_clk_qx_inverted 参数来选择时钟上升沿读或时钟下降沿读 支持初始化初始化文件格式为.hex 或.dat( 每行一个 16 进制数, 行数为 EMB9K 的深度 ) 初始化文件在配置过程中初始化 EMB9K 的存储器 Memory 模式依据应用模式可配置成如下几种模式 : - emb9k_tdp - emb9k_sdp - emb9k_sp 在 emb9k_tdp emb9k_sdp 模式下不能同时读写同一个地址 emb9k_tdp EMB9K 支持任何组合的双端口操作 : 不同的端口时钟下的两端口读, 两端口写, 或一端口读一端口写 图 2-6 显示了真双端口存储配置 da[] Port A Port B db[] aa[] ab[] wea clka cea rstn_qa clke_qa qa[] EMB9K web clkb ceb rstn_qb clke_qb qb[] 15

17 图 2-6 真双端口存储方式 表 2-2 真双端口存储方式端口描述 端口名称 类型 描述 aa (b) Input Port A (B) Address. da (b) Input Port A (B) Data Input. qa (b) Output Port A (B) Data Output. wea (b) Input Port A (B) Write Enable. Data is written into the dual-port SRAM upon the rising edge of the clock when both wea (b) and cea (b) are high. cea (b) Input Port A (B) Enable. When cea (b) is high and wea (b) is low, data read from the dual-port SRAM address aa (b). If cea (b) is low, qa (b) retains its value. clka (b) Input Port Clock. rstn_qa (b) input read register reset,low active clke_qa (b) input read clock enable,high active 表 2-3 真双端口存储器方式直通模式下的真值表 输入 输出 cea(b) wea (b) clk Status qa (b) 0 X X HOLD Data stored in the memory is retained. 1 0 READ Data is read from the memory location specified by the address bus. 1 1 WRITE da (b) 表 2-4 真双端口可能的数据宽度组合 Port A Port B 8K 1 4K 2 2K 4 1K K 1 1K K 1 4K 2 2K 4 1K K 1 1K emb9k_sdp EMB9K 存储器也支持简单双端口存储方式 : 一端口读一端口写 图 2-7 显示了简单双端口存储配置 16

18 d_w[] a_w[] we_w clk_w EMB9K q_r[] a_r[] clke_r rstn_r clk_r ce_w ce_r 图 2-7 简单双端口存储方式 表 2-5 简单双端口存储方式端口描述 端口名称 类型 描述 d_w Input Write Data a_w Input Write Address. we_w Input Write Enable,high active clk_w Input Write Clock. ce_w Input Write Port Enable. high active q_r Output Read Data a_r Input Read Address. ce_r Input Read Enable. high active clk_r Input Read Clock. rstn_r Input read register reset,low active clke_r Input read clock enable,high active 表 2-6 简单双端口数据宽度组合 Writ Read Port epor t 8K 1 4K 2 2K 4 1K K 1 1K K 1 4K 2 2K 4 1K 9 1K

19 Writ Read Port epor t 8K 1 4K 2 2K 4 1K K 1 1K K emb9k_sp EMB9K 存储块也支持单端口存储方式, 如下图 2-8 所示 : we clk ce EMB9K d[] a[] clke_q rstn_q q[] 图 2-8 单端口存储方式 表 2-7 单端口存储方式端口描述 端口名称 类型 描述 d Input Write Data a Input Write Address. we Input Write Enable,high active clk Input Write Clock. ce Input Port Enable. high active q Output Read Data rstn_r Input read register reset,low active clke_r Input read clock enable,high active 表 2-8 简单双端口可能的数据宽度组合 Port 8K 1 4K 2 2K 4 1K K 1 1K

20 [1:0] [1:0] 0[1:0] 0[1:0] 2 0[1:0] 0 2 0[1:0] CME-M1 FPGA 数据手册 2.5 I/O I/O 特性 可承受 5V 输入支持 LVCMOS33/LVTTL33 I/O 标准独立三态输出控制内部可编程上拉电阻 : 62~112 KΩ I/O 驱动电流固定为 : 8mA 支持异步直通输入输出支持同步输入输出 I/O 描述 IOC 是 I/O 的最小基本单元, 一个 IOC 控制一个 I/O IOC 加上绕线资源组成 IOB0 下图描述了 IOB0 的结构 Data[1:0] Truth Table 00: 1'b0 01: data[0] 10: 1'b0 11: data[1] IOB0 CMS0 [1:0] cen[1:0] cmi[8:0] cmi[8:0] [3:2] rst[1:0] [5:4] clk[1:0] IOC [1:0] icen cmo[0] idrstnsel ocen idsetnsel cmo[1] odrstnsel odsetnsel setn c[11:0] oerstnsel cmo[2] oesetnsel rstn rstn cmo[3] setn iclk REN cmo[4] isel osel oclk oesel cmo[5] [8:6] oen[2:0] 3 1 cmo[6] oen_i SETN D Q CKE 0 1 oesel data2_o umo[1] CK RSTN OE Path oen 0 data_o umo[0] umi cmi[5:4] umi gci[1:0] DMS0 dmo[0] data_i SETN D Q CKE CK RSTN 0 1 osel Odata Path dout din D SETN Q CKE CK RSTN 1 isel Idata Path 图 2-9 IOB0 结构 4 个 IOB0 和互联绕线资源 HSB1 组成一个 IOB1 下图描述了 IOB1 的结构 7 个 IOB1 控制 CME-M1 的 左边 I/O, 其余三边各有 8 个 IOB1 19

21 xmo[19:10] xmo[9:0] xmi 20 gci 16 IOB1 xmo 10 xmo 10 xmi gci HSB1 umoi 10 XMS1 xmi gci CMS1 umo 10 mux4 UMS1 cmo 9 8 umi DMS1-0 umi DMS1-3 mux8 mux8 2 2 dmo dmo dmi0 dmi3 1 1 dmo0 dmo3 dmi 9 cmi umi IOB0-0 umo 2 9 umi cmi IOB0-3 umo 2 图 2-10 IOB1 结构 2.6 时钟网络 CME-M1 专用的全局时钟网络可以为 MSS 系统和 FPGA 的 fabric 提供灵活的低延迟 低抖动的时钟 时钟网络通路 下图为 CME-M1 的全局时钟网络通路图 20

22 gclk pll_lock osc osc clk0 clk1 xin crystal xout xc clk2 clk3 gclk[15:0] CLK0 CLK1 CLK2 CLK3 0 xmi[7] xmi[6] xmi[5] xmi[4] xmi[3] xmi[2] xmi[1] xmi[0] CLK3 CLK2 CLK1 CLK mux mux 20 fbclkin xmi[7: 0] mux 8 pll_wrapper pll_reset clkin clkout0 clkout1 PLL-0 fbclkin clkout2 pll_lock SFR_pd SFR_pd_en pllout0 pllout1 pllout2 pll_lock 3 4 Clock mux Clock mux Clock mux SFR CLK0 CLK1 CLK2 CLK3 Clock mux mcu SFR clkcpu clkout2 clkout1 clkout0 图 2-11 全局时钟网络通路 CME-M1 有五个时钟输入引脚 :clk0, clk1, clk2,clk3 和 xin; 一个时钟输出引脚 :xout;1 个 PLL clk0,clk1,clk2,clk3 这四个引脚既可以作为全局时钟输入引脚, 也可以作为用户 I/O xin 和 xout 分别为外部晶体振荡器输入引脚和输出引脚,Xin 只能用作全局时钟输入引脚, 输入频率 10~20MHz 当 xin 作为外部时钟输入时, 输入时钟通过 xin 接入全局时钟树上,xout 悬空 xin 与 clk1 不能同时用作全局时钟输入 OSC 为内部振荡器, 典型值为 15MHz, 随温度 电压变化而变化, 变化范围 :9~20MHz OSC 为 AS 配置提供时钟, 不推荐用户设计里使用 OSC CME-M1 的设计必须在 Primace 里用 PLL Wizard 例化 PLL 才能为 MSS 和 Fabric 提供时钟 PLL Wizard 中配置对应的 Clock mux 的值, 为 clkcpu 和 clkout0 clkout1 clkout2 选择全局时钟源 CME-M1Fabric 有 8 个全局时钟 clk0~clk3 和 clkcpu clkout0 clkout1 clkout2 都可以连到全局时钟总线上 PLL 的输入 clkin 可以来自外部 clk0~clk3 外部晶体以及 fabric,pll 的 de-skew 模式的反馈可以来自 Fabric 的 8 个全局时钟和 clk0~clk3 MSS 的 8051 可以通过扩展的 SFR 动态控制 PLL 的电源的关开 clkcpu 和 clkout0 clkout1 clkout2 PLL 输出关开以及分频, 详见 MSS 系统 21

23 2.6.2 PLL Post-scale counters Phase Frequency Detector 1 c0 clkout0 clkin fin 1 n fref PFD Charge Pump Loop Filter VCO 10 fvco Post-scale counters 1 c1 clkout1 Post-scale counters ffb 1 m 1 c2 clkout2 fbclkin pll_deskew 图 2-12 PLL fref = fin / n; fvco = fref * m = fin * (m / n) ffb = fvco / m; fclkout0 = fvco / c0 = fin * (m / (n * c0)) fclkout1 = fvco / c1 = fin * (m / (n * c1)) fclkout2 = fvco / c2 = fin * (m / (n * c2)) VCO 输出为 300MHz~800MHz 输出占空比为:50%±5% PLL 使用 m/(n c) 换算频率, 为 PLL 输出端口提供时钟频率合成 输入时钟信号先被前置分频器 (pre-divider) 的系数 n 整除, 然后再与反馈环路分频器 (feedback-loop divider) 的系数 m 相乘 控制回路将 VCO 的输出信号频率与 fin (m/n) 进行匹配 输出级 C0,C1,C2 将高频 VCO 分频后输出 前置分频器 (pre-divider) 系数 n 的范围是 1 到 32 反馈环路分频器(feedback-loop divider) 的系数 m 的范围是 1 到 512 输出级分频器(post-scale divider) 的 c0/c1/c2 的范围是 1 到 PLL 接口 表 2-9 PLL 接口 信号 I/O 描述 clkin I Reference clock 5-350MHz fbclkin I Feedback clock: used in de-skew mode pll_reset I PLL reset: when reset = 1, PLL reset clkout0 O Main output clock 10~350Mhz support dynamic clock switch clkout1 O First shifted phase out clock 10~350Mhz 22

24 Can run at different freq in synthesize mode support dynamic clock switch clkout2 O Second shifted phase out clock 10~350Mhz Can run at different freq in synthesize mode support dynamic clock switch pll_lock O PLL Lock status output. When pll_lock=1, PLL is in lock status clk_cpu O Mcu clock out 10~350Mhz, support dynamic clock switch PLL 属性 表 2-10 PLL 属性 类型 描述 典型值 pll_pwrmode pll_pwrmode =always_on, always power on(default) stream pll_pwrmode =comb, MCU and FP control mode enable pll_pwrmode =FP, FP control mode enable pll_pwrmode =MCU, MCU control mode enable pll_pwrmode = always_off, always power off pll_deskew pll_deskew=1,deskew mode enable 0,1 pll_deskew=0, frequency synthesize,use VCO as feedback pll_bypass pll_bypass=1,pass input reference clock to clkout0/1/2 0,1 pll_o0en pll_o0en=1, enable individual clock output clkout0 0,1 pll_o1en pll_o1en=1, enable individual clock output clkout1 0,1 pll_o2en pll_o2en=1, enable individual clock output clkout2 0,1 pll_ph1en pll_ph1en=1,phase shift mode enable for clock output 0,1 clkout1 pll_ph2en pll_ph2en=1,phase shift mode enable for clock output 0,1 clkout2 pll_refdiv input divider 1:32 pll_fbdiv feedback divider 1:512 pll_odiv0 output divider for clock output clkout0 1:32 pll_odiv1 output divider for clock output clkout1 1:32 pll_odiv2 output divider for clock output clkout2 1:32 pll_phsel1 phase shift control for clock output clkout1 Accoreding to the value of pll_odiv1 pll_phsel2 phase shift control for clock output clkout2 Accoreding to the value of pll_odiv2 pll_fsl pll_fsl=1,link the phase shift between clkout0 and clkout1/ 0,1 clkout2 clkcpu_mux Clkcpu_mux = in0, divider disable and clk source is clk_in0 (default) Clkcpu_mux = in1, divider disable and clk source is stream 23

25 clkcpu_in0 clkcpu_in1 clkout0_mux clkout0_in0 clkout0_in1 clkout1_mux clkout1_in0 clkout1_in1 clk_in1 Clkcpu_mux = dyn, divider enable and clk source is dynamic Clkcpu_mux = dis, clk source is 0 clkcpu_in0 = po0, select pllout0 (default) clkcpu_in0 = po1, select pllout1 clkcpu_in0 = po2, select pllout2 clkcpu_in0 = ck0, select clk0 (default) clkcpu_in0 = ck1, select clk1 clkcpu_in0 = ck2 select clk2 clkcpu_in0 = ck3, select clk3 clkout0_mux = in0, divider disable and clk source is clk_in0 (default) clkout0_mux = in1, divider disable and clk source is clk_in1 clkout0_mux = dyn, divider enable and clk source is dynamic clkout0_mux = dis, clk source is 0 clkout0_in0 = po0, select pllout0 (default) clkout0_in0 = po1, select pllout1 clkout0_in0 = po2, select pllout2 clkout0_in0 = ck0, select clk0 (default) clkout0_in0 = ck1, select clk1 clkout0_in0 = ck2, select clk2 clkout0_in0 = ck3, select clk3 clkout1_mux = in0, divider disable and clk source is clk_in0 (default) clkout1_mux = in1, divider disable and clk source is clk_in1 clkout1_mux = dyn, divider enable and clk source is dynamic clkout1_mux = dis, clk source is 0 clkout1_in0 = po1, select pllout1 (default) clkout1_in0 = po2, select pllout2 clkout1_in0 = po0, select pllout0 clkout1_in0 = ck0, select clk0 (default) clkout1_in0 = ck1, select clk1 clkout1_in0 = ck2, select clk2 clkout1_in0 = ck3, select clk3 stream stream stream stream stream stream stream stream 24

26 clkout2_mux clkout2_in0 clkout2_in1 ck0_src ck1_src clkout2_mux = in0, divider disable and clk source is clk_in0(default) clkout2_mux = in1, divider disable and clk source is clk_in1 clkout2_mux = dyn, divider enable and clk source is dynamic clkout2_mux = dis, clk source is 0 clkout2_in0 = po2, select pllout2 (default) clkout2_in0 = po0, select pllout0 clkout2_in0 = po1, select pllout1 clkout2_in0 = ck0, select clk0 (default) clkout2_in0 = ck1, select clk1 clkout2_in0 = ck2, select clk2 clkout2_in0 = ck3, select clk3 ck0_src=pad, select clk0 PAD as input(default) ck0_src=osc, select internal osc as input ck1_src=pad, select clk1 PAD as input ck1_src=xc, select crstral pin as input stream stream stream stream stream 25

27 3 MSS 子系统 MSS 子系统由 150MHz 增强型 8051 处理器 集成的外设和集成的 SRAM 组成 具有如下特征 : 增强型 8051MCU - 精简指令周期,12 倍于标准 8051 的 MIPS, 频率最高可达 150MHz - 兼容标准 8051 的指令系统 - 片上调试系统 (OCDS), 支持 JTAG 在线调试 - 支持高达 8M 数据 / 代码存储器嵌入式 SRAM 存储器 - 32KByte 单端口存储器 SPRAM - 4KByte 双端口 DPRAM(Fabric 连 B 端口,8051 连 A 端口 ) - 数据 / 代码统一编址 存储大小灵活配置外设 - 一个算术协处理器 MDU - 3 个 16 位定时器, 定时器 2 可用作比较捕获单元 - 1 个 16 位硬件看门狗 - 1 个 I 2 C 接口 - 1 个 SPI 接口 - 2 个全双工异步串行接口停止 空闲模式电源管理芯片系统管理 - ISC 控制 - IAP 控制 - 在系统动态频率切换 - 在系统动态 PLL 控制 - 在系统 FPGA 时钟关断控制 MSS 子系统的 EMIF P 端口 SPI 以及 DPRAM4K 的 B 端口连到了 FPGA 的 Fabric 上,I 2 C 和扩展的 SFR 连到了 CME-M1 的硬件模块上 MSS 通过这些通路可以智能的控制 CME-M1 的运行 图 3-1 描述的是 MSS 系统的功能和连接关系 26

28 图 3-1 MSS 功能连接图 CPU CME-M1 使用单周期增强型 8051 CPU 作为中央处理器, 指令集与标准 ASM51 完全兼容 8051CPU 主要特性 : 精简指令周期,12 倍于标准 8051 的 MIPS, 频率最高可达 150MHz 兼容标准 8051 的指令系统硬件支持乘法 除法指令支持扩展指令 :MOV A,ACC 片上调试系统 (OCDS), JTAG 在线调试支持 16 位乘法 32/16 位除法硬件 8 个外部中断源, 共计 13 个中断源 77 个 SFR 支持高达 8MB 程序 / 数据存储器 寻址方式 8051 支持的寻址方式如下表 3-1 所示 27

29 表 3-1 寻址方式 Addressing mode Direct Addressing Indirect Addressing Register Addressing Register Specific Instructions Immediate Constants Indexed Addressing Bit Addressing Description The operand is specified by a direct 8-bit address field. Only the internal RAM and the SFRs can be accessed using this mode. The instruction specifies the register which contains the address of the operand. The registers R0 or R1 are used to specify the 8-bit address, while the Data Pointer (DPTR) register is used to specify the 16-bit address. Certain instructions access one of the registers (R0-R7) in the specified register bank. These instructions are more efficient because there is no need for an address field. Some instructions are specific to certain registers. For example, some instructions always act on the accumulator. In this case, there is no need to specify the operand. Some instructions carry the value of the constants directly instead of an address. This type of addressing can be used only for a read of the program memory. This mode uses the Data Pointer as the base and the accumulator value as an offset to read a program memory. In this mode, the operand is one of 256 bits 指令集 8051 指令与工业标准 8051 指令完全兼容 下面几个表为指令集, 包括寻址方式助记, 按功能划分的指令 集和十六进制编码排序指令, 以及指令耗时计算 寻址方式助记 下面 2 个表 ( 表 3-32 和表 3-3) 描述了应用在指令集表中的助记 表 3-2 数据寻址方式助记 Symbol Rn #data #data 16 bit A Description Working register R0-R7 One of 128 internal RAM locations or any Special Function Register Indirect internal or external RAM location addressed by register R0 or R1 8-bit constant included in instruction (immediate operand) 16-bit constant included as bytes 2 and 3 of instruction (immediate operand) One of 128 software flags located in internal RAM, or any flag of bit- addressable Special Function Registers, including I/O pins and status word Accumulator 28

30 表 3-3 程序寻址方式助记 Symbol addr16 addr11 Rel Description Destination address for LCALL or LJMP, can be anywhere within the 64-Kbyte page of program memory address space Destination address for ACALL or AJMP, within the same 2-Kbyte page of program memory as the first byte of the following instruction SJMP and all conditional jumps include an 8-bit offset byte. Its range is +127/-128 bytes relative to the first byte of the following instruction 按功能划分的指令集 下表按照指令的功能进行分类, 描述了指令编码的十六进制格式, 每条指令占用的字节以及执行每条指令 所需的机器周期 需注意, 显示的周期数以无程序存储等待状态为前提 表 3-4 按功能划分的指令 Mnemonic Description Code Bytes Cycles Arithmetic operations ADD A,Rn Add register to accumulator 0x28-0x2F 1 2 ADD A,direct Add directly addressed data to accumulator 0x ADD A,@Ri Add indirectly addressed data to accumulator 0x26-0x ADD A,#data Add immediate data to accumulator 0x ADDC A,Rn Add register to accumulator with carry 0x38-0x3F 1 2 ADDC A,direct Add directly addressed data to accumulator with 0x carry ADDC A,@Ri Add indirectly addressed data to accumulator with 0x36-0x carry ADDC A,#data Add immediate data to accumulator with carry 0x SUBB A,Rn Subtract register from accumulator with borrow 0x98-0x9F 1 2 SUBB A,direct Subtract directly addressed data from accumulator with borrow 0x SUBB A,@Ri Subtract indirectly addressed data from 0x96-0x accumulator with borrow SUBB A,#data Subtract immediate data from accumulator with 0x borrow INC A Increment accumulator 0x INC Rn Increment register 0x08-0x0F 1 3 INC direct Increment directly addressed location 0x Increment indirectly addressed location 0x06-0x INC DPTR Increment data pointer 0xA3 1 1 DEC A Decrement accumulator 0x DEC Rn Decrement register 0x18-0x1F

31 Mnemonic Description Code Bytes Cycles DEC direct Decrement directly addressed location 0x Decrement indirectly addressed location 0x16-0x MUL AB Multiply A and B 0xA4 1 4 DIV Divide A by B 0x DA A Decimally adjust accumulator 0xD4 1 1 Logic operations ANL A,Rn AND register to accumulator 0x58-0x5F 1 2 ANL A,direct AND directly addressed data to accumulator 0x ANL A,@Ri AND indirectly addressed data to accumulator 0x56-0x ANL A,#data AND immediate data to accumulator 0x ANL direct,a AND accumulator to directly addressed location 0x ANL AND immediate data to directly addressed location 0x direct,#data ORL A,Rn OR register to accumulator 0x48-0x4F 1 2 ORL A,direct OR directly addressed data to accumulator 0x ORL A,@Ri OR indirectly addressed data to accumulator 0x46-0x ORL A,#data OR immediate data to accumulator 0x ORL direct,a OR accumulator to directly addressed location 0x ORL OR immediate data to directly addressed location 0x direct,#data XRL A,Rn Exclusive OR register to accumulator 0x68-0x6F 1 2 XRL A,direct Exclusive OR directly addressed data to 0x accumulator XRL A,@Ri Exclusive OR indirectly addressed data to 0x66-0x accumulator XRL A,#data Exclusive OR immediate data to accumulator 0x XRL direct,a Exclusive OR accumulator to directly addressed 0x location XRL Exclusive OR immediate data to directly addressed 0x direct,#data location CLR A Clear accumulator 0xE4 1 1 CPL A Complement accumulator 0xF4 1 1 RL A Rotate accumulator left 0x RLC A Rotate accumulator left through carry 0x RR A Rotate accumulator right 0x RRC A Rotate accumulator right through carry 0x SWAP A Swap nibbles within the accumulator 0xC4 1 1 Data transfer operations MOV A,Rn Move register to accumulator 0xE8-0xEF 1 1 MOV A,direct Move directly addressed data to accumulator 0xE5 2 3 MOV A,@Ri Move indirectly addressed data to accumulator 0xE6-0xE7 1 4 MOV A,#data Move immediate data to accumulator 0x

32 Mnemonic Description Code Bytes Cycles MOV Rn,A Move accumulator to register 0xF8-0xFF 1 1 MOV Rn,direct Move directly addressed data to register 0xA8-0xAF 2 4 MOV Rn,#data Move immediate data to register 0x78-0x7F 2 2 MOV direct,a Move accumulator to direct 0xF5 2 2 MOV direct,rn Move register to direct 0x88-0x8F 2 3 MOV Move directly addressed data to directly addressed 0x direct1,direct2 location MOV Move indirectly addressed data to directly 0x86-0x direct,@ri addressed location MOV Move immediate data to directly addressed location 0x direct,#data Move accumulator to indirectly addressed location 0xF6-0xF7 1 3 MOV Move directly addressed data to indirectly 0xA6-0xA7 2 addressed location MOV Move immediate data to in directly addressed 0x76-0x77 2 location MOV Load data pointer with a 16-bit immediate 0x DPTR,#data16 MOVC Load accumulator with a code byte relative to 0x A,@A+DPTR DPTR MOVC Load accumulator with a code byte relative to PC 0x A,@A+PC MOVX A,@Ri Move external RAM (8-bit addr.) to accumulator 2 0xE2-0xE3 1 5~12 MOVX Move external RAM (16-bit addr.) to accumulator 2 0xE0 1 4~11 A,@DPTR Move accumulator to external RAM (8-bit addr.) 2 0xF2-0xF3 1 6~13 MOVX Move accumulator to external RAM (16-bit addr.) 2 0xF0 1 PUSH direct Push directly addressed data onto stack 0xC0 2 4 POP direct Pop directly addressed location from stack 0xD0 2 3 XCH A,Rn Exchange register with accumulator 0xC8-0xCF 1 2 XCH A,direct Exchange directly addressed location with 0xC5 2 3 accumulator XCH A,@Ri Exchange indirect RAM with accumulator 0xC6-0xC7 1 4 XCHD A,@Ri Exchange low-order nibbles of indirect and 0xD6-0xD7 1 5 accumulator Program branches ACALL addr11 Absolute subroutine call xxx10001b 2 4 LCALL addr16 Long subroutine call 0x RET Return from subroutine 0x The MOVX instructions perform one of two actions depending on the state of 'pmw' bit (pcon.4). For more information refer to the Program Memory Write mode. 31

33 Mnemonic Description Code Bytes Cycles RETI Return from interrupt 0x AJMP addr11 Absolute jump xxx00001b 2 3 LJMP addr16 Long jump 0x SJMP rel Short jump (relative address) 0x JMP Jump indirect relative to the DPTR 0x73 1 JZ rel Jump if accumulator is zero 0x JNZ rel Jump if accumulator is not zero 0x JC rel Jump if carry flag is set 0x JNC Jump if carry flag is not set 0x JB bit,rel Jump if directly addressed bit is set 0x JNB bit,rel Jump if directly addressed bit is not set 0x JBC bit,rel Jump if directly addressed bit is set and clear bit 0x CJNE Compare directly addressed data to accumulator 0xB5 3 5 A,direct,rel and jump if not equal CJNE Compare immediate data to accumulator and jump 0xB4 3 4 A,#data,rel if not equal CJNE Compare immediate data to register and jump if not 0xB8-0xBF 3 4 Rn,#data,rel equal CJNE Compare immed. to ind. and jump if not equal B6-B7 3 DJNZ Rn,rel Decrement register and jump if not zero D8-DF 2 4 DJNZ direct,rel Decrement directly addressed location and jump if D5 3 5 not zero NOP No operation Boolean manipulation CLR C Clear carry flag 0xC3 1 1 CLR bit Clear directly addressed bit 0xC2 2 4 SETB C Set carry flag 0xD3 1 1 SETB bit Set directly addressed bit 0xD2 2 4 CPL C Complement carry flag 0xB3 1 1 CPL bit Complement directly addressed bit 0xB2 2 4 ANL C,bit AND directly addressed bit to carry flag 0x ANL C,/bit AND complement of directly addressed bit to carry 0xB0 2 3 ORL C,bit OR directly addressed bit to carry flag 0x ORL C,/bit OR complement of directly addressed bit to carry 0xA0 2 3 MOV C,bit Move directly addressed bit to carry flag 0xA2 2 3 MOV bit,c Move carry flag to directly addressed bit 0x 十六进制编码排序指令 下表显示的按十六进制编码排序的指令集 32

34 表 3-5 十六进制指令 Op- Mnemonic Op- Mnemonic Op- Mnemonic code code code 00 H NOP 01 H AJMP addr11 02 H LJMP addr16 03 H RR A 04 H INC A 05 H INC direct 06 H 07 H 08 H INC R0 09 H INC R1 0A H INC R2 0B H INC R3 0C H INC R4 0D H INC R5 0E H INC R6 0F H INC R7 10 H JBC bit,rel 11 H ACALL addr11 12 H LCALL addr16 13 H RRC A 14 H DEC A 15 H DEC direct 16 H 17 H 18 H DEC R0 19 H DEC R1 1A H DEC R2 1B H DEC R3 1C H DEC R4 1D H DEC R5 1E H DEC R6 1F H DEC R7 20 H JB bit.rel 21 H AJMP addr11 22 H RET 23 H RL A 24 H ADD A,#data 25 H ADD A,direct 26 H ADD A,@R0 27 H ADD A,@R1 28 H ADD A,R0 29 H ADD A,R1 2A H ADD A,R2 2B H ADD A,R3 2C H ADD A,R4 2D H ADD A,R5 2E H ADD A,R6 2F H ADD A,R7 30 H JNB bit,rel 31 H ACALL addr11 32 H RETI 33 H RLC A 34 H ADDC A,#data 35 H ADDC A,direct 36 H ADDC A,@R0 37 H ADDC A,@R1 38 H ADDC A,R0 39 H ADDC A,R1 3A H ADDC A,R2 3B H ADDC A,R3 3C H ADDC A,R4 3D H ADDC A,R5 3E H ADDC A,R6 3F H ADDC A,R7 40 H JC rel 41 H AJMP addr11 42 H ORL direct,a 43 H ORL direct,#data 44 H ORL A,#data 45 H ORL A,direct 46 H ORL A,@R0 47 H ORL A,@R1 48 H ORL A,R0 49 H ORL A,R1 4A H ORL A,R2 4B H ORL A,R3 4C H ORL A,R4 4D H ORL A,R5 4E H ORL A,R6 4F H ORL A,R7 50 H JNC rel 51 H ACALL addr11 52 H ANL direct,a 53 H ANL direct,#data 54 H ANL A,#data 55 H ANL A,direct 56 H ANL A,@R0 57 H ANL A,@R1 58 H ANL A,R0 59 H ANL A,R1 5A H ANL A,R2 5B H ANL A,R3 5C H ANL A,R4 5D H ANL A,R5 5E H ANL A,R6 5F H ANL A,R7 60 H JZ rel 61 H AJMP addr11 62 H XRL direct,a 63 H XRL direct,#data 64 H XRL A,#data 65 H XRL A,direct 66 H XRL A,@R0 67 H XRL A,@R1 68 H XRL A,R0 69 H XRL A,R1 6A H XRL A,R2 6B H XRL A,R3 6C H XRL A,R4 6D H XRL A,R5 6E H XRL A,R6 6F H XRL A,R7 70 H JNZ rel 71 H ACALL addr11 72 H ORL C,bit 73 H 74 H MOV A,#data 33

35 Op- Mnemonic Op- Mnemonic Op- Mnemonic code code code 75 H MOV direct,#data 7A H MOV R2.#data 7F H MOV R7.#data 76 H 7B H MOV R3.#data 77 H 7C H MOV R4.#data 78 H MOV R0.#data 7D H MOV R5.#data 79 H MOV R1.#data 7E H MOV R6.#data 读 - 改 - 写指令 执行 从 SFR 或内部 RAM 读取字节, 修改并且重新写回 的指令, 叫做 读 - 改 - 写指令 当目标是 I/O 端口 (P0-P3) 或端口中的一位时, 这些指令读取的是输出锁存器而不是引脚 表 3-6 读 - 改 - 写指令 Mnemonic Description Code Bytes Cycles ANL direct,a AND accumulator to direct 0x ANL direct,#data AND immediate data to direct 0x ORL direct,a OR accumulator to direct 0x ORL direct,#data OR immediate data to direct 0x XRL direct,a Exclusive OR accumulator to direct 0x XRL direct,#data Exclusive OR immediate data to direct 0x JBC bit, rel Jump if bit is set and clear bit 0x CPL bit Complement bit 0xB2 2 3 INC direct Increment direct 0x Increment indirect 0x06-0x DEC direct Decrement direct 0x Decrement indirect 0x16-0x DJNZ direct,rel Decrement and jump if not zero 0xD5 3 4 MOV bit,c Move carry flag to direct bit 0x CLR bit Clear bit 0xC2 2 3 SETB bit Set bit 0xD 扩展指令 CME-M1 中的 8051 MCU 兼容英特尔 MCS51 指令集, 并扩展了如下指令 : MOV A, ACC 这条指令不会破坏 ACC 寄存器中的数据 34

36 3.1.8 指令周期计算 为精确计算程序执行时间, 每个指令的执行周期都需要计算在内 每个指令周期都可使用下面的公式计算 : if (BYTES > 1 or CYCLES = 1) then DURATION = CYCLES + (BYTES+R)*P + X*D else DURATION = CYCLES + (2+R)*P + X*D 其中 : - BYTE 是指令的字节数 ( 见表 3-4 和表 3-6) - CYCLE 是无等候状态时的周期数 ( 见表 3-4 和表 3-6) - R=1 针对 MOVC 指令, 否则 R=0 - X=1 针对 MOVX 指令, 否则 X=0 - P= 程序存储器等待状态数 (= ckcon[6:4] ) - D= 数据存储器等待状态数 (= ckcon[2:0] ) 在程序存储器写模式下 (PMW), MOVX 的公式如下 : DURATION = CYCLES + (2+X)*P 3.2 存储器 8051 内核采用哈佛结构, 程序和数据的地址 数据总线是共享的但有独立的程序和数据控制信号 8051 的存储组织与标准 8051 相同 分三种存储区域 : 程序空间 外部数据空间和内部数据空间 CME-M1 的 MSS 集成了 256 字节的内部数据空间 利用页寄存器可以扩展程序和数据空间到 8MB CME-M1 把 8051 的程序与数据控制信号合并将哈佛体系结构连接为冯诺依曼体系结构, 也就是进行统一编址, 共享相同的存储空间 需要用户在编程时, 区分程序和数据空间, 以免重叠 内存和 SFR 图 3-2 描述的是内存为 256 字节的存储映射 存储空间同时提供 128 字节的特殊功能寄存器 对低于 80H 的地址空间无论进行直接寻址还是间接寻址, 访问的都是数据存储器的低 128 字节 对高于 7Fh 的地址空间进行间接寻址访问的是内部数据存储器的高 128 字节, 直接寻址访问的是 SFR 低 128 字节包括工作寄存器 (00h 1Fh) 以及位寻址区 (20h 2Fh) 最低 32 字节构成 4 个 bank, 每个 bank 都包括八个寄存器 (R0-R7) 程序存储器状态字 (PSW) 的 2 个位选取被使用的 bank 紧接着 16 个字节是位寻址区, 可通过 00h-7Fh 地址进行位寻址 ( 参见表 3-10 可位寻址空间 ) 35

37 FFh Internal RAM SFR 7Fh Only indirect addressing Only direct addressing 2Fh 1Fh 00h Bit-addressable space (bits 00h-7Fh) Registers bank 4x8 bytes 图 3-2 内存映像 RAM 存储器 CME-M1 内部集成了一块 32KB 的 SPRAM 和一块 4KB 的 DPRAM 32KB 的 SPRAM 仅为 MSS 系统可用 8051 操作 SPRAM 和 DPRAM 最高频率可达 150MHz,8051 与 RAM 之间采用同步工作方式 在 Primace 中例化 system wizard 时设置 8051 firmware 的输出.hex 为 MSS 系统内嵌 RAM 的初始化 内部集成的 Memory 用作程序区时,MSS 的程序作为 CME-M1 配置的一部分在配置过程中装载到 MSS 的程序 Memory 里 4KB 的双端口 RAM 中的 A 端口连线到 MSS 的 Memory 总线,B 端口连到 FPGA 的 Fabric,MSS 和 FPGA 共享 4KB 空间, 同时 MSS 和 FPGA 可以独立操作 DPRAM 图 3-3 描述了 CME-M1 中 MSS 的存储映像 7FFFFF FP Expand FFF 4K DPRAM FFF 32K SPRAM 图 3-3 存储地址映像 36

38 注意 : 用户编程必须确保程序和数据空间不重叠, 以免程序运行时, 对数据的操作改写了程序代码 4KB 的 DPRAM 存储块 B 端口存储方式, 如下图 2-8 所示 : wenb clkb cenb DPRAM4K db[] ab[] qb[] 表 3-7 4KB 的 DPRAM 存储方式端口描述 图 3-4 单端口存储方式 Port name Type Description db Input Write Data,8 bit width ab Input Write Address,12 bit width wenb Input Write Enable,low active clkb Input Write Clock. cenb Input Port Enable. low active qb Output Read Data,8 bit width 存储 Banking 8051 不做 Banking 时, 存储空间可达 64KB(0000h~FFFFh) 当用做 Banking 时, 存储映像如下所示 具体设置, 请参见 9) 和 10) 7FFFFFh 7F8000h bank FFFh h 00FFFFh h 007FFFh h bank2 bank1 common Memory banking 图 3-5 程序 / 外部数据存储段映射 37

39 3.2.4 外部存储器接口 (EMIF) 外部存储器接口用于扩展 MSS 系统的存储空间, 地址映像位于 9000~7FFFFF, 需用 Fabric 去实现 EMIF 接口 MSS 的 8051 时钟端口通过硬连线连接到全局时钟树上, 需要在 PLL wizard 中选择一个, 不需要 Primace 软件绕线 EMIF 的 clkemif 时钟也来自全局时钟, 需要 Primace 软件绕线实现时钟的连接 8051 时钟与 EMIF 的 clkemif 时钟可以同频率也可不同频率, 两者是异步关系 EMIF 接口实现了 Fabric EMIF 操作与 8051 EMIF 操作的双向同步 8051 对 Fabric 扩展的存储空间每次读写需要大约 4 个 clkemif + 3 个 8051 时钟周期 表 3-8 EMIF 端口描述 Port name Type Width Description clkemif Input 1 Fabric EMIF clock, posedge active memaddr Output 23 EMIF Address,MSS to Fabric memdatai Input 8 Read Data,Fabric to MSS memdatao Output 8 Write data,mss to Fabric memrd Output 1 read Enable. high active memwr Output 1 Write Enable,high active memack Input 1 Fabric to MSS operation acknowledge EMIF 包括 23 位宽的地址总线 memaddr,8 位的输入数据总线 memdatai,8 位输出数据总线 memdatao, 控制信号 memrd, memwr, memack 以及时钟信号 clkemif 控制信号 memrd, memwr, 在 clkemif 的上升沿输出到 Fabric 读取时, 在 Fabric 的数据有效的情况下, 下一个时钟的上升沿 Fabric 输出一个时钟的 memack 有效到 MSS 写入时,Fabric 接收到数据后, 输 出一个时钟的 memack 有效到 MSS EMIF 的读写时序时序图, 如下所示 clkemif memdatai memaddr memrd memac k 图 3-6 EMIF 读时序 38

40 clkemif memaddr memdatao... memwr memac k 图 3-7 EMIF 写时序 3.3 特殊功能寄存器 (SFRs) SFRs 在内存空间中, 地址范围从 7Fh 到 FFh SFR 存储单元 如表 3-9 所示的 SFR 表, 部分地址已被占用, 其余部分为保留的特殊功能寄存器 表 3-9 SFR 存储单元 Hex/ Bin X000 X001 X010 X011 X100 X101 X110 X111 Bin/ Hex F8 misccon clkcpucon clko0con clko1con clko2con FF F0 b srst F7 E8 md0 md1 md2 md3 md4 md5 arcon EF E0 acc spsta spcon spdat spssn E7 D8 adcon i2cdat i2cadr i2ccon i2csta DF D0 psw D7 C8 t2con crcl crch tl2 th2 CF C0 ircon ccen ccl1 cch1 ccl2 cch2 ccl3 cch3 C7 B8 ien1 ip1 s0relh s1relh BF B0 p3 B7 A8 ien0 ip0 s0rell i2cspisel iscaddr0 iscaddr1 iscaddr2 iscaddr3 AF A0 p2 A7 98 s0con s0buf ien2 s1con s1buf s1rell 9F 90 p1 dps pagesel d_pagesel tcon tmod tl0 tl1 th0 th1 ckcon 8F 80 p0 sp dpl dph dpl1 dph1 wdtrel pcon 87 在 SFR 地址空间中有 16 个 SFR 是既可以字节寻址也可以是位寻址的 位寻址的 SFR 是地址以 000ˊb (80ˊh, 88ˊh, 90ˊh F8ˊh) 结尾的 16 个寄存器 (128 位 ) 和 128 位的内部数据存储器 ( 存储 单元为 20ˊh 2Fˊh) 一起构成位寻址区 ( 请参见表 3-10) 39

41 表 3-10 可位寻址空间 Hex/ Bin X000 X001 X010 X011 X100 X101 X110 X111 Bin/ SFR F8 misccon.0 misccon.1 misccon.2misccon.3misccon.4misccon.5 misccon.6 misccon.7 FF F0 b.0 b.1 b.2 b.3 b.4 b.5 b.6 b.7 F7 E8 EF E0 acc.0 acc.1 acc.2 acc.3 acc.4 acc.5 acc.6 acc.7 E7 D8 adcon.0 adcon.1 adcon.2 adcon.3 adcon.4 adcon.5 adcon.6 adcon.7 DF D0 psw.0 psw.1 psw.2 psw.3 psw.4 psw.5 psw.6 psw.7 D7 C8 t2con.0 t2con.1 t2con.2 t2con.3 t2con.4 t2con.5 t2con.6 t2con.7 CF C0 ircon.0 ircon.1 ircon.2 ircon.3 ircon.4 ircon.5 ircon.6 ircon.7 C7 B8 ip.0 ip.1 ip.2 ip.3 ip.4 ip.5 ip.6 ip.7 BF /ien1.0 /ien1.1 /ien1.2 /ien1.3 /ien1.4 /ien1.5 /ien1.6 /ien1.7 B0 p3.0 p3.1 p3.2 p3.3 p3.4 p3.5 p3.6 p3.7 B7 A8 ien0.0 ien0.1 ien0.2 ien0.3 ien0.4 ien0.5 ien0.6 ien0.7 AF A0 p2.0 p2.1 p2.2 p2.3 p2.4 p2.5 p2.6 p2.7 A7 98 s0con.0 s0con.1 s0con.2 s0con.3 s0con.4 s0con.5 s0con.6 s0con.7 9F 90 p1.0 p1.1 p1.2 p1.3 p1.4 p1.5 p1.6 p tcon.0 tcon.1 tcon.2 tcon.3 tcon.4 tcon.5 tcon.6 tcon.7 8F 80 p0.0 p0.1 p0.2 p0.3 p0.4 p0.5 p0.6 p Internal RAM 78 2Fh.0 2Fh.1 2Fh.2 2Fh.3 2Fh.4 2Fh.5 2Fh.6 2Fh.7 7F 70 2Eh Dh 6F 60 2Ch Bh 5F 50 2Ah h 4F 40 28h h 3F 30 26h h 2F 20 24h h 1F 10 22h h.0 21h.1 21h.2 21h.3 21h.4 21h.5 21h.6 21h.7 0F 00 20h.0 20h.1 20h.2 20h.3 20h.4 20h.5 20h.6 20h.7 07 Hex SFR 复位值 下表为复位值和简单说明 40

42 表 3-11 SFR 表的复位值 SFR Addr Rese Description p0 80h t FFh Port 0 sp dpl dph wdtrel pcon tcon tmod tl0 tl1 th0 th1 ckcon 81h 07h Stack Pointer 82h 00h Data Pointer Low 83h 00h Data Pointer High 86h 00h Watchdog Timer Reload 87h 00h register Power Control 88h 00h Timer/Counter Control 89h 00h Register Timer Mode Register 8Ah 00h Timer 0, low byte 8Bh 00h Timer 1, low byte 8Ch 00h Timer 0, high byte 8Dh 00h Timer 1, high byte 8Eh 71h Clock Control Register p1 90h FFh Port 1 dps 92h 00h Data Pointer Select pagesel 94h 01h Register Program Memory Page d_pagesel 95h 01h selector External Data Memory s0con 98h 00h Page Serial selector Port 0, Control s0buf 99h 00h Register Serial Port 0, Data Buffer ien2 s1con s1buf 9Ah 00h Interrupt Enable Register 9Bh 00h 2 Serial Port 1, Control 9Ch 00h Register Serial Port 1, Data Buffer s1rell 9Dh 00h Serial Port 1, Reload p2 A0h FFh Register, Port 2 low byte ien0 A8h 00h Interrupt Enable Register ip0 A9h 00h 0 Interrupt Priority Register s0rell AAh D9h 0 Serial Port 0, Reload p3 B0h FFh Register, Port 3 low byte ip/ien1 ip1 s0relh s1relh ircon ccen B8h 00h Interrupt Priority Register B9h 00h / Interrupt Enable Register Priority Register 1 BAh 03h 1 Serial Port 0, Reload BBh 03h Register, Serial Port high 1, Reload byte C0h 00h Register, Interrupt Request high byte Control C1h 00h Register Compare/Capture Enable Register SFR Addr Rese Description ccl1 t C2h 00h Compare/Capture cch1 C3h 00h Register Compare/Capture 1, low byte ccl2 C4h 00h Register Compare/Capture 1, high byte cch2 C5h 00h Register Compare/Capture 2, low byte ccl3 C6h 00h Register Compare/Capture 2, high byte cch3 C7h 00h Register Compare/Capture 3, low byte t2con C8h 00h Register Timer 2 Control 3, high Register byte crcl CAh 00h Compare/Reload/Capture crch CBh 00h Register, Compare/Reload/Capture low byte tl2 CCh 00h Register, Timer 2, low high byte byte th2 CDh 00h Timer 2, high byte psw D0h 00h Program Status Word adcon D8h 00h Serial Port 0 Baud Rate Select register (only) adcon.7 bit used) i2cdat DAh 00h I2C Data Register i2cadr DBh 00h I 2 C Address Register i2ccon DCh 00h I 2 C Control Register i2csta DDh F8h I 2 C Status Register acc E0h 00h Accumulator spsta E1h 00h Serial Peripheral Status spcon E2h 14h Register Serial Peripheral Control spdat E3h 00h Register Serial Peripheral Data Register spssn E4h FFh Serial Peripheral Slave Select Register md0 E9h 00h Multiplication/Division md1 EAh 00h Register Multiplication/Division 0 md2 EBh 00h Register Multiplication/Division 1 md3 ECh 00h Register Multiplication/Division 2 md4 EDh 00h Register Multiplication/Division 3 md5 EEh 00h Register Multiplication/Division 4 arcon EFh 00h Register Arithmetic 5 Control b F0h 00h Register B Register srst F7h 00h Software Reset Register 41

43 3.3.3 SFR 说明 本节简略描述了所有 SFR 1) 累加器 -ACC 在大多数 8051 指令中使用累加器 A, 保存操作数并存储运算结果 在使用累加器的指令中, 其助记符是 A, 而不是 ACC 2) B 寄存器 -B B 寄存器在执行乘除法指令时使用 也可以用作临时寄存器用来存储临时数据 3) 程序状态寄存器 -PSW PSW 寄存器反映 CPU 当前执行状态的状态位 需注意, 检验位 P 只能根据 ACC 寄存器状态由硬件修改其值 表 3-12 PSW 寄存器 Bit Symbol Description Type psw.7 cy Carry flag R/W Carry bit in arithmetic operations and accumulator for Boolean operations. psw.6 ac Auxiliary Carry flag R/W Set if there is a carry-out from 3rd bit of Accumulator in BCD Operations psw.5 f0 General purpose Flag 0 R/W General purpose flag available for user psw.4 rs1 Register bank select control bit 1, used to select working register bank R/W psw.3 rs0 Register bank select control bit 0, used to select working register bank R/W psw.2 ov Overflow flag R/W Set in case of overflow in Accumulator during arithmetic operations psw.1 f1 General purpose Flag 1 R/W General purpose flag available for user. psw.0 p Parity flag R Reflects the number of 1 s in the Accumulator. P = 1 if Accumulator contains an odd number of 1 s P = 0 if Accumulator contains an even number of 1 s rs1 和 rs0 位的状态按如下方式选择工作寄存器组 : 42

44 表 3-13 寄存器组存储单元 rs1 rs0 Selected Register Bank Location 0 0 Bank 0 (00H 07H) 0 1 Bank 1 (08H 0FH) 1 0 Bank 2 (10H 17H) 1 1 Bank 3 (18H 1FH) 4) 堆栈指针 -SP 这个寄存器指向内部数据存储空间的堆栈顶部 用于执行中断服务子程序或子程序调用前保存程序的返回地址 堆栈指针在执行 PUSH 或 CALL 命令之前会递增, 执行 POP 或 RET(I) 指令之后会递减 ( 通常指向堆栈顶部 ) 5) 数据指针 -DPH,DPL MCU 中实现了 2 个数据指针寄存器 DPTR 可以通过 DPL 和 DPH 进行访问 当前使用的数据指针寄存器由 DPS 寄存器选取 这两个寄存器用于间接寻址时存储 16bit 长的地址, 并适用于以下指令 : MOVX MOVC JMP(computed branch) 它们可以作为 1 个 16 位的寄存器或者 2 个 8 位的寄存器进行操作 DPH 存储当前间接地址高字节,DPL 存储当前间接地址的低字节 通常用于访问外部程序空间或数据空间, 例如 : MOVC 程序空间 ) MOVX 数据空间 ) 6) 数据指针选择寄存器 -DPS 8051 包含 2 个数据指针寄存器 每个寄存器都可作为 16 位的地址源用于间接寻址 DPS 寄存器用于选择当前数据指针寄存器 CME-M1 中,DPS 寄存器位于 SFR 存储空间, 宽为 1 位 CME-M1 中, 有 2 个 DPTR 表 3-14 DPS 寄存器 Bit Symbol Description Type dps.7 - not used, read as 0 R dps.6 - dps.5 - dps.4 - dps.3 - R/W 43

45 Bit Symbol Description Type dps.2 - dps.1 - dps.0 dpsel0 Data Pointer Register select. The content of this bit specifies which DPTR from the two is used as current active DPTR. R/W R/W R/W 7) 数据指针 1 DPH1,DPL1 DPTR1 寄存器可以通过 DPL1 和 DPH1 进行访问 不论实际 DPS 寄存器选中当前哪个 DPTR,DPL1 和 DPH1 始终指向 DPTR1 当 DPS 寄存器的 LSB 被设置为 1 时, 所有 DPTR 相关指令都使用这个 16 位的寄存器, 否则 DPTR 来自 DPH 和 DPL DPTR1 特殊功能寄存器位于 SFR 空间, 共有 2 个数据指针 8) 端口 P0,P1,P2,P3 执行写操作后, 这些寄存器中的内容可以从芯片的相应引脚处检测到 ( 端口 P0,P1,P2,P3) 向任一的口线写 1 可使得相应引脚保持高电平, 写 0 会使得相应的引脚保持低电平 执行读操作时, 寄存器端口 P0,P1,P2,P3 的状态反应了 8051 引脚的相应值 应注意到某些涉及到端口 N 的读 - 改 - 写指令实际上是读锁存器 ( 如,INC P0; ANL P2, A), 而其他指令则是读引脚 ( 如, MOV A,P1) P0,P1,P2,P3 寄存器位于 SFR 存储器空间 9) 程序存储页面寄存器 PAGESEL 此寄存器为程序存储器在 bank 实现时提供额外地址 需注意, 为了在复位后不再向 pagesel 寄存器写值仍能够生成正确的地址 ( 逻辑地址 8000h 等于对应的物理地址 ),PAGESEL 的复位值为 1 不能将 0 值赋给 pagesel 寄存器, 否则将导致 bank 区域 ( 逻辑地址在 8000h-FFFFh) 与物理地址 (0000h-7FFFh) 内容重叠 10) 数据存储页面寄存器 D_PAGESEL 此寄存器为数据存储器的组合提供附加地址 需注意, 为了在复位后不再向 d_pagesel 寄存器写值仍能够生成正确的地址 ( 逻辑地址 8000h 等于对应的物理地址 ),PAGESEL 的复位值为 1 不能将 0 值赋给 pagesel 寄存器, 否则将导致 bank 区域 ( 逻辑地址在 8000h-FFFFh) 与物理地址 (0000h-7FFFh) 内容重叠 11) 定时 / 计数器控制寄存器 TCON TCON 寄存器反映了 8051 定时器 0 和定时器 1 当前状态, 并且控制这些模块的工作 44

46 表 3-15 TCON 寄存器 Bit Symbol Description Type tcon.7 tf1 Timer 1 overflow flag R/W Bit set by hardware when Timer1 overflows. This flag can be cleared by software and is automatically cleared when interrupt is processed. tcon.6 tr1 Timer1 Run control R/W If cleared, Timer 1 stops. tcon.5 tf0 Timer 0 overflow flag R/W Bit set by hardware when Timer 0 overflows. This flag can be cleared by software and is automatically cleared when interrupt is processed. tcon.4 tr0 Timer 0 Run control R/W If cleared, Timer 0 stops. tcon.3 ie1 External interrupt 1 flag R/W Set by hardware, when external interrupt int1 (edge/level, depending on settings) is observed. Cleared by hardware when interrupt is processed. tcon.2 it1 External interrupt 1 type control R/W If set, external interrupt 1 is activated at falling edge on input pin. If cleared, external interrupt 1 is activated at low level on input pin. tcon.1 ie0 External interrupt 0 flag R/W Set by hardware, when external interrupt int0 (edge/level, depending on settings) is observed. Cleared by hardware when interrupt is processed. tcon.0 it0 External interrupt 0 type control R/W If set, external interrupt 0 is activated at falling edge on input pin. If cleared, external interrupt 0 is activated at low level on input pin. tf0, tf1( 定时器 0 和定时器 1 溢出中断请求标志 ),ie0 和 ie1( 外部 0 和 1 中断请求标志 ), 在进入对应的中 断服务程序时会被硬件自动清零 12) 定时器模式寄存器 TMOD TMOD 寄存器用于配置 8051 的定时器 0 和定时器 1 表 3-16 TMOD 寄存器 Bit Symbol Description Type tmod.7 gate Timer 1 gate control R/W If set, enables external gate control (pin int(1) ) for Counter 1. When int(1) is high, and tr1 bit is set (Table 18), the Counter 1 is incremented every falling edge on t1 input pin tmod.6 c/t Timer 1 counter/timer select R/W Selects Timer or Counter operation. When set to 1, a Counter operation is performed, when cleared to 0, the Timer/Counter 1 will function as a 45

47 Bit Symbol Description Type Timer. tmod.5 m1 Timer 1 mode R/W tmod.4 m0 Selects mode for Timer/Counter 1, as shown in table below. tmod.3 gate Timer 0 gate control R/W If set, enables external gate control (pin int(0) ) for Counter 0. When int(0) is high, and tr0 bit is set (Table 18), the Counter 0 is incremented every falling edge on t0 input pin tmod.2 c/t Timer 0 counter/timer select R/W Selects Timer or Counter operation. When set to 1, a Counter operation is performed, when cleared to 0, the Timer/Counter 0 will function as a Timer. tmod.1 m1 Timer 0 mode R/W tmod.0 m0 Selects mode for Timer/Counter 0, as shown in table below. 表 3-17 定时 / 计数方式 m0 m1 Mode Function 0 0 Mode 0 13-bit Counter/Timer, with 5 lower bits in tl0 (tl1) register and 8 bits in th0 (th1) register (for Timer 0 or Timer 1, respectively). Note, that unlike in 80C51, the 3 high-order bits of tl0 (tl1) are zeroed whenever Mode 0 is enabled. 0 1 Mode 1 16-bit Counter/Timer. 1 0 Mode 2 8 -bit auto-reload Counter/Timer. The reload value is kept in th0 (th1), while tl0 (tl1) is incremented every machine cycle. When tl0 (tl1) overflows, a value from th0 (th1) is copied to tl0 (tl1). 1 1 Mode 3 For Timer1: Timer1 is stopped. For Timer0: Timer 0 acts as two independent 8 bit Timers / Counters tl0, th0. - tl0 uses the Timer0 control bits and sets tf0 flag on overflow - th0 operates as Timer. It is enabled by tr1 bit and sets tf1 flag on overflow. 13) 定时器 0 TH0,TL0 寄存器反映了定时器 0 的状态 TH0 存储高字节,TL0 存储低字节 定时器 0 可配置为定时器或计数器 14) 定时器 1 TH1,TL1 寄存器反映了定时器 1 的状态 TH1 存储高字节,TL1 存储低字节 定时器 0 可配置为定时器或计数器 15) 定时器 2 控制寄存器 T2CON T2CON 寄存器反映 8051 中定时器 2 的当前状态, 并用于控制定时器 2 工作 46

48 表 3-18 T2CON 寄存器 Bit Symbol Description Type t2con.7 t2ps Prescaler select R/W t2ps = 0 Timer 2 is clocked with 1/12 of the oscillator frequency. t2ps = 1 Timer 2 is clocked with 1/24 of the oscillator frequency. t2con.6 i3fr Active edge selection for external interrupt int3, (used also as compare R/W and capture signal) 0 - falling edge 1 - rising edge t2con.5 i2fr Active edge selection for external interrupt int2 R/W 0 - falling edge 1 - rising edge t2con.4 t2r1 Timer 2 reload mode selection: R/W t2con.3 t2r0 0X reload disabled 10 Mode 0 11 Mode 1 t2con.2 t2cm Timer 2 compare mode selection R/W 0 Mode 0 1 Mode 1 t2con.1 t2i1 Timer 2 input selection: (t2i1, t2i0) R/W 00 Timer 2 stopped 01 input frequency f/12 or f/24 10 Timer 2 is incremented by falling edge detection at pin t2 t2con.0 t2i0 11 input frequency f/12 or f/24 gated by external pin t2 16) 定时器 2 TH2,TL2 寄存器反映了定时器 2 的状态 TH2 存储高字节,TL2 存储低字节 定时器 2 可以被配置工作在比较 / 捕 获 / 重载模式 17) 比较 / 捕获功能配置寄存器 CCEN CCEN 寄存器为与定时器 2 相关的比较 / 捕获单元的配置寄存器 ( 详细描述参见 3.7.3) 表 3-19 CCEN 寄存器 Bit Symbol Description Type ccen.7 cocah3 compare/capture mode for CC3 register R/W ccen.6 cocal3 cocah3 cocal3 Description R/W 0 0 compare/capture disabled 0 1 capture on rising edge at pin cc0 1 0 compare enabled 47

49 Bit Symbol Description Type 1 1 capture on write operation into register cc3 ccen.5 cocah2 compare/capture mode for CC2 register R/W ccen.4 cocal2 cocah2 cocal2 Description R/W 0 0 compare/capture disabled 0 1 capture on rising edge at pin cc1 1 0 compare enabled 1 1 capture on write operation into register ccl2 ccen.3 cocah1 compare/capture mode for CC1 register R/W ccen.2 cocal1 cocah1 cocal1 Description R/W 0 0 compare/capture disabled 0 1 capture on rising edge at pin cc2 1 0 compare enabled 1 1 capture on write operation into register cc1 ccen.1 cocah0 compare/capture mode for CRC register R/W ccen.0 cocal0 cocah0 cocal0 Description R/W 0 0 compare/capture disabled 0 1 capture on falling/rising edge at pin cc3 1 0 compare enabled 1 1 capture on write operation into register crcl 18) 比较 / 捕获寄存器 CC1,CC2,CC3 比较 / 捕获寄存器 (CC1,CC2,CC3) 为 16 位的寄存器, 用于定时器 2 相关的比较 / 捕获单元的操作 ( 详细 描述参考 3.7.3) CCn 寄存器中,CCHn 存储高字节,CCLn 存储低字节 CCL1,CCH1,CCL2,CCH2,CCL3,CCH3 寄存器位于 SFR 存储器空间 19) 比较 / 重装入 / 捕获寄存器 CRCH,CRCL 比较 / 重装入 / 捕获寄存器 CRC 为 16 位宽的寄存器, 用于与定时器 2 相关的对比 / 捕获单元的操作 ( 详细 描述参见 3.7.3) CRCH 存储高字节,CRCL 存储低字节 20) 串口 0 控制寄存器 S0CON S0CON 寄存器控制串口 0 的功能 表 3-20 S0CON 寄存器 Bit Symbol Description Type s0con.7 sm0 Serial Port 0 mode select R/W s0con.6 sm1 (see 表 3-21 串口 0 工作方式与波特率 ) s0con.5 sm20 Multiprocessor communication enable (see 2) UART0 多处理器通信 ). R/W s0con.4 ren0 Serial reception enable R/W 48