使用STM32F101xx和STM32F103xx的DMA控制器

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半满
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1 前言使用 STM32F101xx 和 STM32F103xx 的 DMA 控制器 AN2548 应用笔记使用 STM32F101xx 和 STM32F103xx DMA 控制器这篇应用笔记描述了怎么使用 STM32F101xx 和 STM32F103xx 的直接存储器访问 (DMA) 控制器 STM32F101xx 和 STM32F103xx 的 DMA 控制器 Cortex TM

1 1 前言使用 STM32F101xx 和 STM32F103xx 的 DMA 控制器 AN2548 应用笔记使用 STM32F101xx 和 STM32F103xx DMA 控制器这篇应用笔记描述了怎么使用 STM32F101xx 和 STM32F103xx 的直接存储器访问 (DMA) 控制器 STM32F101xx 和 STM32F103xx 的 DMA 控制器 Cortex TM -M3 内核高级微控制器总线架构 (AMBA) 总线和存储器系统, 使得 STM32 具有高的数据带宽, 并能使用户开发出低延迟快响应的软件这篇文档也描述了怎样充分利用这些特性, 以及对于不同的外设和子系统怎样保证正确的响应时间在下文中 STM32F101xx 和 STM32F103xx 都记作 STM32F10xxx,DMA 控制器都记作 DMA 译注 : 本应用笔记配套例程下载地址 : 本译文的英文版下载地址为 :

2 使用 STM32F101xx 和 STM32F103xx 的 DMA 控制器目录 1 前言 1 2 DMA 控制器 DMA 的主要特性 3 3 性能分析轮询优先级方案多层结构和总线挪用 DMA 延迟数据总线带宽限制通道优先级选择应用需求内部数据带宽 8 4 DMA 编程示例使用 SPI 传输获得 ADC 连续采样的数据 SPI 直接传输实现 ADC 连续数据的获取使用 DMA 实现 GPIO 快速数据传输 9 2/9

3 DMA 控制器 2 DMA 控制器 DMA 是 AMBA 的先进高性能总线 (AHB) 上的设备, 它有 2 个 AHB 端口 : 一个是从端口, 用于配置 DMA, 另一个是主端口, 使得 DMA 可以在不同的从设备之间传输数据 DMA 的作用是在没有 Cortex-M3 核心的干预下, 在后台完成数据传输在传输数据的过程中, 主处理器可以执行其它任务, 只有在整个数据块传输结束后, 需要处理这些数据时才会中断主处理器的操作它可以在对系统性能产生较小影响的情况下, 实现大量数据的传输 DMA 主要用来为不同的外设模块实现集中的数据缓冲存储区 ( 通常在系统的 SRAM 中 ) 与分布式的解决方法 ( 每个外设需要实现自己的数据存储 ) 相比, 这种解决方法无论在芯片使用面积还是功耗方面都要更胜一筹 STM32F10XXX 的 DMA 控制器充分利用了 Cortex-M3 哈佛架构和多层总线系统的优势, 达到非常低的 DMA 数据传输延时和 CPU 响应中断延迟 2.1 DMA 的主要特性 DMA 具有以下的特性 : 7 个 DMA 通道 ( 通道 1 至 7) 支持单向的从源端到目标端的数据传输硬件 DMA 通道优先级和可编程的软件 DMA 通道优先级支持存储器到存储器存储器到外设外设到存储器外设到外设的数据传输 ( 存储器可以是 SRAM 或者闪存 ) 能够对硬件 / 软件传输进行控制传输时自动增加存储器和外设指针可编程传输数据字长度自动的总线错误管理循环模式 / 非循环模式可传输高达个数据字 DMA 旨在为所有外设提供相对较大的数据缓冲区, 这些缓冲区一般位于系统的 SRAM 中每一个通道在特定的时间里分配给唯一的外设, 连接到同一个 DMA 通道的外设 ( 表 1 中的通道 1 到通道 7) 不能够同时使用 DMA 功能支持 DMA 的外设如表 1 所示,DMA 服务的外设和总线系统结构也在图 1 中所示表 1 DMA 服务的外设和 DMA 通道分配外设模块通道 1 通道 2 通道 3 通道 4 通道 5 通道 6 通道 7 ADC ADC1 ADC1 SPI SPI1 SPI1_RX SPI1_TX SPI2 SPI2_RX SPI2_TX USART USART1 USART1_TX USART1_RX USART2 USART2_TX USART2_RX USART3 USART3_TX USART3_RX I 2 C I 2 C1 I2C1_TX I2C1_RX I 2 C2 I2C2_TX I2C2_RX TIM TIM1 TIM1_CH1 TIM1_CH2 TIM1_CH4 TIM1_TRIG TIM1_COM TIM1_UP TIM1_CH3 TIM2 TIM2_CH3 TIM2_UP TIM2_CH1 TIM2_CH2 TIM2_CH4 TIM3 TIM3_CH3 TIM3_CH4 TIM3_UP TIM3_CH1 TIM3_TRIG TIM4 TIM4_CH1 TIM4_CH2 TIM4_CH3 TIM4_UP 3/9

4 DMA 控制器图 1 总线结构和支持 DMA 的外设 4/9

5 性能分析 3 性能分析 STM32F10xxx 有两个主模块 Cortex-M3 处理器和 DMA 他们通过总线矩阵连接到从总线闪存总线 SRAM 总线和 AHB 系统总线从总线的另一端连接到两个 APB 总线, 以服务所有的嵌入的外设 ( 参见图 1) 总线矩阵有两个主要的特性, 实现系统性能的最大化和减少延时 : 轮询优先级方案多层结构和总线挪用 3.1 轮询优先级方案 NVIC 和 Cortex-M3 处理器实现了高性能低延时中断方案所有的 Cortex-M3 指令都或者是单周期执行指令, 或者可以在总线周期级上被中断为了在系统层面上保持这个优点,DMA 和总线矩阵必须确保 DMA 不能够长时间占用总线轮询优先级方案能够确保, 如有必要,CPU 能够每两个总线周期就去访问其它从总线因此, 在 CPU 看来第一个数据的最大总线系统延时, 就是一个总线周期 ( 最大两个 APB 时钟周期 ) 3.2 多层结构和总线挪用多层结构允许两个主设备同时执行数据传输, 只要他们寻址到不同的从模块在 Cortex-M3 哈佛架构基础上, 这种多层结构提高了数据的并行性, 因此减少了代码执行时间并且优化了 DMA 效率由于从 Flash 存储器取指是通过完全独立的总线, 所以 DMA 和 CPU 只是在需要通过同一个从总线进行数据访问时才会产生竞争另外, 在其它 DMA 控制器工作于突发模式时,STM32F10xxx 的 DMA 数据传输只使用单个总线周期 ( 总线挪用 ) 使用总线挪用存取机制时,CPU 进行数据访问所等待的最大时间是很短的 ( 一个总线周期 ) 通常,CPU 对 SRAM 的访问是与 DMA 操作交替地进行,CPU 访问 SRAM 的同时 DMA 就在通过 APB 总线访问外设尽管使用 DMA 的突发模式可以提高 (DMA 访问外设 ) 数据传输速度, 但不可避免地是 CPU 的执行速度被拖慢下图显示了总线挪用和突发机制的区别图 2 DMA 传输的总线挪用机制和突发机制极端的情况发生在 CPU 从内存的一个地方复制一块数据到内存中的另一个地方这种情况下, 软件的执行须等到整个 DMA 传输完毕才能进行实际上,CPU 大部分时间是在做数据处理 ( 寄存器的读 / 写 ), 比较少地进行数据访问, 因此 CPU 和 DMA 对数据的存取还算是交替进行着 5/9

6 性能分析 STM32F10xxx 总线结构固有的并行性, 加上 DMA 总线挪用机制, 保证了 CPU 不会长时间地等待从 SRAM 中读取数据采用总线挪用机制的 DMA 因此能够更高效地使用总线, 从而显著地减少了软件执行的时间 3.3 DMA 延迟 DMA 完成从外设到 SRAM 存储器的数据传输有三个步骤 : 1. DMA 请求仲裁 2. 从外设中读取数据 (DMA 源 ) 3. 将读取的数据写入到 SRAM 中 (DMA 目标 ) 当 DMA 把数据从内存中传输到外设 ( 例如 SPI 传送 ), 操作步骤如下 : 1. DMA 请求仲裁 2. 从 SRAM 中读取数据 (DMA 源 ) 3. 将读取到的数据通过 APB 总线写入到外设中 (DMA 目标 ) 服务每个 DMA 通道的总时间, 这里, t A 是仲裁时间 t A = 1 个 AHB 时钟周期 t ACC 是访问外设时间 t S = t A + t ACC + t SRAM t ACC = 1 个 AHB 时钟周期 ( 总线矩阵仲裁 ) t SRAM 是读写 SRAM 的时间 + 2 个 APB 时钟周期 ( 实际的数据传输 ) + 1 个 AHB 时钟周期 ( 总线同步 ) t SRAM = 1 个 AHB 时钟周期 ( 总线矩阵仲裁 ) + 1 个 AHB 时钟周期 ( 单一的读 / 写操作 ) 或者 + 2 个 AHB 时钟周期 ( 先读 SRAM 再写 SRAM 的情况 ) 当 DMA 通道空闲或者是前一个 DMA 通道的第 3 步操作完成后,DMA 控制器比较所有挂起的 DMA 请求的优先级 ( 先比较软件优先级 ; 软件优先级相同时, 再比较硬件优先级 ), 高优先级的通道将会被服务,DMA 开始执行第 2 步操作当一个通道正在服务时 ( 第 2 3 步操作正在进行 ), 没有其他的通道能够被服务, 不管它的优先级如何当至少同时使能了两个 DMA 通道时, 最高优先级通道的 DMA 延迟时间为正在传输的时间 ( 不包括仲裁阶段 ), 加上下个将被服务的 DMA 通道 ( 挂起优先级最高的通道 ) 数据传输的时间 3.4 数据总线带宽限制数据总线带宽限制主要是因为 APB 总线比系统 SRAM 和 AHB 总线速度慢对于最高优先级的 DMA 通道, 必须考虑以下两种情况 :( 参见图 3) 1. 当不止一个 DMA 通道被使能时, 最高优先级的通道在 APB 总线上占用的数据带宽必须低于 APB 最高传输率的 25% APB 总线传输的所有时间必须考虑在内, 即 2 个 APB 时钟周期加上用来仲裁 / 同步的 2 个 AHB 时钟周期 2. 尽管高速 / 高优先级 DMA 传输通常发生在 APB2 上 ( 更快的 APB 总线 ), 但是 CPU 和其他 DMA 通道可以访问 APB1 上的外设大约 3/4 的 APB 传输是在 APB1 上完成的, 最小的 APB2 频率依赖于最快的 DMA 通道数据带宽 6/9

7 性能分析最大的 APB 时钟分频因子由下列的等式给出 : f AHB > (2 x N x N 1 + 6) x B max 如果 N 2 < N 1 则 N 1 < (f AHB / B max )/8 其中 f AHB 是 AHB 时钟频率 N 1 和 N 2 分别是 APB1 和 APB2 的时钟分频因子 B max 是 APB2 上的最大数据带宽, 单位为传输次数 / 秒图 3 DMA 传输过程中 APB 总线的占用情况注 :DMA1 是最高优先级通道 3.5 通道优先级选择为了实现外设数据的连续传输, 相关的 DMA 通道必须能够维持外设数据传输率, 确保 DMA 服务的延迟时间少于连续两个外设数据的时间间隔高速 / 高带宽外设必须拥有最高的 DMA 优先级, 这确保了最大的数据延迟对于这些外设都是可以忍受的, 而且可以避免溢出和下溢的情况在相同带宽需求的情况下, 推荐给工作在从模式下 ( 不能对数据传输速度进行控制 ) 的外设分配较高的优先级, 工作在主模式 ( 能够控制数据流 ) 下的外设分配相对低的优先级默认情况下, 通道和硬件优先级 ( 从 1 到 7) 的分配, 是按照最快的外设分配最高优先级的顺序来分配的当然, 在某些运用场合下也许这种分配并不适用 ; 此时, 用户可以为每一个通道配置软件优先级 ( 分 4 种, 从非常高到低 ), 软件优先级优先于硬件优先级当同时使用几个外设 ( 不管有没有使用 DMA) 时, 用户必须确保内部系统能够维持应用所要求的总数据带宽, 必须权衡以下两个因素, 找到一个折中方案 : 每个外设的应用需求内部数据带宽应用需求以 SPI 接口为例,SPI 接口数据带宽是通过波特率除以 SPI 的数据字长度而得到的 ( 因为数据是一个紧接着下一个传输的 ) 假设 SPI 的波特率是 18Mbps, 数据是以 8 位传输的, 操作配置在单工模式下, 因此, 内部数据带宽需求是 2.25M 传输 / 秒 ; 如果 SPI 配置为 16 位模式, 则数据带宽将是 1.125M 传输 / 秒注意 : 当使用 SPI 的 16 位模式时, 同样波特率下, 数据带宽除以 2, 即只需要 1.125M/ 秒的传输强烈推荐, 尽可能地使用 16 位模式, 以减少总线占用和功耗 7/9

8 性能分析内部数据带宽内部数据带宽依赖于以下两个条件 : 总线频率可获得的数据带宽与总线时钟频率是成正比的总线类型 AHB 数据传输需要 2 个时钟周期 (SRAM 先写后读访问需要 3 个周期 ) 数据通过 APB 总线传输给外设需要花费 2 个 APB 时钟周期加上两个 AHB 时钟周期用来做总线仲裁和数据同步推荐 DMA 对总线的占用保持在 2/3 以下, 这样才能保证一个合理的系统和 CPU 的性能水平 8/9

9 AN2867 DMA 编程示例 4 DMA 编程示例所有的示例都使用 STM32F10xxx 固件库, 可以参考与该应用手册相关的固件这些都可以在 ST 网站上下载, 网址为使用 SPI 传输获得 ADC 连续采样的数据 ADC 配置为连续转换模式, 该模式下, 它以最大速度对一个输入通道进行连续转换 AHB 总线频率设置为 56MHz,ADC 预分频为 4, 采样时间为 13.5 个 ADC 时钟周期通过 DMA 通道 1 传输采样值到位于系统 RAM 中的缓冲区, 则通道 1 的数据带宽为每秒 0.54M 次传输当 ADC 转换后的数据填充了缓冲区的一半后, 软件计算出最大值并且对其数字归一化 ( 最大值设置为 0xFF),ADC 转换的结果通过 SPI 接口传输到外部 ADC 转换结果是通过 SPI1 接口来传输的, 使用 DMA 通道 3 把数据从 SRAM 缓冲区中传输到 SPI1 的数据寄存器要达到最大的 DMA 传输速度 0.875M/ 秒,SPI1 接口配置为 16 位主传输模式和 14Mbps 的传输速度可是, 当 SPI1 工作在主模式,SPI1 有效的数据传输速度受数据的可用速率 1M/S 的限制时, 优先级的配置如下 : 通道 1(ADC): 非常高 (VeryHigh) 通道 3(SPI1_TX): 高 (High) 4.2 SPI 直接传输实现 ADC 连续数据的获取这个例子完成的功能和前面一个几乎相同, 只是没有数据的标准化 CPU 内部并没有处理这些数据, 直接把 ADC 转换结果传输到 SPI 数据寄存器可以减少一半的总线占用因此, 仅使用 DMA 通道 1, 该通道的目标存储器地址设置为 SPI 数据寄存器, 而不需要 SRAM 缓冲 4.3 使用 DMA 实现 GPIO 快速数据传输这个例子示范了如何将不同的外设用于 DMA 请求和数据传输, 这个机制允许在没有使用 CPU 的情况下实现简单的快速并行同步接口定时器 3 和连接到 TIM3_TRIG 的 DMA 通道 6, 用来实现获取数据的接口在 GPIO 的端口上可以获取 16 位并行数据一个外部时钟信号作用在定时器 3 的外部触发器输入端, 在外部触发器上升沿, 定时器产生一个 DMA 请求由于 GPIO 数据寄存器地址已设置到 DMA 通道 6 的外设地址, DMA 控制器在每一次 DMA 请求时从 GPIO 端口读取数据, 并把它存储到 SRAM 的缓冲器中 9/9

The advanced peripherals of STM32

The advanced peripherals of STM32 STM32 的优越特性 ARM 的 Cortex TM -M3 为核心北京, 南京, 上海, 深圳, 杭州, 天津, 武汉, 西安, 成都, 哈尔滨 2007 年 12 月 STM32 的优越特性产品线一览 STM32F10x 系统框图 STM32 的先进外设双通道 ADC 多功能定时器通用输入输出端口七通道的 DMA 高速通信口 (SPI I2C USART 等 ) 闪存容量 ( 字节 )