2018 版 微机原理与接口技术 第五章 总线及其形成 dminghao@xidian.edu.cn 董明皓
1 2 3 4 5 总线定义及分类几种常用芯片 8086 的引脚功能及时序系统总线的形成 8088 与 8086 的差异
1 2 3 4 5 总线定义及分类几种常用芯片 8086 的引脚功能及时序系统总线的形成 8088 与 8086 的差异
综述 本门课学习的内容 内存 外设 1 外存 1 CPU 外设 2 外存 2 外设 3 总线 I/O 接口电路 系统软件应用软件 必备知识 数字电路算法语言 CPU: 结构, 工作原理, 寄存器组织总线 : 概念, 分类,CPU 如何实现总线管理存储器 : 结构,CPU 对存储器的管理, 存储器的扩展设计 I/O 接口电路 : 典型 I/O 接口电路的工作方式和设计方法软件编程 : 汇编语言源程序编写
5.1 总线的定义 一组共用的导线 计算机中各种信息沟通的公共通道 通过总线可以实现计算机各模块之间的数据和命令传输
5.1 总线的定义 按连接对象 : 内总线 外总线 按传输信息的种类 : 数据总线 地址总线 控制总线 按握手技术和联络方式 : 同步传输总线 异步传输总线 按功能层次 : 片内总线 元件级总线 系统总线 通信总线最通用的分类方法, 体现了总线在系统中的功能层次结构
5.1 总线的定义 片内总线 ( 封装在芯片内部, 不可见 ) 片内总线是指连接集成电路芯片内部各功能单元的信息通路 元件级总线 ( 可见, 如显卡上各个芯片间的连线 ) 元件级总线是反映连接同一个插板内各个元件的总线 系统总线 ( 内总线, 主板插槽 ) 系统总线是指连接微处理器 主存储器和 I/O 接口等系统部件的信息通路, 也是连接各个插件板的通路 通信总线 ( 外总线, 如 USB 数据线, 打印机连线 ) 通信总线又称为 I/O 总线或外总线, 是指连接微型计算机主机与 I/O 设备 仪器仪表, 甚至其他微型计算机的总线
系统总线形成与控制逻辑定时器微5.1 总线的定义 处理系统 ( 级 ) 总线 DB AB CB 存储器 RAM/ROM 器(CPU) DB AB CB (1 )I/O 接口电路 (1) I/O 设备微处理器级总线 AB CB I/O 接口电路 (2) (2 )DB I/O 设备
5.1 总线的定义 微处理器级总线 : 微处理器外部结构中的数量有限的输入输出引脚 系统级总线 ( 本章涉及的总线形成 ): 微处理器级总线和其他逻辑电路连接组成的主机板系统 总线控制逻辑 : 微处理器级总线和系统及总线之间的接口逻辑电路 常用系统总线 : STD ISA MCA PCI PC/XT(8086+8087- 协处理器 )
1 2 3 4 5 总线定义及分类几种常用芯片 8086 的引脚功能及时序系统总线的形成 8088 与 8086 的差异
5.2 几种常用芯片 控制逻辑所涉及的主要芯片很多, 这里主要介绍 74LS244 74LS245 74LS373 其它同类功能芯片的工作原理与此相同或相似 三态门 双向三态门 带有三态门输出的锁存器 凡输入芯片, 其输入端必然呈现有三态功能
5.2 几种常用芯片 1. 74LS244(8 位单向数据缓冲器 /8 位缓冲器 ) 三态门典型芯片三态门的输出 Y 由 G 控制 A1 Y1 A1 Y1 o Y1=A1 o Y1=Z G=0 时 G G=1 时 G
5.2 几种常用芯片 1G GND 1 2 3 4 5 6 7 8 9 10 1 20 1 19 18 17 16 15 14 13 12 11 V CC 2G 2 4 6 8 11 13 15 17 1 19 1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 1G 2G 1Y1 1Y2 1Y3 1Y4 2Y1 2Y2 2Y3 2Y4 18 16 14 12 9 7 5 3 G A Y 0 0 0 0 1 1 1 X 三高阻态 单向三态门 74LS244 74LS244 逻辑及功能 在实际应用中, 可作为地址总线或控制总线的驱动芯片, 也可用为输入端口的接口芯片
5.2 几种常用芯片 2. 74LS245(8 位双向数据缓冲器 ) 双向三态门典型芯片 G DIR o A0 B0 G 1 DIR o A0 0 B0 G=0 DIR=1 o o 0 G=0 DIR=0 G=1 时,A 组和 B 组均为三态 G=0 时,DIR 控制数据方向 o o 1
5.2 几种常用芯片 A0 A1 A2 A3 A4 A5 A6 A7 1 OE 1 B0 B1 B2 B3 B4 B5 B6 B7 T 2 3 4 5 6 7 8 9 19 1 A 0 A 1 A 2 A 3 A 4 A 5 A 6 A 7 E DIR B 0 B 1 B 2 B 3 B 4 B 5 B 6 B 7 18 17 16 15 13 14 12 11 E 0 0 0 1 DIR 1 X A A 方向 B B A B 边均为高阻 单向三态门 74LS245 74LS245 逻辑及功能 可作为数据总线双向驱动器 地址总线或控制总线单向驱动以及输入端口的接口芯片
5.2 几种常用芯片 3. 74LS373(8 位锁存器 ) 带有三态门的输出锁存器 1D 1Q D Q 时序关系 : OE o OE D 触发器 G o G 1D G OE=0 G=1 跟随 G=0 保持 1Q
5.2 几种常用芯片 DI 0 D Q DO 0 CLK DI 1 DO 1 DI 2 DI 3 DI 4 DI 5 DI 6 DI 7 STB DO 2 DO 3 DO 4 DO 5 DO 6 DO 7 1 1 OE 3 4 7 8 13 14 17 18 1 11 D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 OE G Q 0 Q 1 Q 2 Q 3 Q 4 Q 5 Q 6 Q 7 2 5 6 9 12 15 16 19 74LS373 功能 OE G Di Qi 0 1 0 0 0 1 1 1 0 0 X 保持 1 X X 为高阻 (i= 0 ~ 7) 锁存器 74LS373 74LS373 逻辑及功能 可作为地址总线或控制总线单向驱动锁存以及输出端口的接口芯片 工程中 :373 作输入时,OE 端常接地
1 2 3 4 5 总线定义及分类几种常用芯片 8086 的引脚功能及时序系统总线的形成 8088 与 8086 的差异
1978/6 Intel 8086 29000 只 3um 的晶体管
8086 引脚说明 (RQ/GTO) (RQ/GT1) (LOCK) (S2) (S1) (S0) (QS0) (QS1) 最大方式最小方式 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND INTEL 8086 CPU Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET
引脚的功能 微处理器通过这些引脚与外部的逻辑部件连接, 完成信息 ( 指令及数据 ) 的交换 1. 与存储器之间交换信息 ; 2. 与 I/O 设备之间交换信息 ; 3. 能输入和输出必要的信号 CPU 引脚 微处理级总线
1. 数据总线 Data Bus (16) 传送指令或数据信息 2. 地址总线 Address Bus (20) 指示欲传信息的来源或目的地址 3. 控制总线 Control Bus (16) 管理总线上数据或信息的活动方式
控制总线 管理总线上的活动 用来传送自 CPU 发出的控制信息或外设送到 CPU 的状态信息 单向的
数据总线 用于 CPU 和存储器或 I/O 接口之间传送数据 微处理器数据总线的条数决定 CPU 和存储器或 I/O 设备一次能交换数据的位数, 是区分微处理器是多少位的依据 8086 CPU 的数据总线是 16 条 ( 引脚 :AD0-AD15), 是双向的 8086 CPU 是 16 位微处理器
地址总线 CPU 通过地址总线输出地址码来选择某一存储单元或某一称为 I/O 端口的寄存器 是单向的 地址码的位数决定了地址空间的大小 n n n 位地址总线可有 2 个地址 (0 2-1) 8086/8088CPU 有 20 根地址线 ( 引脚 :AD0-A19/S6) 存储器地址总线 20 位 I/O 地址总线低 16 位 寻址空间 1MB 寻址空间 64KB
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 40 2 39 3 38 4 37 5 36 6 35 7 INTEL 34 8 33 9 8086 32 10 CPU 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET 40 根外部引脚 16 根数据总线 20 根地址总线 20 根控制总线 (1 根电源线 2 根接地线 - 更好地屏蔽系统噪声 1 根时钟线 ) 分时复用的总线利用方式 8086 引脚说明最小方式
8086 引脚说明 (RQ/GTO) (RQ/GT1) (LOCK) (S2) (S1) (S0) (QS0) (QS1) 最小方式 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND INTEL 8086 CPU Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET 最大方式 (24-31)
最小方式 : 适合用于由单处理器组成的小系统 在这种方式中,8088/8086CPU 引脚直接产生存贮器或 I/O 读写的读写命令等控制信号 最大方式 : 适合用于实现多处理器系统 在这种方式中,8088/8086CPU 不直接提供用于存贮器或 I/O 读写的读写命令等控制信号, 而是将当前要执行的传送操作类型编码为三个状态位 (S2,S1,S0) 输出, 由外部的总线控制器 8288 对状态信号进行译码产生相应信号
两种方式下部分控制引脚的功能不同 ; 主要介绍 8086 的控制引脚 ; 对 8088 进行对比说明 8086 最小方式 系统总线结构
CLK( 入 )- 时钟信号 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 40 2 39 3 38 4 37 5 36 6 35 7 INTEL 34 8 33 9 8086 32 10 CPU 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET 8086/8088 的 CLK 信号由 8284A 时钟发生器产生 时钟信号占空比为 33% 时是最佳状态 最高频率对 8086 和 8088 为 5MHz 对 8086-2 为 8MHz, 对 8086-1 为 10MHz
CLK( 入 )- 时钟信号 时序 : 三种总线上出现的信息不但有严格的顺序, 而且有准确的时间, 称为时序 时钟 : 时钟脉冲发生器产生具有一定频率和占空比的脉冲信 号, 称之为及其的主脉冲或时钟 主频 : 时钟的频率, 是衡量 CPU 性能的一个重要指标
CLK( 入 )- 时钟信号 时钟周期 : 主频的倒数, 是 CPU 的基本时间计量单位 也叫一个 T 周期或一个 T 状态或一个节拍, 微处理器是在统一的时钟信号 CLK 控制下, 按节拍进行工作的 8086/8088 的时钟频率为 5MHz 时钟周期为 200ns, 它是 CPU 工作的最小节拍 总线周期 : 8086/8088 CPU 对存储器或 I/O 进行一次访问, 需要至少 4 个时钟周期, 即称为基本总线周期
CLK( 入 )- 时钟信号 CLK T 1 T 2 T 3 T 4 基本总线周期 T 1 T 2 T 3 T W T W T 4 用于等待存储器或 I/O 接口响应的等待状态 T 1 T 1 T 1 T 2 T 3 T 4 总线周期间的等待状态 ( 空闲状态 )
RESET( 入 )- 系统复位信号 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 40 2 39 3 38 4 37 5 36 6 35 7 INTEL 34 8 33 9 8086 32 10 CPU 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET 系统复位 : 至少保持 4 个时钟周期的高电平 ; RESET 信号有效时, CPU 清除 IP DS ES SS PSW 指令队列 REG, 置为 0000H; 置 CS 为 0FFFFH
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND AD 15 ~AD 0,A 19 /S 6 ~A 16 /S 3 1 40 2 39 3 38 4 37 5 36 6 35 7 INTEL 34 8 33 9 8086 32 10 CPU 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET AD 15 ~AD 0 : 三态, 地址 / 数据复用线 A 19 /S 6 ~A 16 /S 3 : 三态, 输出, 地址 / 状态信号复用线 在总线周期的 T1 状态, 输出高 4 位地址 ; 其他状态输出 CPU 的状态信号 执行 I/O 操作时不用, 全为低电平
分时复用的总线时序 CLK T1 T2 T3 T4 T1 AD 15 ~AD 0 A 15 ~A 0 D 15 ~D 0 A 19 /S 6 ~A 16 /S 3 A 19 ~A 16 S 6 ~S 3 1. T1 状态 : 发送地址信息, 输出所要寻址的存储单元或外设端口地址 ( 没有地址就谈不上数据 ) 2. T2 状态 :CPU 从总线上撤销地址, 为传送数据作准备, 此时数据不稳定 3. T3 状态 : 总线的高 4 位继续提供状态信息, 低 16 位上出现数据 (CPU 输出 / 外设送来的 ), 开始执行指令
分时复用的总线时序 CLK T1 T2 T3 T4 T1 AD 15 ~AD 0 A 15 ~A 0 D 15 ~D 0 A 19 /S 6 ~A 16 /S 3 A 19 ~A 16 S 6 ~S 3 3. TW 状态 : 有时, 外设不能及时配合 CPU, 在 T3 状态启动之前, 外设会通过 READY 引脚向 CPU 发未准备好信号 4. T3 状态之后 : 自动插入若干个 Tw, 直至 CPU 接收到准备好信号, 自动脱离 Tw 进入 T4 状态 ( 写结果 )
ALE( 出 ): 地址锁存允许信号 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 40 2 39 3 38 4 37 5 36 6 35 7 INTEL 34 8 33 9 8086 32 10 CPU 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET 高电平表示地址线的地址信息有效 利用它的下降沿把地址信号和 BHE 信号锁存在地址锁存器
ALE( 出 ): 地址锁存允许信号 CLK T1 T2 T3 T4 AD 15 ~AD 0 A 19 / S 6 ~ A 16 / S 3 BHE / S 7 ALE 地址信号 数据或状态信息
分时复用的总线时序 CLK T1 T2 T3 T4 T1 AD 15 ~AD 0 A 15 ~A 0 D 15 ~D 0 A 19 /S 6 ~A 16 /S 3 A 19 ~A 16 S 6 ~S 3 若传输 8 位数据 : 选高 / 低 8 位数据线, 取决于操作对象是奇 / 偶地址, 其中 : 奇地址用高 8 位数据线传输 ; 偶地址用低 8 位数据线传输
BHE/S7( 出 ): 高字节允许信号 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 40 2 39 3 38 4 37 5 36 6 35 7 INTEL 34 8 33 9 8086 32 10 CPU 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET BHE 低电平有效 表示使用高 8 位数据线 : AD 15 -AD 8 ;
BHE/S7( 出 ): 高字节允许信号 外部存储器设计时, 将其一分为二, 分为 : 奇地址存储体和偶地址存储体 ( 实际使用仍是连续的 ) 任意两个相邻的字节单元可以组成字单元 ; 字单元的存储 分为字是对准的和字是未对准的 ; 名称 起始单元 所需总 操作 数据线 线周期 对准的 偶地址单元 1 个 同一总线周期, 同时操作 奇地址 : 高 8 位线偶地址 : 低 8 位线 未对准的 奇地址单元 2 个 第 1 总线周期 : 低字节 低地址单元第 2 总线周期 : 高字节 高地址单元 奇地址 : 高 8 位线偶地址 : 低 8 位线
BHE/S7( 出 ): 高字节允许信号 对于 MOV [2001H], AX 指令 :( 未对准的字单元 ) 第一个总线周期, 低字节 低 / 奇地址单元, 高 8 位线,A0=1 第二个总线周期, 高字节 高 / 偶地址单元, 低 8 位线,A0=0 对于 MOV [2000H], AX 指令 :( 对准的字单元 ) 第一个总线周期, 低字节 低 / 偶地址单元, 高 8 位线,A0=0 同一个总线周期, 高字节 高 / 奇地址单元, 低 8 位线,A0=1 A0 冲突, 则用 BHE=0 选中高 / 奇地址单元, 即 A0=0, BHE=0( 高地址有效 ) 所以 :BHE=0 使奇地址单元有效, 奇地址放高字节, 则成为高字节允许信号
BHE/S7( 出 ): 高字节允许信号 对于偶地址单元进行字节操作时 :A0=0 对于奇地址单元进行字节操作时 :A0=1( 理论可以, 实际不用 ) 而用 BHE=0 表示 实际应用中, 将存储器分为奇地址存储体和偶地址存储体 ; 偶地址存储体 :A0=0, 偶存储体片选有效 ; 奇地址存储体 :BHE=0, 奇存储体片选有效 ;
BHE/S7( 出 ): 高字节允许信号操作 BHE A 0 使用的数据引脚读或写偶地址的一个字 0 0 AD 15 ~ AD 0 读或写偶地址的一个字节 1 0 AD 7 ~ AD 0 读或写奇地址的一个字节 0 1 AD 15 ~ AD 8 读或写奇地址的一个字 0 1 1 0 AD 15 ~ AD 8 ( 第一个总线周期传低字节单元 ) AD 7 ~ AD 0 ( 第二个总线周期传高字节单元 )
分时复用的总线时序 T1 T2 T3 T4 CLK T1 AD 15 ~AD 0 A 15 ~A 0 D 15 ~D 0 A 19 /S 6 ~A 16 /S 3 A 19 ~A 16 S 6 ~S 3 BHE/ S 7 BHE S 7
A 19 /S 6 A 16 /S 3 ( 出 )- 分时复用地址 / 状态信号线 S3 和 S4 用来表示现在正在使用的当前段 S6 始终为低电平, 不用 S5 为标志寄存器 PSW 里中断允许标志位 IF 的当前状态 在存贮器读写操作总线周期的 T1 状态输出高 4 位地址 A 19- A 16, 对 I/O 端口输入输出操作时 这 4 条线不用, 全为低电平
A 19 /S 6 A 16 /S 3 ( 出 )- 分时复用地址 / 状态信号线 ( 了解 ) S3 和 S4 用来表示现在正在使用的当前段 S 4 S 3 的功能 ( 了解 ) S 4 S 3 段寄存器 0 0 ES 0 1 SS 1 0 CS( 或 I/O, 中断响应 ) 1 1 DS
找错误
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 5.3 8086CPU 的引脚功能及时序 DT/R ( 出 ): 数据发 / 收信号 1 40 2 39 3 38 4 37 5 36 6 35 7 INTEL 34 8 33 9 8086 32 10 CPU 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET 数据总线是双向的 ; 控制 74LS245 的传送方向 执行 MOV [BX], AX 时, DT/R, 维持到 T4 状态结束 随后电平高低由下一条语句 决定 例 : 执行 MOV [BX],AX 时, 该引脚是什么信号? 应 如何变?
DEN( 出 ): 数据有效 / 允许数据线上控制数据有效时间 AD0~AD15 在 T1 状态输出地址在 T2~T4 状态传输数据, T2 状态的后半周期, 数据线上输入 / 出稳定后, 数据线上信号有效,DEN 上信号变低 T4 状态结束前, 做下一总线周期的准备, 在 T4 状态的后半周期,DEN 上信号变高, 在 T4 后半周期数据线上数据无效用户在 DEN 为低电平时获取
系74LS245 统数据总线数据总线形成 8086 AD15~ AD8 DEN DT/R A0 A7 E DIR B0 B7 D15~D8 +5V MN/MX AD7 ~ AD0 A0 B0 D7~D0 A7 B7 E DIR 74LS245 微处理器级总线
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 5.3 8086CPU 的引脚功能及时序 1 40 2 39 3 38 4 37 5 36 6 35 7 INTEL 34 8 33 9 8086 32 10 CPU 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET RD( 输出, 三态 ) 读信号 T2~T4 状态有效 WR( 输出, 三态 ) 写信号 T2~T4 状态有效在 DEN 有效后输出 (T2), 数据无效前完成 (T4) 具体时差查看数据手册
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 40 2 39 3 38 4 37 5 36 6 35 7 INTEL 34 8 33 9 8086 32 10 CPU 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET M/IO( 输出, 三态 ) 存储器与 I/O 端口区分信号 在 Intel 8088 中, 该引脚定义为 IO/M, 极性与 8086 的 M/IO 反相
最小方式写总线周期 MOV [BX], AX δ δ
最小方式读总线周期 MOV AX, [BX] δ
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND INTEL 8086 CPU Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET 其他控制信号
READY( 入 )- 准备好信号 ( 来自外设 ) CLK T1 T2 T3 Tw Tw T4 READY CPU 在每个时钟周期的上升沿采集 READY 引脚信号,T3 状态的下降沿检测如检测到 READY 为低电平, 则不进入 T4 状态, 而插入等待状态 Tw, 同时再次检测 READY 信号 ; 直到检测到 READY 为高电平, 则进入 T4 状态, 完成本次总线周期
TEST( 入 )- 测试信号 ( 了解 ) 当 CPU 执行 WAIT 指令时, 每隔 5 个时钟周期对 TEST 输入端进行一次测试 : 高电平 :CPU 继续处于等待状态 ; 低电平 : CPU 退出 WAIT 指令, 执行下一条指令 达到 CPU 和慢速设备之间同步 应用比 READY 少
准备知识 CPU 有两类外部中断 : 非可屏蔽中断 : NMI 可屏蔽中断 : INTR,INTA
NMI( 输入 )- 非可屏蔽中断请求输入信号 (non-maskable interrupt) 条件 :NMI 上升沿有效动作 :CPU 在执行完现行指令后, 立即进入中断服务子程序 注意 :CPU 中断响应不受标志寄存器中断允许标志位 IF 状态的影响
INTR( 入 )- 可屏蔽中断请求输入信号 (interrupt request) 条件 :INTR 高电平,IF=1 动作 :CPU 发出中断响应信号 ; 从外设读取中断类型号 ; 进入中断服务子程序 注意 : CPU 对可屏蔽中断的响应受中断允许标志位 IF 状态的影响
INTA( 出 )- 中断响应信号 (Interrupt Acknowledge) INTR 的握手信号在相邻的两个总线周期中输出两个负脉冲 ( 占用两个总线周期 )
HOLD( 总线申请信号 )/HLDA( 总线授予信号 ) ( 了解 P160) CPU 总线使用权可以由外设控制 总线请求响应过程 : 1. 外部设备向 CPU 发出总线使用请求 (HOLD 高电平 ); 2.CPU 让出总线控制权, 在 HLDA 引脚输出高电平, 且 CPU 所有三态输出引脚 第三态 3.CPU 不断检测 HOLD 引脚, 外部设备撤消 HOLD 信号, HOLD 引脚出现低电平 4. 若检测到低电平, 延迟 1~2 时钟后,HLDA 变低,CPU 恢复对总线的控制权
8086 最小方式 控制总线如何形成?
+5V 时钟 8284 A MN/ MX CLK READY RESET TEST HOLD HLDA NMI INTR INTA M/IO WR RD 8086 CPU ALE BHE A 19 ~ A 16 AD 15 ~ AD 0 READY G 锁存器 74 LS 373 OE 8086 最小方式系统总线结构 控制总线 BHE 系统总线地址总线 A19 ~ A0 DT/R DEN xtwang@mail.xidian.edu.cn 收发器 74 LS 245 DIR OE 数据总线 D 15 ~ D 0
5.4 8086 与 8088 的差异 CPU 内部 差异 8086 8088 指令队列寄存器 6 字节 4 字节
5.4 8086 与 8088 的差异 CPU 外部 差异 8086 8088 数据总线 16 条 D 0 -D 15 8 条 D 0 -D 7 AD 15 -AD 8 AD 7 -AD 0 分时复用分时复用 单一地址线分时复用 极性相反 M/IO IO/M 其它 BHE/S 7 SS 0
D15-D8 D7-D0 D7-D0 8086 CPU 最小方式系统总线 A19-A16 A15-A0 BHE M/IO WR RD NMI INTR 8088 CPU 最小方式系统总线 A19-A16 A15-A0 IO/M WR RD NMI INTR INTA INTA
8086 最大方式 系统总线结构
最小工作模式 - 由 8086 单一微处理器构成的小系统 在这种方式下, 由 8086CPU 直接产生小系统所需要的全部 最小工作模式控制信号 最小的含义是 : 系统中的存储器容量较小 ; 外设端口也较少 ; 所需的系统总线控制逻辑的规模较小 ; 总线的驱动能力不高 ; 最小组态工作模式适用于小规模应用场合
最大工作模式 - 多处理器系统 在这种方式下,8086CPU 为主处理器, 其他处理器被称为 最小工作模式协处理器 8086CPU 不直接提供用于存储器或 I/O 读写的读写命令等控制信号, 总线控制逻辑由总线控制器 8288 产生和控制 8288 将主处理器的状态和信号转换成系统总线命令和控制信号, 即将当前要执行的传送操作类型编码为 3 个状态位输出, 由总线控制器 8288 对状态信号进行译码产生相应控制信号
最大工作模式 - 多处理器系统最大方式的含义是 : 最小工作模式 CPU 的控制总线信号由引脚 24 ~ 31 经 8288 总线控制器转 换后接出 ; 构成的计算机系统规模较大 ; 存储器容量较大, 外设端口也较多 ; 总线的控制和驱动能力较强 ; 构成多处理器系统, 显著提高系统的工作效率
(RQ/GTO) (RQ/GT1) (LOCK) (S2) (S1) (S0) (QS0) (QS1) 最大方式 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND INTEL 8086 CPU Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET 5.3 8086CPU 的引脚功能及时序
S2~S0, 输出, 三态 CPU 状态输出线, 其编码表示 CPU 当前总线周期的操作类型 总线控制器 8288 接收这个状态信息, 并产生访问存储器或 I/O 端口和对 74LS373 74LS245 的控制信号 S2 S1 S0 操作状态 8288 产生的信号 0 0 0 中断响应 INTA 0 0 1 读 I/O 端口 IORC 0 1 0 写 I/O 端口 IOWC AIOWC 0 1 1 暂停 无 1 0 0 取指令 MRDC 1 0 1 读存储器 ( 数据 ) MRDC 1 1 0 写存储器 ( 数据 ) MWTC AMWC 1 1 1 保留 无 取指令和读存储器都是对存储器进行操作, 一个是对 ROM 操作, 一个是对 RAM 操作
S2~S0, 输出, 三态 P161 8288 对 CPU 输出的 S 2,S 1,S 0 三个状态信号译码产生的控制信号如下图所示 8288 8086/8088 MN/MX S 2 S 1 S 0 S 2 S 1 S 0 MRDC MWTC IORC IOWC ALE DT/R DEN INTA
用于总线控制的命令信号 INTA:CPU 向中断控制器或设备发出的中断响应信号 IORC:I/O 读命令, 命令 I/O 接口把数据放在数据总线上 IOWC:I/O 写命令, 命令 I/O 接口接收数据总线上的数据 MRDC: 存储器读命令 MWTC: 存储器写命令 AIOWC AMWC: 先行 I/O 写命令 先行存储器写命令, 对于慢速接口增加一个时钟周期准备数据 (P160, 图 5.13)
8288 IOB 1 20 V CC (+5V) CLK 2 19 S 0 S 1 3 18 S 2 DT/R 4 17 MCE/PDEN ALE AEN 5 6 16 15 DEN CEN MRDC AMWC 7 8 14 13 INTA IORC MWTC GND 9 10 12 11 AIOWC IOWC Intel 8288 引脚 通过译码生成的总线输入 : CLK 命令信号 S0-S2 AEN IOB CEN 由控制信号发生器生成的控制信号 输出 : MRDC AMWC MWTC IORC IOWC AIOWC INTA DEN DT/R ALE MCE/PDEN
状态信号 ( 来自 CPU) 控制输入 S 2 S 1 S 0 CLK AEN CEN IOB 状态译码器 控制电路 命令信号发生器 控制信号发生器 MRDC MWTC AMWC IORC AIOWC INTA DT/R DEN MCE/PDEN ALE 总线命令信号 总线控制信号 Intel 8288 结构框图
RQ/GT1 和 RQ/GT0, 输入 / 输出 ( 了解 ) 双向,RQ: 入,GT: 出 低电平有效 用于总线请求信号的输入和总线授权信号的输出, 特点是请求和授权功能由一根线来实现 ( 其它处理器请求总线 CPU 授权 ) 总线的请求 / 允许在时序上分为三个阶段 : 请求 允许 释放 两条控制线可同时接两个协处理器,RQ/GT0 优先级高
最大方式时总线请求和总线授予时序图 ( 了解 ) CLK T4 或 T1 RQ/GT 总线主控设备请求总线存取 CPU 将总线授予总线主控设备 主设备释放总线
LOCK, 输出, 三态 ( 了解 ) 总线锁定信号, 低电平有效 该信号用来封锁外部处理器的总线请求 不允许总线上的主控设备占用总线 有效方式 : 指令前缀 LOCK: 维持到该条指令执行结束 INTR 引脚上的中断请求信号
8086 引脚说明 (RQ/GTO) (RQ/GT1) (LOCK) (S2) (S1) (S0) (QS0) (QS1) 最小方式 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND INTEL 8086 CPU Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET 最大方式 (24-31)
MN / MX READY 时钟 8284 A CLK RESET TEST RQ/ GT 0 READY 8086 最大方式 系统总线结构 NMI INTR 控制总线 8086 CPU S 0 S 1 S 2 CLK S 0 S 1 S 2 DEN DT/R ALE 8288 INTA MRDC MWTC IORC IOWC BHE A 19 ~ A 16 AD 15 ~ AD 0 G 锁存器 74 LS 373 OE BHE 地址总线 A 19 ~ A 0 系统总线 收发器 74 LS 245 DIR OE 数据总线 D 15 ~ D 0 xtwang@mail.xidian.edu.cn
与最小方式系统的主要不同 1 用于 74LS373 锁存器及 74LS245 收发器的控制信号 读写控制信号和 INTA 信号在最大方式系统中均由 8288 总线控制器根据 CPU 输出的 3 个状态位 S 2 S 1 和 S 0 的状态产生 2 M/IO RD WR MRDC MEMW IORC MEMR MWTC AMWTC IOW IOWC IOR AIOWC 3 8288 输出的数据允许信号 DEN 的极性与最小方式下 CPU 产生的 DEN 相反
最大方式系统总线基本框图 8086 CPU 最大方式系统总线 D15-D8 D7-D0 A19-A16 A15-A0 BHE MEMW MEMR IOW 8088 CPU 最大方式系统总线 D7-D0 A19-A16 A15-A0 MEMW MEMR IOW IOR IOR
1 2 3 4 5 总线定义及分类几种常用芯片 8086 的引脚功能及时序系统总线的形成 IBM-PC/XT 系统
5.5 IBM-PC/XT P167 PC/XT 总线是 IBM 公司推出的微机所配备的系统总线,8 位总线标准 PC/XT 总线共有 62 个信号, 时钟频率为 4.77MHz PC/XT 机采用的 CPU 为 8088 最大方式 多处理器系统 主板上除了 CPU 外, 还有其他总线主控设备, 如 DMAC( 存储器直接访问控制器 -8237)
IBM PC/XT 5.5 IBM-PC/XT 排列图总线信号
5.5 IBM-PC/XT 系统总线分类 : 1 地址总线:A 0 -A 19 输出 2 数据总线:D 0 -D 7 双向 3 控制总线 (1) 扩充板上存储器操作需要的控制信号线 MEMR: 输出存储器读控制信号低电平有效 MEMW: 输出存储器写控制信号低电平有效
5.5 IBM-PC/XT (2)I/O 读写操作需要的控制信号线 IOR: 输出 I/O 端口读操作控制信号低电平有效 IOW: 输出 I/O 端口写操作控制信号低电平有效 AEN: 输出控制信号 ( 低电平有效 ) DMA 操作时为高, 执行 IN 和 OUT 指令时为低 所以在 I/O 设计时, 必须有这个信号 =0 参加地址译码 I/OCHCK: 低电平有效, 向 CPU 提供外设是否准备好的信号
5.5 IBM-PC/XT (3) 存储器读写和 I/O 读写都需要的控制信号线 ALE: 输出地址锁存控制信号 I/O CHRDY: 外部输入信号引端向 CPU 提供准备好信号 (4) 中断请求信号线 IRQ 2 -IRQ 7 :2-7 级的中断请求信号输入端
5.5 IBM-PC/XT (4) 其他信号线 OSC: 输出 14.318MHz 的方波 CLK: 输出 4.77MHz 基本时钟脉冲 RESETDRV: 输出对接口或外设初始化电源 :+5V 两端 -5V 一端 +12V 一端 -12V 一端 GND 三端
5.5 IBM-PC/XT (5)DMA 操作请求和响应信号线 DRQ 1 DRQ 3 : 输入 DMA 传送请求信号端 DACK 0 DACK 3 : 输出 CPU 对 DMA 请求的应答信号 T/C: 输出当某个通道计数到终值时, 输出高电平
5.5 IBM-PC/XT 成电路A 16 /S 3 ~ A 19 /S 6 74LS373 A 12 ~A 15 OE LE A 12 ~A 19 74LS244 A 8 ~A 11 A 8 ~A 11 AD 0 ~AD 7 E 1 74LS373 OE LE 74LS245 DR E A 0 ~A 7 D 0 ~D 7 系统总线 IBM PC/XT S 0 S 1 S 2 AEN AENBRD S 0 S 1 S 2 DT/R CEN AEN DEN 8288 ALE IO W IO R MEMW MEMR MWTC IN TA 系统总线形
5.5 PC/XT 总线结构 PC/XT 系统总线基本框图 D7-D0 D7-D0 MEMW A9-A0 A15-A10 A19-A16 000H~1FFH: 主板 I/O 200H~3FFH: 插件板 I/O PC/XT 系统总线 MEMR IOW IOR AEN
本章要点回顾
1. 总线的概念及分类 2. 微处理器级总线与系统总线的关系 3. 总线形成过程中常用的三个芯片 4.8086 的引脚及各自功能 5.8086 时钟的概念, 总线周期的概念 6. 分时复用的地址 / 数据总线的实现形式 7. 总线读 / 写时序 8.8086 最小工作方式和最大工作方式的概念及区别 9.8086CPU 与 8088CPU 的区别 10.8086/8088 与 PC/XT 的总线形成
作业 (P171) 自答 : 5.5 5.6 5.8 5.11 5.18 5.31 提交 5.13 5.17 5.19 5.20 5.21 5.22 提交 5.23 5.25 5.27 5.28 5.29 5.30 5.34 Deadline:2018.11.16 23:59:59