设计描述设计输入设计修改设计编译命令行模式脚本功能确认延时确认器件编程在线确认生产 2

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玉吕
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1 Quartus II 用户指南 1

2 设计描述设计输入设计修改设计编译命令行模式脚本功能确认延时确认器件编程在线确认生产 2

3 设计输入! 多种设计输入方法 Quartus II 原理图式图形设计输入文本编辑 AHDL, VHDL, Verilog 内存编辑 Hex, Mif 第三方工具 EDIF HDL VQM 或采用一些别的方法去优化和提高输入的灵活性 : 混合设计格式利用 LPM 和宏功能模块来加速设计输入 3

4 设计输入文件 Quartus II 模块编辑 Quartus II 文本编辑 Quartus II 内存编辑 Verilog VHDL AHDL 原理图 MegaWizard Manager 顶层文件顶层文件的扩展名可以是 :bdf,.tdf,.vhd,.vhdl,.v,.vlg,.edif or.edf Exemplar, Synopsys, Synplicity, etc... 原理图.bdf.gdf.bsf.tdf.vhd.v.edf.edif.v,.vlg,.vhd,.vhdl, vqm Block 文件 Symbol 文件 Text 文件 Text 文件 Text 文件 Text 文件 Text 文件由 Quartus II 产生从第三方工具输入 4

5 图表和原理图编辑器该编辑器既可以编辑图表模块, 又可以编辑原理图! 图表模块编辑是主要的顶层设计的主要方法! 原理图编辑是传统的设计输入方法! 用户可以利用加入 Quartus II 提供的 LPMs, 宏功能等涵数以及用户自己的库涵数来设计! 提供智能的模块链接和映射 5

6 图表模块设计流程! 产生一个新的模块设计文件画出图表模块或输入设计单元符号输入接口和参数信息连接各个设计单元 ( 利用单连线, 总线等 )! 保存设计文件的后缀名为.bdf! 顶层模块可以是用户产生的 HDL 文件或图形编辑文件! 从顶层设计可以产生设计单元, 头文件, 或转化成 Verilog/VHDL 文件 6

7 模块编辑器产生一个新的文件! 产生一个新的图表模块 / 原理图文件菜单 : File > New > Block/Schematic document 新建一个新的文件选择模块 / 原理图文档 7

8 模块编辑器 - 设计模块! 从工具栏中产生模块和输入端口点击工具栏中的模块来画一个图表右键点击模块选择属性, 从弹出的对话框中输入端口信息 8

9 模块编辑器 - 智能连接! Quartus II 有智能模块连接和映射如果连接不同模块时, 两边端口的名字相同的话就不用标注出来一个管道可以连接模块之间所有的普通 I/O 映射连接 9

10 模块编辑器 - 产生设计文件! 给模块定义并产生 HDL 或图形设计文件右键点击, 弹出对话框从菜单中选择产生设计文件选择格式 AHDL, VHDL, Verilog, Graphic 10

11 支持的第三方工具综合工具 Leonardo Spectrum* Design Compiler FPGA Compiler II Standard* & Altera Edition* FPGA Express* Synplicity Synplify* 仿真工具 ModelSim* ModelSim OEM* Cadence Verilog-XL Innoveda BLAST PrimeTime* Synopsys VCS Synopsys VSS 注意 * 表示支持内部链接 11

12 Quartus II 驱动流程 Project > EDA Tool Settings... 当选择内部链接的 EDA 工具, 会自动产生 ATOM 网表, 并且会自动选择数据格式 Quartus II 驱动流程 12

13 EDA 驱动流程 EDA 工具驱动 Quartus II 13

14 文件驱动流程 : 非内部链接如果用一个非内部链接的 EDA 工具产生 VHDL, Verilog, EDIF 文件, 就需要阐明.lmf 文件来给定文件格式菜单 Project > EDA Tool 选择自定义 Settings... 选择设置... 可以是 EDIF, VHDL, or Verilog 选择库涵数映射文件 (lmf) 14

15 新建项目指南 1. 打开新建项目指南 2. 选择工作目录 3. 项目名称, 可以是任何名字推荐使用和顶层设计名相同的名字. 4. 顶层设计. 名字必须和顶层文件名字相同 15

16 新建项目指南 5. 加入设计文件 - Graphic (.BDF,.GDF) - AHDL - VHDL -Verilog -EDIF 注意 : 并不是该项目的目录下的所有文件都要被加入假如顶层设计和顶层文件的名字不一样的话, 一定要加入顶层文件的名字 6. D 加入用户自己定义的库涵数的路径和文件名 16

17 新建项目指南 6( 继续.) 加入用户定义的库涵数的目录和文件名用户定义的库涵数 ( 例如. MegaWizard 功能 ) MegaCore /AMPP SM 库预编译 VHDL 文件流览并找到文件, 然后再加入 17

18 新建项目指南列出项目名和目录名字 7. 检查结果然后按结束 18

19 项目菜单! 编辑项目的设置 t 增加 / 去除文件或库涵数! 项目设置 HDL 类型界面第三方 EDA 工具设计流程定时设置版本控制注意 : 所有的项目设置中, 除了项目名和顶层设计名不一样之外, 其它的设置都保留上一个项目的设置 19

20 编辑项目设置! 改变项目的名字或顶层设计的名字点击 Rename 按钮去改变项目的名字或顶层设计的名字 20

21 编辑项目设置打开项目基本设置对话框增加 / 去除项目文件增加 - 找到文件 - 增加去除 - 从列表中选择 - 去除 21

22 Quartus II 编译 22

23 编译设置指南指定编译模快及设定名字网表输出或完全编译? 优化速度或资源利用率? 削减接点名字? 23

24 编译设置指南自动选择或给定器件? 选择一个器件运行延时分析? 运行仿真? 24

25 编译定义! 编译类型只是综合并输出网表编译设计文件, 综合产生门级代码编译器只运行到综合这步就停止了编译器只产生估算的延时数值完全的编译, 包括编译, 网表输出, 综合, 配置器件编译器除了完成以上的步骤, 还要将设计配置到 ALTERA 的器件中去编译器根据器件特性产生真正的延时时间和给器件的配置文件 25

26 编辑编译选项从下拉菜单中选择编译设置显示所有给编译模块的编译设置 26

27 编译设置芯片和器件选择器件类型说明器件和引脚选项概要配置下载文件不用的引脚双种用途的引脚电压值 27

28 编译设置芯片和器件 1. 选择引脚号 2. 调用引脚查找器去查找引脚名或类型 3. 增加到指定列表 28

29 编译设置综合与配置 APEX 配置器 : PowerFit 配置器更好的 Fmax 和编译时间对打包 (Cliques) 有限制标准配置器 PTERM 模式定时驱动式编译 : 优化 I/O 引脚的延时优化内部的延时 29

30 Quartus II 编译界面 ( 开始 ) 1 检查并解析 ( 保存 & 校验 ) - 执行语法检查执行完全的编译 ( 基于所有的编译设置 ) 30

31 Quartus II 编译状态栏 2 编译产生的信息 31

32 配置组织器 3 种类型的逻辑选项 - 只给单独的接点的选项 - 给接点和模块的选项 - 只给模块的选项 3. 点击 Add 去增加一项新的设置 1. 点击, 增加新的配置 2. 选择一个已设定的配置 32

33 配置组织器的构成! 定位! 定时增加定时设置来提高特性! 打包将选择好的逻辑模块放在一起来提高性能! I/O 标准! 局部走线! 单独的逻辑选项利用 Quartus II 的综合 / 配置的特殊选项, 或 ALTERA 的器件特性 s 3 种类型! 有参数限制的仿真 33

34 编译报告! 包含了怎样将一个设计放到一个器件中的所有信息器件使用统计编译设置底层显示器件资源利用率状态机的实现方程式延时分析结果 CPU 使用资源! 这是一个只读的窗口 34

35 Quartus II 的延时分析 35

36 特点! Quartus II 支持对单个时钟或多个时钟的延时分析! 单个时钟的延时分析 Fmax ( 最大时钟频率 ) Tsu, Th, Tco ( 建立时间, 保持时间, 时钟到输出时间 ) 整个系统的 Fmax ( 包括引脚上的输入输出延时 )! 多个时钟的延时分析可以支持客户分析由不同时钟控制的寄存器之间的延时运用 Slack 进行分析! 组合逻辑电路检测 Quartus II 会自动检测组合逻辑电路 36

37 特点! 不同类型的延时信息 ( 请参考编译部分 ) 没有布局步线的延时信息经过布局步线的延时信息混合的树状层次型设计! 在缺省情况下, 在编译之后一般自动调用延时分析也可以禁止调用! 生成的延时信息也可以以 VHDL,Verilog 或标准延时文件 (SDF) 的格式输出到第三方的 EDA 工具中 37

38 报告延时分析! 所有的延时分析信息都包含在编译报告中总结延时分析内部 fmax ( 不包括引脚上的输入输出延时 ) 或系统 fmax ( 包括引脚上的输入输出延时 ) 寄存器到寄存器的延时报表 tsu ( 输入建立时间 ) th ( 输入保持时间 ) tco ( 时钟到输出时间 ) tpd ( 引脚到引脚的延时 ) 38

39 例如 :Fmax ( 包含输入输出引脚的延时 ) 在缺省情况下最坏的 fmax 放在最上面 Fmax 值选择 fmax ( 包含输入输出引脚的延时 ) 外部的延时可以在信息窗口中列出来 39

40 Quartus II 仿真 40

41 支持多种防真方法! 波形方式输入.vwf ( 向量波形文件 ) 是 Quartus II 中最主要的波形文件.vec ( 向量文件 ) 是 MAX+PLUS II 中的文件. 主要是为了向下兼容.tbl ( 列表文件 ) 用来将 MAX+PLUS II 中的.scf 文件输入到 Quartus II 中.! 支持 Testbench Tcl/TK 脚本文件! 第三方的仿真工具 Verilog/VHDL Testbench 41

42 描绘仿真波形! 先选中准备要赋值的部分! 添入初始值赋值选中波形 1 赋值快捷键 42

43 利用第三方的仿真工具进行仿真! Model Technology (ModelSim)! Cadence (VERILOG-XL)! Synopsys (VCS)! Synopsys (VSS) 43

44 阐明仿真器! 从 project 菜单中选择 EDA 工具设置选择仿真工具 44

45 第三方仿真工具! VHDL 仿真器利用 Quartus II 产生.VHO 和.SDO 文件利用在 sim_lib 目录中的 APEX20K_ATOMs.VHD 和 APEX20K_COMPONENTS.VHD 文件! Verilog 仿真器利用 Quartus II 产生.VO 和.SDO 利用在 sim_lib APEX20K_ATOMS.VO 45

46 Quartus II 下载 46

47 打开下载窗口! Processing Open Programmer 或使用打开下载快捷方式 47

48 设置下载电缆选择 setup 进行设置从下拉菜单中选择下载电缆 48

49 设置 JTAG 链新建一个 JTAG 链, 然后设置 JTAG 模式, 再加入文件 49

50 开始下载当你的下载链中的文件与下载电缆已经设置好了之后, 点击开始按钮开始下载进度表中显示目前完成下载的比率 50

2.1 Altera Quartus (SOPC) SOPC Quartus (PLD) Quartus FPGA CPLD 2.1 Quartus

2 Quartus 2.1 2.2 Quartus 2.3 Quartus 2.4 2.5 2.6 2.7 2.8 2.1 Altera Quartus (SOPC) SOPC Quartus (PLD) Quartus FPGA CPLD 2.1 Quartus 2.1 Quartus 2.1.1 Quartus 2.2 Quartus Text Editor Block&Symbol Editor

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