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1 篇名 作者 張雅柔 高雄縣中山工商 綜合高中 三年六班

2 壹 前言 隨著科技逐漸的發達,3C 產品也日益更新 電腦成為人們的必備的物品, 因此藉由探討一個簡單的硬體設備, 來了解每一個結構與結構之間彼此不可缺少的原因, 且具備的條件與應用 接下來本專題將帶領讀者探索, 到底計算機結構在電腦上扮演著什麼重要的角色呢! 或 PC 匯流排未來的趨勢等等的項目 以下一步一步探索著它的奇妙, 希望能帶給讀者不同的共鳴 貳 正文 二 五大單元 微電腦的基本架構, 主要由算術邏輯單元 控制單元 記憶體單元 輸出 / 輸入單元五個部分組成 如表一 所示 圖一 微電腦的基本架構 < 資料來源 : 洪敏騰 台中 : 逢甲大學, 檢索於 : 資訊電機工程碩士論文 > 1 算術邏輯單元 (Arithmetic and Logic Unit,ALU) 專門負責執行加 減 乘 除等數學運算比較 判斷等邏輯運算, 為 CPU 內執行資料運算的場所 2 控制單元 (Control Unit,CU) 有如控制指揮管理中心 負責控制電腦內其它各單元之間的工作配合及資料傳送, 為計算機的控制神經 我們對電腦所下的任何指令程式, 皆先由控制單元進行分析, 了解後在開發出控信號 指揮各單元共同完成指令交代的任務 - 1 -

3 3 記憶單元 (Memory Unit,MU) 負責儲存程式資料或運算, 可分成為 ROM 及 RAM 兩種 4 輸入 (Input Unit,IU) 負責將資料傳送進入記憶單元著裝置 常用的輸入設備有讀卡機 磁碟機 磁帶機 光碟機 鍵盤 掃描機 數位板 數位相機 數位錄影機 搖桿 光學閱讀機 磁字閱讀機 光筆 電傳打字機 終端機 語音辨識 數據機 滑鼠等 5 輸出 (Output Unit,OU) 負責輸入電腦運算結果 常用的輸出設備有 : 列表機 打孔機 螢幕 磁帶機 磁碟機 可燒綠式光碟機 繪圖機 電傳打字機 終端機 數據機 語音合成發音器等 通常將來算術邏輯 控制單元 記憶體, 記憶體稱為中央微處理單元 (Central Processing Unit), 簡稱 CPU 二 三大匯流排 主機板匯流排就像道路一樣, 它將電腦中的各項設備串接起來, 而資料 ( 你可以視為貨物 ) 就在這些通道中傳輸 在主機板中你可以看到密密麻麻的線路, 這些線路在同一時間內都僅能負責傳輸一個位元 (bit) 註二 因此, 必須同時採用多條線路才能傳送更多資料, 而匯流排可同時傳輸的資料數就稱為寬度 (width), 以位元為單位, 匯流排寬度愈大, 傳輸效能就愈佳 在匯流排中, 傳輸速度是指運作頻率, 也就是每秒可以傳輸資料的次數, 次數多就代表傳輸量愈多, 匯流排的效能也就愈好 綜合以上的說明, 可以得到匯流排的頻寬 (Bandwidth), 也就是單位時間內可以傳輸的總資料數 ( 單位是 Bytes/sec), 以公式來表示 : 匯流排頻寬 = 頻率 x 寬度 以目前 Pentium 4 的主機板來說, 它的系統匯流排 (Processor Bus) 寬度為 64bits 頻率是 400MHz ( 就是每秒處理 4 億次 ), 因此頻寬為 : 400 (MHz) x 64 (bits) = (Mb/s) = 3200 (MB/s) = 3.2 (GB/s) (B 代表 Byte, 以 b 代表 bit, 而 1Byte = 8bits) - 2 -

4 中央處理器內部有三大匯流排, 其中資料匯流排 data bus 的作用為與外部傳遞待處理資料, 所以資料匯流排的數目便牽涉到 cpu 處理資料的的能力 而 CPU 透過資料匯流排一次讀取資料的量便稱為一個字組 word 如果匯流排的數目有 8 條, 便是 8 位元的 CPU, 其字組便是 8 位元 以 表一 所示各 CPU 的字組數 : 表一 各 CPU 的字組數 匯流排數字組數 word CPU 種類 ,8086, , Pentium,Pentium II,Celeron,PowerPC,Alpha < 資料來源 : 中華大學 電子計算機中心 檢索於 : > 1 位址匯流排 (Address Bus) 如 圖二 a.cpu 和記憶體間資料傳輸, 具雙向性 b.cpu 和外部輸入 / 輸出 (I/O) 間資料的傳輸, 具雙向性 c. 我們所稱 N 位元電腦, 就是指 CPU 內部資料匯流排的傳輸線有幾條 註三 ; 例如 64 位元電腦就有 64 條資料線, 也就是說一次同時可以傳送 64 位元的資料 Intel 為 32 位元 CPU,AMD64 為 64 位元 CPU 位址匯流排 (Address Bus) 在電腦系統中是 CPU 選擇記憶體儲存位址或 I/O 裝置埠的管道, 像是寄信時需要一個收件人地址一樣,CPU 與外界任何一個裝置溝通都先把對話的裝置確定, 確定的方式就是在位址匯流排上呈現一個二進制編碼, 編碼線數越多可以溝通的對象就越多, 由於溝通的對象都由 CPU 掌控, 所以位址匯流排都是由 CPU 單向輸出, 即使如此它和點對點傳輸還是有所不同, 因為所有的記憶儲存單元或裝置都是並接在位址匯流排上的, 而非一個傳輸對象一條傳輸線 圖二 位址匯流排 < 資料來源 : Michael Slater (1997) 微處理機為基礎之設計, 台北 : 松崗電腦圖書資料股份有限公司 > - 3 -

5 2 資料匯流排 (Date Bus) 資料匯流排 (Data Bus) 在電腦系統中是傳送指令或資料的管道, 當我們比喻位址匯流排上的編碼為收件人地址時, 資料匯流排上的信號則算是信件的內容 由於 CPU 不但要送出資料也需要讀取記憶體及週邊的資料, 所以與位址匯流排最大的不同點就是位址匯流排是單向的, 而資料匯流排必須是雙向 多數的 CPU 也會接上資料匯流排緩衝電路, 可以達到擴大輸出電流及控制成為開路狀態的目的,74245 三態雙向傳輸閘可以說明此方面的需求, 如 圖三 所示是 八個傳輸閘中的一個, 我們可以瞭解到此閘用 DIR 控制傳輸方向, 而用 G =L 允許傳 輸, 當 G =H 時 A 與 B 兩端將成斷路 圖三 ek7n0 八個三態雙向傳輸器 < 資料來源 : 宜蘭 : 羅東高中 檢索於 : > 如 圖四 則說明了如何使用兩只 建構 16 位元 CPU 的資料匯流排緩衝電路, 其 中 DT/ R 是資料方向控制線會隨著 CPU 的讀 / 寫指令改變狀態, 進而改變 資料 的傳輸方向, DEN 則是 CPU 的資料備妥通知線, 用做 的晶片致能, 當 DEN =0 時允許傳送資料, DEN =1 時 將令資料匯流排呈現開路狀態 圖四 兩只 構成 16 位元的資料匯流排 < 資料來源 : 宜蘭 : 羅東高中 檢索於 : > - 4 -

6 3 控制匯流排 (Control Bus) 控制匯流排 (Control Bus) 在電腦系統中包括了系統時脈 系統重置 (Reset) 讀取控制 (RD) 寫入控制 (WR) 無罩中斷 (NMI) 可罩中斷 (INTR) 中斷認可 (INTA) 停頓請求 (HOLD) 停頓認可 (HLDA) 等等, 如下 圖五 中除了位址及資料線 (AD0~AD15 A16~A19) 之外, 其餘的接腳都算是控制線, 控制線依 CPU 設計種類有所不同, 命名也會有所差異, 將這些接至 CPU 控制線總稱為控制匯流排 控制線關係著整個電腦運作的程序, 以啟動或關閉一些特定的電路, 猶如系統的神經網 它傳送信號的方向對 CPU 而言有進有出, 但每一條控制線都是單向傳輸, 由於大部份的控制線並接給一個以上的裝置以求能與 CPU 同步工作, 例如系統時脈 讀取控制 寫入控制等等, 所以我們把全部的控制線傳輸型態歸類為匯流排傳輸 圖五 8086CPU 位址栓鎖電路 < 資料來源 : Michael Slater (1997) 微處理機為基礎之設計, 台北 : 松崗電腦圖書資料股份有限公司 檢索於 : 高雄市立圖書館 > 三 匯流排規格 註四 ISA: 資料傳輸率 5.33 MB/sec PCI: 資料傳輸率 132 MB/sec AGP: 資料傳輸率 264 MB/sec USB 1.1 (Universal Serial BUS): 資料傳輸率 1.5 與 12 Mbps USB 2.0: 最大傳輸速率為 480Mbps(60 MB/s) - 5 -

7 四 PC 匯流排過去與未來趨勢發展 串列式匯流排 ( 或稱序列式匯流排 serial bus) 與並列式匯流排 (parallel bus), 兩者之間各自有其優劣點存在, 應用上的定位雖然可以部份重疊, 但是在今 日 PC 效能愈來愈強, 許多匯流排都由並列改為串列 如下 表二 實際上, 傳統架構中, 並列傳輸佔的比重較高, 就優點來說, 並列式就協定 (Protocol) 與電路 (Circuit) 面向來說, 具有較低的等待時間 (Latency), 因並列是 1 個簡單的載入 / 儲存的機制 (load-store model), 同時, 因為資料匯流排與時脈信號各自分開獨立, 沒有編碼困擾, 也沒有存在 CDR(Clock and Data Recovery) 時脈 / 資料恢復機能必要 此外, 與現存架構有延伸性, 如果需要拓展頻寬, 只需要更多的線路即可 而在過去, 串列匯流排並不存在獨立的時脈信號, 往往整合嵌入在資料中, 反之亦然, 故需要編碼 / 解碼 (Encoding & Decoding) 機制, 來達成非同步式的時脈 (Asynchronous clocking), 作為資料往來發送與接收共通基準, 但一旦牽涉到編碼與解碼機制, 又會牽連到編 / 解碼效率優劣的議題, 對於過去設計者來說, 多一事不如少一事, 並列傳輸顯然簡單的多 但以並列傳輸信號方式運作的匯流排架構, 往現代高速 高頻寬的發展上遭遇難以解決的新瓶頸 並列傳輸匯流排頻寬的提高, 主要透過信號線與接腳增加實現, 這除導致複雜度與成本上升外, 隨匯流排工作時脈提高, 要維持信號同步與時序控制也愈來愈難, 串音干擾 (crosstalk) 信號偏移(skew) 等問題愈來愈嚴重, 以信號偏移來說,2.5GHz 的信號, 其週期時間就僅有 400ps, 非常小難以處理, 接收端的時序餘幅或餘裕 (Margin) 也會跟著緊縮 串列化趨勢由低速周邊開始發酵, 原因是高速周邊多半還必須兼顧前述的低遲延性能, 因此從低速的 ATA 被 SATA 取代, 接著 PCI 匯流排被 PCI-E 取代, 在 AMD 首先發難將 CPU 匯流排由 Hyper Transport 取代後,Intel 的 QPI 匯流排也步入了此趨勢 但並列陣營的高速 I/O, 並不是沒有, 例如 RapidI/O 就是高速並列傳輸的匯流排, 不過近年來也發展出串列模式, 可看出串列興起的趨勢, 因此除了前述高速匯流排, USB FireWire Fiber Channel Flex IO Open Cores Wishbone bus 等都是串列匯流排 而這些匯流排也都朝從多點連接 (Multi-drop) 轉向點對點 (Point-to-Point) 單線雙向 (Bi-directional) 走向雙線單向 - 6 -

8 (Uni-directional) 單端 (Single-ended) 連接型態, 邁向差動端 (Differential-ended) 的傳送方式 表二 PC 匯流排序列取代並列表 < 資料來源 :Digitimes 科技網 月, 檢索於 : > 參 結論 我所知道的計算機結構主要是由五大單元及三大匯流排所組成的 在翻閱電腦硬體裝修乙級學科時, 它簡略的介紹五大單元以及三大匯流排的結構, 因此奠定了對計算機結構之基礎 對我來說, 單以一本書面上的資料是不夠的, 必須另外尋找相關的書籍, 對於其他新的知識, 會在雷同點熟讀並了解, 對它就不陌生了 經過本研究的探討後, 我發現跟我認知的有一些不同, 其不同點在於, PC 匯流排幾乎全串列化, 最後防線 CPU 連外匯流亦失守 這是在 digitimes 網站上看到的 它是在說串列式匯流排 ( 或稱序列式匯流排 serial bus) 與並列式匯流排 (parallel bus), 兩者之間各有優劣存在, 應用上雖然可以部份重疊, 但是現在 PC 效能愈來愈強, 許多匯流排都由並列改為串列, 連需要低延遲的 CPU 匯流排, 如今看來全面失守, 也似成定局 這是我之前沒學到的部分, 但經過這次的研究與探索讓我增加了一些專業技能的新知, 收穫匪淺 肆 參考資料 註一 中華大學 電子計算機中心 檢索於 : 註二 Loxa 教育網 檢索於 : 註三 邱郁茹 台北 : 北科大檢定研究室 P.2-16 頁 註四 Michael Slater (1997) 微處理機為基礎之設計, 台北 : 松崗電腦圖書資料股份有限公司 檢索於 : 高雄市立圖書館 - 7 -

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