AD906 目录 特性... 应用... 概述... 修订历史...2 功能框图...3 技术规格...4 直流规格 (3.3 V)...4 直流规格 (.8 V)...5 数字时序规格 (3.3 V)...6 数字时序规格 (.8 V)...6 输入 / 输出信号规格...7 交流规格 (3.3

四通道 低功耗 2 位 80 MSPS 数模转换器和波形发生器 AD906 产品特性高度集成的四通道 DAC 片内 4096 2 位模式存储器片内 DDS 功耗 (3.3 V 4 ma 输出 ) 35 mw(80 MSPS) 休眠模式 :< 5 mw (3.3 V) 电源电压 :.8 V 至 3.3 V SFDR( 至奈奎斯特频率 ) 86 dbc( MHz 输出 ) 85 dbc(0 MHz 输出 ) 相位噪声 ( khz 偏移 80 MSPS 8 ma): 40 dbc/hz 差分电流输出 :8 ma( 最大值,3.3 V) 小尺寸 32 引脚 5 mm 5 mm LFCSP 封装, 带 3.5 mm 3.6mm 裸露焊盘无铅封装 应用医疗仪器超声传感器激励便携式仪器仪表信号发生器 任意波形发生器 概述 AD906 TxDAC 和波形发生器是高性能四通道 DAC, 集成片上模式存储器, 用于复杂波形生成, 具有直接数字频率合成器 (DDS) 该 DDS 是一个 2 位输出 最高 80 MHz 的主机时钟正弦波发生器, 带 24 位调谐字, 支持 0.8 Hz/LSB 的频率分辨率 该 DDS 具有针对全部四个 DAC 的单路频率输出, 以及针对每个 DAC 的独立可编程相移输出 SRAM 数据可包含直接生成的存储波形 施加于 DDS 输出或 DDS 频率调谐字的幅度调制模式 内置模式控制状态机允许用户对全部四个 DAC 的模式周期以及每个 DAC 通道信号输出的周期内起始延迟进行编程 SPI 接口用于配置数字波形发生器, 并将模式载入 SRAM 在数字信号传送至四个 DAC 的过程中对信号进行增益调节和失调调节 AD906 提供出色的交流和直流性能, 并支持高达 80 MSPS 的 DAC 采样率 AD906 具有灵活的工作电源范围 (.8 V 至 3.3 V) 和低功耗, 非常适合便携式和低功耗应用 Rev. A Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No One Technology Way, P.O. Box 906, Norwood, MA 02062-906, U.S.A. license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Tel: 78.329.4700 202 203 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. Technical Support www.analog.com ADI 中文版数据手册是英文版数据手册的译文, 敬请谅解翻译中可能存在的语言组织或翻译错误,ADI 不对翻译中存在的差异或由此产生的错误负责 如需确认任何词语的准确性, 请参考 ADI 提供的最新英文版数据手册

AD906 目录 特性... 应用... 概述... 修订历史...2 功能框图...3 技术规格...4 直流规格 (3.3 V)...4 直流规格 (.8 V)...5 数字时序规格 (3.3 V)...6 数字时序规格 (.8 V)...6 输入 / 输出信号规格...7 交流规格 (3.3 V)...8 交流规格 (.8 V)...8 电源电压输入和功耗...9 绝对最大额定值...0 热阻...0 SD 警告...0 引脚配置和功能描述... 典型性能参数...3 术语...9 工作原理...20 SPI 端口...2 DAC 传递函数...22 模拟电流输出...22 设置 I OUTFSx DAC 增益...22 I OUTFSx 自动校准...23 时钟输入...23 DAC 输出时钟边沿...24 产生信号模式...24 模式发生器编程...25 DACx 输入数据路径...25 DOUT 功能...26 直接数字频率合成器 (DDS)...26 SRAM...27 锯齿发生器...27 伪随机信号发生器...27 直流常数...27 电源须知...27 省电功能...27 应用信息...28 信号产生示例...28 寄存器映射...30 寄存器描述...33 外形尺寸...48 订购指南...48 修订历史 203 年 2 月 修订版 0 至修订版 A 更新格式... 通篇更改 产品特性 部分... 更改图...3 删除图 20; 重新排序...6 更改图 3...20 更改表 3...22 删除 使用外部基准电压源时的建议 部分...23 202 年 月 修订版 0: 初始版 Rev. A Page 2 of 48

CS AD906 功能框图 AD906 0kΩ V AGND I RF 00µA DAC DAC2 IOUTP IOUTN AVDD IOUTP2 IOUTN2 IOUTP3 IOUTN3 AVDD2 IOUTP4 IOUTN4.8V LDOs DVDD DLDO DGND CLKVDD CLDO CLKGND CLKP CLKN SDIO SCLK RST RFIO FSADJ2/CAL_SNS FSADJ START ADDR START DLY STOP ADDR SAWTOOTH CONSTANT RANDOM DDS TRIGGR DAC TO DAC2 TIMRS + STAT MACHINS ADDRSS, 2 DPRAM ADDRSS 3, 4 GAIN OFFST DAC DAC2 DAC3 DAC4 DAC3 DAC4 DAC3 TO DAC4 TIMRS + STAT MACHINS R ST4 6kΩ START DLY START ADDR STOP ADDR.8V LDO R ST3 6kΩ FSADJ3 FSADJ4 SDO/SDI2/DOUT SPI INTRFAC R ST2 6kΩ R ST 6kΩ DAC CLOCK DAC CLOCK GAIN2 GAIN3 GAIN4 OFFST2 OFFST3 OFFST4 BAND GAP PHAS PHAS2 TUNING WORD DAC CLOCK DDS DDS DDS2 DDS3 DDS4 CLOCK DIST PHAS3 PHAS4 DLDO2 2-00 图. Rev. A Page 3 of 48

AD906 技术规格 直流规格 (3.3 V) 除非另有说明,T MIN 至 T MAX ;AVDD = 3.3 V;DVDD = 3.3 V;CLKVDD = 3.3 V; 内部 CLDO DLDO 和 DLDO2; I OUTFS = 4 ma; 最大采样速率 表. 参数最小值典型值最大值单位分辨率 2 Bits 3.3 V 时精度 差分非线性 (DNL) ±0.4 LSB 积分非线性 (INL) ±0.5 LSB DAC 输出 失调误差 ±.00025 % of FSR 增益误差 ( 内部基准电压源 无 I OUTFS 自动校准 ) 3.3 V 时满量程输出电流.0 +.0 % of FSR 2 4 8 ma 输出电阻 200 MΩ 输出顺从电压 0.5 +.0 V DAC 间串扰 (f OUT = 0 MHz) 96 dbc DAC 间串扰 (f OUT = 60 MHz) 82 dbc DAC 温度漂移 增益 ( 使用内部基准电压源 ) 内部基准电压 基准输出 ±25 ppm/ C ±9 ppm/ C 内部基准电压 (AVDD = 3.3 V) 0.8.0.2 V 输出电阻 0 kω 基准输入 顺从电压 0..25 V 输入电阻 ( 外部基准电压源模式 ) DAC 匹配增益匹配 无 I OUTFS 自动校准 使用 8 kω 外部 xr ST 电阻 MΩ ±0.75 % of FSR Rev. A Page 4 of 48

AD906 直流规格 (.8 V) 除非另有说明,T MIN 至 T MAX ;AVDD =.8 V;DVDD = DLDO = DLDO2 =.8 V;CLKVDD = CLDO =.8 V;I OUTFS = 4 ma; 最大采样速率 表 2. 参数 最小值 典型值 最大值 单位 分辨率 2 位.8 V 时精度 差分非线性 (DNL) ±0.4 LSB 积分非线性 (INL) ±0.4 LSB DAC 输出 失调误差 ±.00025 % of FSR 增益误差 ( 内部基准电压源 无 I OUTFS 自动校准 ).0 +.0 % of FSR.8 V 时满量程输出电流 2 4 4 ma 输出电阻 200 MΩ 输出顺从电压 0.5 +.0 V DAC 间串扰 (f OUT = 30 MHz) DAC 间串扰 (f OUT = 60 MHz) 94 db 78 db DAC 温度漂移增益 ±228 ppm/ C 基准电压 ±3 ppm/ C 基准输出 内部基准电压 (AVDD =.8 V) 0.8.0.2 V 输出电阻 0 kω 基准输入 顺从电压 0..25 V 输入电阻 ( 外部基准电压源模式 ) MΩ DAC 匹配 增益匹配 无 I OUTFS 自动校准 ±0.75 % of FSR 使用 8 kω 外部 xr ST 电阻 Rev. A Page 5 of 48

A AA 4.0 AA 4.0 AD906 数字时序规格 (3.3 V) 除非另有说明,T MIN 至 T MAX ;AVDD = 3.3 V;DVDD = 3.3 V;CLKVDD = 3.3 V; 内部 CLDO DLDO 和 DLDO2; I OUTFS = 4 ma; 最大采样速率 表 3. 参数 最小值 典型值 最大值 单位 DAC 时钟输入 (CLKIN) 最大时钟速率 80 MSPS 串行外设接口最大时钟速率 (SCLK) 80 MHz 高电平最小脉冲宽度 6.25 ns 低电平最小脉冲宽度 6.25 ns SDIO 到 SCLK 建立时间 4.0 ns SDIO 到 SCLK 保持时间 5.0 ns 输出数据有效 SCLK 到 SDO 或 SDIO 6.2 ns CS 到 SCLK 建立时间 ns 数字时序规格 (.8 V) 除非另有说明,T MIN 至 T MAX ;AVDD =.8 V;DVDD = DLDO = DLDO2 =.8 V;CLKVDD = CLDO =.8 V;I OUTFS = 4 ma; 最大采样速率 表 4. 参数 最小值 典型值 最大值 单位 DAC 时钟输入 (CLKIN) 最大时钟速率 80 MSPS 串行外设接口 最大时钟速率 (SCLK) 80 MHz 高电平最小脉冲宽度 6.25 ns 低电平最小脉冲宽度 6.25 ns SDIO 到 SCLK 建立时间 4.0 ns SDIO 到 SCLK 保持时间 5.0 ns 输出数据有效 SCLK 到 SDO 或 SDIO 8.8 ns CS 到 SCLK 建立时间 ns Rev. A Page 6 of 48

AA AA AD906 输入 / 输出信号规格 表 5. 参数 测试条件 / 注释 最小值 典型值 最大值 单位 CMOS 输入逻辑电平 (SCLK CS SDIO SDO/SDI2/DOUT RST TRIGGR) 输入 V IN 逻辑高电平 输入 V IN 逻辑低电平 CMOS 输出逻辑电平 (SDIO SDO/SDI2/DOUT) 输出 V OUT 逻辑高电平 输出 V OUT 逻辑低电平 DVDD =.8 V.53 V DVDD = 3.3 V 2.475 V DVDD =.8 V 0.27 V DVDD = 3.3 V 0.825 V DVDD =.8 V.79 V DVDD = 3.3 V 3.28 V DVDD =.8 V 0.25 V DVDD = 3.3 V 0.625 V DAC 时钟输入 (CLKP CLKN) 最小峰峰值差分输入电压,V CLKP /V CLKN 50 mv V CLKP 或 V CLKN 的最大电压 VDVDD V V CLKP 或 V CLKN 的最小电压 VDGND V 芯片产生的共模电压 0.9 V Rev. A Page 7 of 48

AD906 交流规格 (3.3 V) 除非另有说明,T MIN 至 T MAX ;AVDD = 3.3 V;DVDD = 3.3 V;CLKVDD = 3.3 V; 内部 CLDO DLDO 和 DLDO2;I OUTFS = 4 ma; 最大采样速率 表 6. 参数 最小值 典型值 最大值 单位 无杂散动态范围 (SFDR) fdac = 80 MSPS, fout = 0 MHz 86 dbc fdac = 80 MSPS, fout = 50 MHz 73 dbc 双音交调失真 (IMD) fdac = 80 MSPS, fout = 0 MHz 92 dbc fdac = 80 MSPS, fout = 50 MHz 77 dbc NSD fdac = 80 MSPS, fout = 50 MHz 67 dbm/hz 相位噪声 ( khz 时, 来自载波 ) fdac = 80 MSPS, fout = 0 MHz 35 dbc/hz 动态性能输出建立时间, 满量程输出步进 ( 至 0.%) 触发至输出延迟,f DAC = 80 MSPS 2 上升时间, 满量程摆幅 下降时间, 满量程摆幅 基于 85 Ω 电阻 ( 从 DAC 输出端到地 ) 2 起始延迟 = 0 f DAC 时钟周期 3.2 ns 96 ns 3.25 ns 3.26 ns 交流规格 (.8 V) 除非另有说明,T MIN 至 T MAX ;AVDD =.8 V;DVDD = DLDO = DLDO2 =.8 V;CLKVDD = CLDO =.8 V;I OUTFS = 4 ma; 最大采样速率 表 7. 参数 最小值 典型值 最大值 单位 无杂散动态范围 (SFDR) fdac = 80 MSPS, fout = 0 MHz 83 dbc fdac = 80 MSPS, fout = 50 MHz 74 dbc 双音交调失真 (IMD) fdac = 80 MSPS, fout = 0 MHz 9 dbc fdac = 80 MSPS, fout = 50 MHz 83 dbc NSD fdac = 80 MSPS, fout = 50 MHz 63 dbm/hz 相位噪声 ( khz 时, 来自载波 ) fdac = 80 MSPS, fout = 0 MHz 35 dbc/hz 动态性能输出建立时间 ( 至 0.%) 3.2 ns 触发至输出延迟,f DAC = 80 MSPS 2 96 ns 上升时间 3.25 ns 下降时间 3.26 ns 基于 85 Ω 电阻 ( 从 DAC 输出端到地 ) 2 起始延迟 = 0 f DAC 时钟周期 Rev. A Page 8 of 48

AD906 电源电压输入和功耗 表 8. 参数 测试条件 / 注释 最小值 典型值 最大值 单位 模拟电源电压 AVDD, AVDD2.7 3.6 V CLKVDD.7 3.6 V CLDO 未使用片内 LDO.7.9 V 数字电源电压 DVDD.7 3.6 V DLDO, DLDO2 未使用片内 LDO.7.9 V 功耗 AVDD = 3.3 V,DVDD = 3.3 V,CLKVDD = 3.3 V, 内部 CLDO DLDO 和 DLDO2 f DAC = 80 MSPS, 纯 CW 正弦波 2.5 MHz( 仅 DDS), 所有 4 个 DAC 35.25 mw IAVDD 28.5 ma IDVDD 仅 DDS CW 正弦波输出 60.3 ma 仅 RAM 50% 占空比 FS 脉冲输出 27. ma 仅 DDS 和 RAM 50% 占空比正弦波输出 39.75 ma ICLKVDD 6.72 ma 掉电模式 RF_PDN = 0,DAC 休眠,CLK 掉电, 外部 CLK, 4.73 mw 电源开启 功耗 AVDD =.8 V,DVDD = DLDO = DLDO2 =.8 V, CLKVDD = CLDO =.8 V f DAC = 80 MSPS, 纯 CW 正弦波 2.5 MHz( 仅 DDS) 67 mw IAVDD 28.4 ma IDVDD 0.5 ma IDLDO2 仅 DDS CW 正弦波输出 53.75 ma 仅 RAM 50% 占空比 FS 脉冲输出 7.78 ma 仅 DDS 和 RAM 50% 占空比正弦波输出 35.4 ma IDLDO 4.0 ma ICLKVDD 0.0096 ma ICLDO 6.6 ma 掉电模式 RF_PDN = 0,DAC 休眠,CLK 掉电, 外部 CLK, 电源开启.49 mw Rev. A Page 9 of 48

AA AD906 绝对最大额定值 表 9. 参数 额定值 AVDD, AVDD2, DVDD 至 AGND, 0.3 V 至 +3.9 V DGND, CLKGND CLKVDD 至 AGND, DGND, CLKGND 0.3 V 至 +3.9 V CLDO, DLDO, DLDO2 至 AGND, 0.3 V 至 +2.2 V DGND, CLKGND AGND 至 DGND, CLKGND 0.3 V 至 +0.3 V DGND 至 AGND, CLKGND 0.3 V 至 +0.3 V CLKGND 至 AGND, DGND 0.3 V 至 +0.3 V ACSAA, SDIO, SCLK, SDO/SDI2/DOUT, 0.3 V 至 DVDD + 0.3 V ARSTAA, ATRIGGR 至 DGND CLKP, CLKN 至 CLKGND 0.3 V 至 CLKVDD + 0.3 V RFIO 至 AGND.0 V 至 AVDD + 0.3 V IOUTP, IOUTN, IOUTP2, IOUTN2, 0.3 V 至 DVDD + 0.3 V IOUTP3, IOUTN3, IOUTP4, IOUTN4 至 AGND FSADJ, FSADJ2/CAL_SNS, F4DJ3, 0.3 V 至 AVDD + 0.3 V FSADJ4 至 AGND 结温存储温度 25 ο C 65 ο C 至 +50 ο C 热阻 θ JA 针对最差条件, 即器件焊接在标准电路板上以实现表贴封装 θ JC 是从封装的焊接侧 ( 底部 ) 测量 表 0. 热阻 封装类型 θja θjb θjc 单位 32 引脚 LFCSP 30.8 6.59 3.84 ο C/W ( 带裸露焊盘 ) SD 警告 SD( 静电放电 ) 敏感器件 带电器件和电路板可能会在没有察觉的情况下放电 尽管本产品具有专利或专有保护电路, 但在遇到高能量 SD 时, 器件可能会损坏 因此, 应当采取适当的 SD 防范措施, 以避免器件性能下降或功能丧失 注意, 超出上述绝对最大额定值可能会导致器件永久性损坏 这只是额定最值, 并不能以这些条件或者在任何其它超出本技术规范操作章节中所示规格的条件下, 推断器件能否正常工作 长期在绝对最大额定值条件下工作会影响器件的可靠性 Rev. A Page 0 of 48

AD906 引脚配置和功能描述 SCLK SDIO DGND DLDO2 DVDD DLDO SDO/SDI2/DOUT CS 2 3 4 5 6 7 8 24 FSADJ2/CAL_SNS 23 CLKVDD 22 CLDO 2 CLKP 20 CLKN 9 CLKGND 8 RFIO 7 FSADJ4 RST IOUTP4 IOUTN4 AVDD2 IOUTN3 IOUTP3 AGND FSADJ3 9 0 2 3 4 5 6 32 3 30 29 28 27 26 25 TRIGGR IOUTP2 IOUTN2 AVDD IOUTN IOUTP AGND FSADJ AD906 TOP VIW (Not to Scale) NOTS. TH XPOSD PAD MUST B CONNCTD TO DGND. 图 2. 引脚配置 2-002 表. 引脚功能描述 引脚编号引脚名称 描述 SCLK SPI 时钟输入 2 SDIO SPI 数据输入 / 输出 SPI 端口的主要双向数据线 3 DGND 数字地 4 DLDO2.8 V 内部数字 LDO 输出 当内部数字 LDO 使能时, 应通过 0. μf 电容旁路此引脚 5 DVDD 3.3 V 外部数字电源 DVDD 定义 AD906 数字接口 (SPI 接口 ) 的电平 6 DLDO.8 V 内部数字 LDO2 输出 当内部数字 LDO2 使能时, 应通过 0. μf 电容旁路此引脚 7 SDO/SDI2/DOUT 数字 I/O 引脚 4 线 SPI 模式下, 此引脚用于从 SPI 输出数据 8 AACS 9 AARST 0 IOUTP4 IOUTN4 2 AVDD2 3 IOUTN3 4 IOUTP3 5 AGND 6 FSADJ3 7 FSADJ4 8 RFIO 9 CLKGND 20 CLKN 2 CLKP 22 CLDO 23 CLKVDD 24 FSADJ2/CAL_SNS 25 FSADJ 26 AGND 27 IOUTP 双 SPI 模式下, 此引脚是 SPI 端口的第二数据输入线 (SDI2), 用于写入 SRAM 数据输出模式下, 此引脚是可编程脉冲输出 SPI 端口片选, 低电平有效 低电平有效复位引脚 将寄存器复位至默认值 DAC4 输出电流, 正极 DAC4 输出电流, 负极 DAC3 和 DAC4 的.8 V 至 3.3 V 电源输入 DAC3 输出电流, 负极 DAC3 输出电流, 正极 模拟地 DAC3 的外部满量程电流输出调整 DAC4 的外部满量程电流输出调整 DAC 基准电压输入 / 输出 时钟地 时钟输入, 负极 时钟输入, 正极 时钟电源输出 ( 使用内部稳压器 ), 时钟电源输入 ( 旁路内部稳压器 ) 时钟电源输入引脚 DAC2 的外部满量程电流输出调整, 或用于 I OUTFS 自动校准的检测输入 DAC 的外部满量程电流输出调整, 或用于 I OUTFS 自动校准的满量程电流输出调整基准 模拟地 DAC 输出电流, 正极 Rev. A Page of 48

AD906 引脚编号 引脚名称 描述 28 IOUTN DAC 输出电流, 负极 29 AVDD DAC 和 DAC2 的.8 V 至 3.3 V 电源输入 30 IOUTN2 DAC2 输出电流, 负极 3 IOUTP2 DAC2 输出电流, 正极 32 AATRIGGR 模式触发器输入 PAD 裸露焊盘 裸露焊盘必须连接到 DGND Rev. A Page 2 of 48

AD906 典型性能参数 AVDD = 3.3 V,DVDD = 3.3 V,CLKVDD = 3.3 V, 内部 CLDO DLDO 和 DLDO2 50 50 55 55 60 65 SFDR 60 65 8mA LVL (dbc) 70 75 80 85 90 THIRD (dbc) SCOND (dbc) SFDR (dbc) 70 75 80 85 90 4mA 2mA 95 95 00 0 0 20 30 40 50 60 70 F OUT (MHz) 图 3. SFDR 二次和三次谐波 (I OUTFS = 8 ma) 与 F OUT 的关系 2-003 00 0 0 20 30 40 50 60 70 F OUT (MHz) 图 6. 三种 I OUTFS 下的 SFDR 与 F OUT 的关系 2-006 50 55 60 65 50 55 60 65 LVL (dbc) 70 75 80 SFDR SFDR (dbc) 70 75 80 40 C 85 90 95 THIRD (dbc) SCOND (dbc) 85 90 95 +25 C +85 C 00 0 0 20 30 40 50 60 70 F OUT (MHz) 图 4. SFDR 二次和三次谐波 (I OUTFS = 4 ma) 与 F OUT 的关系 2-004 00 0 0 20 30 40 50 60 70 F OUT (MHz) 图 7. 三种温度下的 SFDR 与 F OUT 的关系 2-007 50 50 55 55 60 60 00MHz 80MHz LVL (dbc) 65 70 75 80 SFDR SCOND (dbc) SFDR (dbc) 65 70 75 80 50MHz 85 85 90 95 THIRD (dbc) 90 95 00 0 0 20 30 40 50 60 70 F OUT (MHz) 图 5. SFDR 二次和三次谐波 (I OUTFS = 2 ma) 与 F OUT 的关系 2-005 00 0 0 20 30 40 50 60 70 F OUT (MHz) 图 8. 三种 F DAC 下的 SFDR 与 F OUT 的关系 2-008 Rev. A Page 3 of 48

AD906 RF 5dBm ATTN 8dB MKR3 4.73MHz 90.03dBm 60 65 70 DAC4 75 IMD (dbc) 80 85 DAC2 DAC3 90 DAC 2 3 95 START 0Hz VBW 5.6kHz STOP 80MHz SWP 3.076s (60PTS) MARKR TRAC TYP X-AXIS AMPLITUD () FRQ 3.87MHz.3dBm 2 () FRQ 27.87MHz 88.70dBm 3 () FRQ 4.73MHz 90.03dBm 60 图 9. 输出频谱,F OUT = 3.87 MHz 2-009 00 0 0 20 30 40 50 60 70 80 F OUT (MHz) 30 图 2. 所有四个 DAC 的 IMD 与 F OUT 的关系 2-02 65 70 00MHz 80MHz 35 40 IMD (dbc) 75 80 85 50MHz NSD (dbm/hz) 45 50 55 8mA 90 95 60 65 4mA 2mA 00 0 0 20 30 40 50 60 70 80 F OUT (MHz) 60 图 0. 三个 F DAC 值下的 IMD 与 F OUT 的关系 2-00 70 0 0 20 30 40 50 60 70 80 90 F OUT (MHz) 30 图 3. 三个 I OUTFS 值下的 NSD 与 F OUT 的关系 2-03 65 70 8mA 35 40 IMD (dbc) 75 80 85 2mA 4mA NSD (dbm/hz) 45 50 55 40 C 90 60 +25 C 95 00 0 0 20 30 40 50 60 70 80 F OUT (MHz) 图. 三个 I OUTFS 值下的 IMD 与 F OUT 的关系 2-0 65 +85 C 70 0 0 20 30 40 50 60 70 80 90 F OUT (MHz) 图 4. 三种温度下的 NSD 与 F OUT 的关系 2-04 Rev. A Page 4 of 48

AD906 0.4 0.3 80 00 F S = 75MHz, 0MHz F S = 75MHz, 0.9375MHz F S = 75MHz, 20MHz DNL (LSB) 0.2 0. 0 0. PHAS NOIS (dbc/hz) 20 40 0.2 0.3 2mA 4mA 8mA 0 500 000 500 2000 2500 3000 3500 4000 4500 COD 2-05 60 80 00 k 0k 00k M 0M OFFST (Hz) 2-07 图 5. 三个 I OUTFS 值下的 DNL 图 7. 相位噪声 0.5 0.4 0.3 0.2 INL (LSB) 0. 0 0. 0.2 0.3 2mA 4mA 8mA 0 500 000 500 2000 2500 3000 3500 4000 4500 COD 2-06 图 6. 三个 I OUTFS 值下的 INL Rev. A Page 5 of 48

AD906 AVDD =.8 V, DVDD = DLDO = DLDO2 =.8 V, CLKVDD = CLDO =.8 V. 50 50 55 55 60 60 LVL (dbc) 65 70 75 80 85 SFDR THIRD (dbc) SCOND (dbc) SFDR (dbc) 65 70 75 80 85 +25 C +85 C 40 C 90 90 95 95 00 0 0 20 30 40 50 60 70 F OUT (MHz) 50 55 图 8. SFDR 二次和三次谐波 (I OUTFS = 4 ma) 与 F OUT 的关系 2-08 00 0 0 20 30 40 50 60 70 F OUT (MHz) 50 55 图 2. 三种温度下的 SFDR 与 F OUT 的关系 2-022 LVL (dbc) 60 65 70 75 80 85 90 SFDR THIRD (dbc) SCOND (dbc) SFDR (dbc) 60 65 70 75 80 85 90 50MHz 80MHz 80MHz 95 95 00 0 0 20 30 40 50 60 70 F OUT (MHz) 图 9. SFDR 二次和三次谐波 (I OUTFS = 2 ma) 与 F OUT 的关系 2-09 00 0 0 20 30 40 50 60 70 F OUT (MHz) 图 22. 三种 F DAC 下的 SFDR 与 F OUT 的关系 2-023 50 RF 5dBm ATTN 8dB MKR3 4.73MHz 88.255dBm 55 60 SFDR (dbc) 65 70 75 80 85 2mA 4mA 90 95 00 0 0 20 30 40 50 60 70 F OUT (MHz) 图 20. 两种 I OUTFS 下的 SFDR 与 F OUT 的关系 2-02 2 3 START 0Hz VBW 5.6kHz STOP 80MHz SWP 3.076s (60PTS) MARKR TRAC TYP X-AXIS AMPLITUD () FRQ 3.87MHz.3dBm 2 () FRQ 27.87MHz 89.05dBm 3 () FRQ 4.73MHz 88.25dBm 图 23. 输出频谱,F OUT = 3.87 MHz 2-024 Rev. A Page 6 of 48

AD906 60 30 65 70 00MHz 35 40 IMD (dbc) 75 80 85 50MHz 80MHz NSD (dbm/hz) 45 50 55 4mA 90 60 95 65 2mA 00 0 0 20 30 40 50 60 70 80 F OUT (MHz) 图 24. 三个 F OUT 值下的 IMD 与 F OUT 的关系 2-025 70 0 0 20 30 40 50 60 70 80 90 F OUT (MHz) 图 27. 两个 I OUTFS 值下的 NSD 与 F OUT 的关系 2-028 60 65 30 35 70 4mA 40 IMD (dbc) 75 80 85 2mA NSD (dbm/hz) 45 50 55 +25 C +85 C 90 60 95 00 0 0 20 30 40 50 60 70 80 F OUT (MHz) 图 25. 两个 I OUTFS 值下的 IMD 与 F OUT 的关系 2-026 65 40 C 70 0 0 20 30 40 50 60 70 80 90 F OUT (MHz) 图 28. 三种温度下的 NSD 与 F OUT 的关系 2-029 60 65 DAC4 0.5 0.4 2mA 4mA 70 DAC3 0.3 IMD (dbc) 75 80 85 DAC2 DNL (LSB) 0.2 0. 90 DAC 0 95 0. 00 0 0 20 30 40 50 60 70 80 F OUT (MHz) 图 26. 所有四个 DAC 的 IMD 与 F OUT 的关系 2-027 0.2 0 500 000 500 2000 2500 3000 3500 4000 4500 COD 图 29. 三个 I OUTFS 值下的 DNL 2-030 Rev. A Page 7 of 48

AD906 0.5 0.4 0.3 0.2 INL (LSB) 0. 0 0. 0.2 0.3 2mA 4mA 0 500 000 500 2000 2500 3000 3500 4000 4500 COD 2-03 图 30. 两个 I OUTFS 值下的 INL Rev. A Page 8 of 48

AD906 术语 线性误差 ( 积分非线性或 INL) INL 指实际模拟输出与理想输出的最大偏差, 理想输出由从零电平到满量程所画的直线确定 差分非线性 (DNL) DNL 用于衡量数字输入代码改变 LSB 时模拟值 ( 用满量程归一化 ) 的变化 单调性如果一个数模转换器 (DAC) 的输出随着数字输入的增加而增加, 或者保持不变, 则认为该 DAC 是单调的 失调误差失调误差指输出电流与理想 0 值的偏差 对于 IOUTPx, 当所有输入均置 0 时, 预期输出为 0 ma 对于 IOUTNz, 当所有输入均置 时, 预期输出为 0 ma 增益误差增益误差指实际输出范围与理想输出范围的差异 所有输入均置 时的输出减去所有输入均置 0 时的输出便得到实际范围 理想增益利用实测 VRF 计算 因此, 增益误差不包括基准源的影响 输出顺从电压输出顺从电压范围指电流输出 DAC 输出端的容许电压范围 超出最大限值工作可能会引起输出级饱和或击穿, 导致非线性性能 温度漂移温度漂移衡量环境温度 (25 C) 值与 T MIN 或 T MAX 值之间的最大变化范围 失调和增益漂移用每摄氏度 ( C) 满量程范围 (FSR) 的 ppm 表示 基准电压漂移用每摄氏度 ppm 表示 (ppm/ C) 电源抑制电源抑制衡量电源从最小额定电压变为最大额定电压时, 满量程输出的最大变化 建立时间建立时间指输出达到并保持在以最终值为中心的规定误差范围内所需的时间, 从输出跃迁开始时测量 毛刺脉冲 DAC 的非对称开关时间会产生不良输出瞬变, 该瞬变用毛刺脉冲予以量化, 定义为毛刺的面积, 用 pv-s 表示 无杂散动态范围 (SFDR) SFDR 表示指定带宽内输出信号与峰值杂散信号的均方根幅值之差, 用分贝 (db) 表示 噪声谱密度 (NSD) 噪声谱密度是指 DAC 执行转换并产生输出信号音时, 归一化到 Hz 带宽的平均噪声功率 Rev. A Page 9 of 48

CS AD906 工作原理 SDIO SDO/SDI2/DOUT SCLK RST RFIO FSADJ2/CAL_SNS FSADJ AD906 START ADDR START DLY STOP ADDR SAWTOOTH CONSTANT RANDOM DDS SPI INTRFAC 0kΩ V R ST2 6kΩ R ST 6kΩ AGND TRIGGR DAC CLOCK DAC CLOCK DAC TO DAC2 TIMRS + STAT MACHINS ADDRSS, 2 DPRAM ADDRSS 3, 4 GAIN GAIN2 GAIN3 GAIN4 OFFST OFFST2 OFFST3 OFFST4 DAC DAC2 DAC3 DAC4 I RF 00µA BAND GAP DAC DAC2 DAC3 DAC4 IOUTP IOUTN AVDD IOUTP2 IOUTN2 IOUTP3 IOUTN3 AVDD2 IOUTP4 IOUTN4 DAC3 TO DAC4 TIMRS + STAT MACHINS PHAS PHAS2 R ST4 6kΩ START DLY START ADDR.8V LDOs STOP ADDR TUNING WORD DAC CLOCK DDS DDS DDS2 DDS3 DDS4.8V LDO CLOCK DIST R ST3 6kΩ PHAS3 PHAS4 DVDD DLDO DLDO2 DGND CLKVDD CLDO CLKGND CLKP CLKN FSADJ3 FSADJ4 图 3. AD906 功能框图图 3 为 AD906 的功能框图 AD906 有四个 2 位电流输出连接到 DVDD, 并禁用片内 LDO 这种情况下, 所有三个 DAC 电源均由外部提供 如果 CLKVDD =.8 V, 这也适用于 CLKVDD 和 CLDO 这些 DAC 使用同一基准电压源 芯片内置一个带隙基准电压源 当然, 也可以使用片外基准电压源 满量程 DAC 输 4 个 DAC 的数字信号输入由片内数字波形发生源产生 2 出电流 ( 也称为增益 ) 受电流 I RF 控制 I RF 是流经各 I RF 电阻位样本以 CLKP/CLKN 采样速率从专用数字数据路径输入的电流 每个 DAC 都有自己的 I RF 设置电阻 这些电阻可各 DAC 各 DAC 的数据路径包括增益和失调校正以及数字以在片内或片外, 由用户酌情决定 使用片内 R ST 电阻波形源选择复用器 波形源包括 :SRAM 直接数字频率时, 可以利用产品内置自动增益校准功能来提高 DAC 增益合成器 (DDS) 由 SRAM 数据调制的 DDS 输出幅度 锯齿发精度 自动校准可以采用片内基准电压源或外部 RFIO 电生器 直流常数和伪随机序列发生器 源选择复用器输出压工作 自动增益校准的程序见本部分的说明 的波形具有可编程模式特性 波形可以设置为连续式 连续脉冲式 ( 固定模式周期, 每个模式周期具有固定的起始延迟 ) AD906 有如下电源轨 :AVDD 用于模拟电路,CLKVDD/ 或有限脉冲式 ( 输出指定数量的模式周期, 然后模式停止 ) CLDO 用于时钟输入接收器,DVDD/DLDO/DLDO2 用于数字 I/O 和片内数字数据路径 AVDD DVDD 和 CLKVDD 脉冲式波形 ( 有限或连续 ) 具有编程设定的模式周期和起始的标称值可以介于.8 V 到 3.3 V DLDO DLDO2 和 CLDO 延迟 波形在各脉冲周期的全局 ( 适用于所有 4 个 DAC) 编程以.8 V 工作 如果 DVDD =.8 V, 则 DLDO 和 DLDO2 均应模式周期开始和各 DAC 的起始延迟之后提供 2-032 Rev. A Page 20 of 48

AA AA AD906 通过 SPI 端口将数据载入 SRAM, 以及对器件内部的所有控制寄存器进行编程 SPI 端口 AD906 提供一个灵活的同步串行通信 (SPI) 端口, 可以很方便地与 ASIC FPGA 工业标准微控制器接口 此接口可进行读 / 写操作, 访问所有 AD906 配置寄存器和片内 SRAM 其数据速率可以达到表 3 和表 4 显示的 SCLK 时钟速度 SPI 接口用作标准同步串行通信端口 CS 是低电平有效片选信号 当 CS 变为有效时,SPI 地址和数据传输即开始 SPI 主器件通过 SDIO 提供的第一位是读写指示位 ( 高电平表示读操作, 低电平表示写操作 ) 如果 CS 在第一个数据字之后仍然保持低电平, 后续 5 位就是初始寄存器地址, 允许写入或读取一组连续地址 当此命令字节的第一位是逻辑低电平 (R/W 位 = 0) 时,SPI 命令为写操作 这种情况下,SDIO 仍为输入 ( 参见图 32) COMMAND CYCL DATA TRANSFR CYCL CS SCLK SDIO R/W A4 A3 A2 A A0 D5 N D4 N D3 N D3 N D2 N D N D0 N 2-033 图 32. 串行寄存器接口时序 (MSB 优先写操作,3 线 SPI) 当此命令字节的第一位是逻辑高电平 (R/W 位 = ) 时,SPI 命 令为读操作 这种情况下, 数据从 SPI 端口输出, 如图 33 和 图 34 所示 CS 引脚变为高电平后,SPI 通信结束 COMMAND CYCL DATA TRANSFR CYCL CS 表 2. 命令字 MSB LSB DB5 DB4 DB3 DB2 DB2 DB DB0 A4 A3 A2 A2 A A0 SCLK SDIO R/W A4 A3 A2 A A0 D5 N D4 N D3 N D3 0 D2 0 D 0 D0 0 图 33. 串行寄存器接口时序 (MSB 优先读操作,3 线 SPI) 2-034 CS WRIT RAD SCLK SDIO R/W A4 A3 A2 A A0 D 5 D D 0 R/W A4 A3 A2 A A0 SDO/ SDI2/ DOUT D5 N D0 N D5 N D0 N D5 N 2 D 0 D0 0 2-035 图 34. 串行寄存器接口时序 (MSB 优先读操作,4 线 SPI) Rev. A Page 2 of 48

AD906 写入片内 SRAM AD906 内置一个 4096 2 SRAM SRAM 地址空间是 AD906 SPI 地址映射的 0x6000 至 0x6FFF 双 SPI 写入 SRAM 利用图 35 所示的 SPI 访问模式, 写入数据到整个 SRAM 的时间可以减半 SDO/SDI2/DOUT 线变成第二串行数据输入线, 使得片内 SRAM 的更新速率可以加倍 这种模式下, SDO/SDI2/DOUT 是只读线 写入整个 SRAM 所需的时间为 (2 + 2 4096) 8/(2 F SCLK ) 秒 CS SCLK SDIO SDO/ SDI2/ DOUT R/W R/W = 0 ALWAYS ST WAVFORM ADDRSS TO B RAD/WRITTN A4 A3 A2 A A0 D5 N WAVFORM PATTRN ADDRSS = N A4 A3 A2 A A0 D5 M WAVFORM PATTRN ADDRSS2 = M WAVFORM DATA TO B WRITTN D0 N D5 N D0 N D5 N 2 WAVFORM PATTRN DATA D0 M D5 M 图 35. 双 SPI 写入 SRAM D0 M D5 M 2 WAVFORM PATTRN DATA D 0 D0 0 D N + D0 N + 配置寄存器更新程序大部分 SPI 可访问寄存器是双缓冲型 在模式产生期间, 一个有效寄存器集控制 AD906 的操作 一组阴影寄存器存储更新的寄存器值 寄存器更新可以随时写入 ; 配置更新完成时, 用户写入 到 RAMUPDAT 寄存器的 UPDAT 位 UPDAT 位指示该寄存器集准备好将阴影寄存器内容传输到有效寄存器 AD906 在下次模式发生器关闭时自动执行此传输 该程序不适用于 4K 2 SRAM SRAM 更新程序参见 SRAM 部分 DAC 传递函数 AD906 DAC 提供 4 路差分电流输出 :IOUTP/IOUTN IOUTP2/ IOUTN2 IOUTP3/IOUTN3 和 IOUTP4/ IOUTN4 DAC 输出电流通过下式计算 : IOUTPx= IOUTFSx xdac INPUT COD/2 2 () IOUTNx = IOUTFSx ((2 2 ) xdac INPUT COD)/2 2 其中 : xdac INPUT COD = 0 至 2 2 I OUTFSx = 各 DAC 独立设置的满量程电流或 DAC 增益 2-036 (2) IOUTFSx = 32 IIRFx (3) 其中 : IRFx = VRFIO/xRST (4) I RFx 是流经各 I RFx 电阻的电流 每个 DAC 都有自己的 I RF 设置电阻 I RF 电阻可以在片内或片外, 由用户酌情决定 使用片内 xr ST 电阻时, 可以利用产品内置自动增益校准功能来提高 DAC 增益精度 模拟电流输出 DAC 输出以差分方式连接到放大器或变压器时, 可实现最佳线性度和噪声性能 这种配置可抑制 DAC 输出端的共模信号 要达到表 和表 2 给出的性能标准, 必须遵守这些表格中列出的输出顺从电压要求 设置 I OUTFSx DAC 增益如公式 3 和公式 4 所示,DAC 增益 (I OUTFSx ) 是各 DAC 的 RFIO 端基准电压和 xr ST 的函数 基准电压源 AD906 内置一个标称值.0 V 带隙基准电压源 既可以使用该内部基准电压源, 也可以用更精确的片外基准电压源取而代之 外部基准电压源可以提供比片内带隙基准电压源更严格的基准电压误差和 / 或更低的温漂 默认情况下, 片内基准电压源上电且可用 使用片内基准电压源时,RFIO 端需要利用 0. μf 电容去耦到 AGND, 如图 36 所示 0.µF AVSS RFIO FSADJx xr ST V BG.0V I RFx AD906 + CURRNT SCALING x32 DACx I OUTFSx 图 36. 片内基准电压源和外部 xr ST 电阻 表 3 总结了基准电压源连接和编程 表 3. 基准电压源操作 基准模式 RFIO 引脚 内部 连接 0. µf 电容 外部 连接片外基准电压源 2-037 Rev. A Page 22 of 48

AD906 内部 V RFIO 编程内部 RFIO 电平可编程 使用内部基准电压源时, 寄存器 0x03 的低 6 位 BGDR 域用于调整 V RFIO 电平, 将 RFIO 上的标称带隙电压增加或减少 20% FSADJx 电阻上的电压会跟踪此变化 因此,I RFx 也会产生同样的变化 图 37 显示 V RFIO 与 BGDR 码之间的关系, 片内基准电压源的默认电压 (BGDR = 0x00) 为.04 V V RFIO (V).30.25.20.5.0.05.00 0.95 0.90 0.85 0.80 0 8 6 24 32 40 48 56 COD 图 37. V RF 电压典型值与 BGDR 的关系 xr ST 电阻公式 4 中各 DAC 的 xr ST 既可以是内部电阻, 也可以是用户选择的板级电阻, 连接到适当的 FSADJx 引脚 为使用片内 xr ST 电阻, 分别对应于 DAC DAC2 DAC3 和 DAC4 的寄存器 0x0C 0x0B 0x0A 和 0x09 的第 5 位应设置为逻辑 寄存器 0x0C 0x0B 0x0A 和 0x09 的位 [4:0] 分别用于手动设置 DAC DAC2 DAC3 和 DAC4 的片内 xr ST I OUTFSX 自动校准许多应用要求严格的 DAC 增益控制 AD906 提供一个 I OUTFSx 自动校准程序, 它只能与片内 xr ST 电阻一起使用 基准电压 V RFIO 可以是片内或片外基准电压 自动校准程序对各内部 xr ST 值和各电流 I RFx 进行精密调整 使用自动校准时, 需要下列板级连接 :. 将 FSADJ 和 FSADJ2/CAL_SNS 连接在一起 2. FSADJ2/ CAL_SNS 与地之间应安装一个电阻 此电阻的值应为 R CAL_SNS = 32 V RFIO /I OUTFS, 其中 I OUTFS 是所有四个 DAC 的目标满量程电流 自动校准使用内部时钟 此校准时钟等于 DAC 时钟除以寄存器 0x0D 的 CAL_CLK_DIV 位所选择的分频系数 每个校准 2-038 周期介于 4 到 52 个 DAC 时钟周期之间, 具体取决于 CAL_CLK_DIV[2:0] 的值 校准时钟的频率应小于 500 khz 要执行自动校准, 请遵循以下步骤 :. 将寄存器 0x08[7:0] 和 0x0D[5:4] 中的校准范围设置为最小值, 以便获得最佳校准 2. 使能寄存器 0x0D 中的校准时钟位 CAL_CLK_N 3. 设置寄存器 0x0D 中的校准时钟分频比位 CAL_CLK_DIV [2:0] 默认值为 52 4. 将寄存器 0x0D 的 CAL_MOD_N 位设置为逻辑 5. 将寄存器 0x000 的 START_CAL 位设置为逻辑 随即开始校准比较器 xrst 和增益 6. 器件校准时, 寄存器 0x000D 中的 CAL_MOD 标志位变为逻辑 校准完成时, 寄存器 0x0 中的 CAL_FIN 标志位变为逻辑 7. 将寄存器 0x0 的 START_CAL 位设置为逻辑 0 8. 校准完成后, 验证寄存器 0x0D 中的上溢和下溢标志位未置 ( 位 [4:8]) 如果有标志位置, 应将相应的校准范围更改为下一个较大的范围, 并从步骤 5 重新开始 9. 如果无标志位置, 则分别读取 DACxRST[2:8] 和 DACxGAIN[4:8] 寄存器中的 DACx_RST_CAL 和 DACx_AGAIN_CAL 值, 并将其写入对应的 DACxRST 和 DACxAGAIN 寄存器 0. 将寄存器 0x0D 的 CAL_MOD_N 位和校准时钟位 CAL_CLK_N 复位至逻辑 0, 禁用校准时钟. 将寄存器 0x0D 的 CAL_MOD_N 位设置为逻辑 0 这将把 RST 和增益控制复用器设置为指向常规寄存器 2. 禁用寄存器 0x0D 中的校准时钟位 CAL_CLK_N 要复位校准, 可发送脉冲使寄存器 0x0D 的 CAL_RST 位先变为逻辑 再变为逻辑 0, 发送脉冲至 RST 引脚, 或发送脉冲至 SPICONFIG 寄存器的 RST 位 时钟输入为实现最佳 DAC 性能,AD906 时钟输入信号对 (CLKP/ CLKN) 应是极低抖动 快速上升时间的差分信号 时钟接收器产生自己的共模电压, 要求这两个输入交流耦合 图 38 显示了能够很好地与 AD906 协作的多种 ADI LVDS 时钟驱动器的建议接口 使用一个 00 Ω 终端电阻和两个 0. μf 耦合电容 图 40 显示了与 ADI 差分 PCL 驱动器的接口 图 4 显示了使用巴伦驱动 CLKP/CLKN 的单端转差分转换器, 这是为 AD906 提供时钟的首选方法 Rev. A Page 23 of 48

AD906 CLK+ CLK CLK+ 0.µF CLK 0.µF 50Ω* 50Ω* LVDS DRIVR CLK *50Ω RSISTORS AR OPTIONAL. 50Ω 0.µF 0.µF CLK CLK AD950/AD95/ AD952/AD953/ AD954/AD955/ AD956/AD958 图 38. 差分 LVDS 时钟输入 CMOS DRIVR 0.µF 00Ω AD950/AD95/ AD952/AD953/ AD954/AD955/ AD956/AD958 0.µF 0.µF OPTIONAL 00Ω 39kΩ CLKP AD906 CLKN 在模拟输出信号频率较低的应用中,AD906 时钟输入可以利用单端 CMOS 信号驱动 图 39 显示了这种接口 CLKP 引脚直接由 CMOS 门电路驱动,CLKN 引脚则通过与 39 kω 电阻并联的 0. μf 电容旁路至地 可选电阻为串联端接电阻 图 39. 单端.8 V CMOS 采样时钟 CLKP AD906 CLKN 2-040 2-039 产生信号模式在可编程模式发生器的控制下,AD906 可以产生三类信号模式 连续波形 无限重复的周期性脉冲串波形 重复有限次数的周期性脉冲串波形 RUN 位将 PAT_STATUS 寄存器的 RUN 位置,AD906 即准备产生模式 此位清 0 将关断模式发生器, 如图 45 所示 触发引脚触发引脚上的下降沿启动模式产生 如果 RUN 置, 则触发脉冲的下降沿启动模式产生 如图 43 所示, 在触发引脚下降沿之后的若干 CLKP/CLKN 时钟周期, 模式发生器进入 模式开启 状态 此延迟通过 PATTRN_DLAY 位域设置 触发引脚的上升沿请求终止模式产生 ( 见图 44) PATTRN 位 ( 只读 ) 当 PAT_STATUS 寄存器的只读位 PATTRN 置 时, 表示模式发生器处于 模式开启 状态 0 表示模式发生器处于 模式关闭 状态 0.µF CLK+ 0.µF CLK 50Ω* 50Ω* CLK PCL DRIVR CLK AD950/AD95/ AD952/AD953/ AD954/AD955/ AD956/AD958 240Ω 240Ω 0.µF 00Ω 0.µF CLKP AD906 CLKN *50Ω RSISTORS AR OPTIONAL. 图 40. 差分 PCL 采样时钟 2-04 CLK+ 50Ω Mini-Circuits ADT-WT, :Z 0.µF 0.µF XFMR 0.µF SCHOTTKY DIODS: HSM282 CLKP AD906 CLKN 2-042 图 4. 变压器耦合时钟 DAC 输出时钟沿通过配置 CLOCKCONFIG 寄存器的 DACx_INV_CLK 位, 可以独立配置各 DAC 在 CLKP/CLKN 时钟输入的上升沿或下降沿输出样本 此功能将 DAC 输出时序分辨率设置为 / (2 F CLKP/CLKN ) Rev. A Page 24 of 48

AD906 模式类型 在模式发生器的模式开启状态期间, 某些或所有 DACx 输出连续波形 连续波形忽略模式周期 无限重复的周期性脉冲串是在各模式周期期间输出的一次性波形 只要模式发生器处于模式开启状态, 模式周期就会一个接一个出现 重复有限次数的周期性脉冲串与无限重复的脉冲串大致相同, 区别在于波形是在有限数量的连续模式周期中输出 设置波形起始延迟基数波形起始延迟基数通过 PAT_TIMBAS 寄存器的 START_DLAY_BAS 域设置 各 DACx 都有一个 START_DLYx 寄存器, 如 DACX 输入数据路径部分所述 起始延迟基数决定每个 START_DLAYx LSB 有多少 CLKP/ CLKN 时钟周期 RUN BIT t DLY = PATTRN_DLAY VALU + t SU TRIGGR TRIGGR PATTRN STARTS PATTRN XCUTD PATTRN_PRIOD PATTRN XCUTD PATTRN XCUTD CLKP/ CLKN START_DLY DAC DATA @ START_ADDR. DATA @ STOP_ADDR. PATTRN GNRATOR STAT PATTRN GNRTAOR OFF PATTRN GNRTAOR ON 图 43. 触发驱动的模式开始和模式延迟 2-044 START_DLY2 t SU DAC2 START_DLY3 DATA @ START_ADDR.2 DATA @ STOP_ADDR.2 TRIGGR DAC3 CLKP/ CLKN START_DLY4 DAC4 DATA @ START_ADDR.3 DATA @ START_ADDR.4 DATA @ STOP_ADDR.3 DATA @ STOP_ADDR.4 2-043 PATTRN GNRATOR STAT PATTRN ON PATTRN OFF PATTRN STOPS 2-045 图 42. 所有 DACx 的周期性脉冲串输出 图 44. 触发上升沿驱动的模式停止 模式发生器编程图 44 显示各 DACx 输出端观察到的周期性脉冲串波形 四个波形在各模式周期中产生 各 DACx 都有自己的起始延迟 (START_DLYx), 即指各模式周期的开始与波形的开始之间的延迟时间 四个 DACx 波形是同一数字信号, 存储在 SRAM 中, 并乘以 DACx 数字增益系数 SRAM 数据利用各 DACx 地址计数器同步读取 设置模式周期使用两个寄存器位域来设置模式周期 PAT_TIMBAS 寄存器的 PAT_PRIOD_BAS 域设置每个 PATTRN_PRIOD LSB 的 CLKP/N 时钟数 PATTRN_PRIOD 通过 PAT_PRIOD 寄存器设置 最长模式周期为 65535 6/F CLKP/CLKN RUN BIT CLKP/ CLKN PATTRN GNRATOR STAT PATTRN ON 图 45. RUN 位驱动的模式停止 PATTRN OFF PATTRN STOPS DACx 输入数据路径四个 DACx 各自都有数字数据路径 DACx 数据路径的时序由模式发生器控制 各 DACx 数据路径包括波形选择器 波形重复控制器 RAM 输出和 DDS 输出乘法器 (RAM 输出可以对 DDS 输出进行幅度调制 ) DDSx 周期计数器 DACx 数字增益乘法器和 DACx 数字偏移加法器 2-046 Rev. A Page 25 of 48

AD906 DACx 数字增益乘法器样本在前往各 DACx 的路上, 会乘以一个范围为 ±2.0 的 2 位增益系数 这些增益值通过 DACx_DGAIN 寄存器设置 DACx 数字偏移加法器 DACx 输入样本还会与一个 2 位直流偏移值相加 该直流偏移值通过 DACxDOF 寄存器设置 DACx 波形选择器波形选择器输入包括 : DACx 锯齿发生器输出 DACx 伪随机序列发生器输出 DACx 直流常数发生器输出 DACx 脉冲式相移 DDS 正弦波输出 RAM 输出 DACx 脉冲式相移 DDS 正弦波输出幅度, 由 RAM 输出调制各 DACx 的波形选择通过设置 WAVx_yCONFIG 寄存器实现 模式发生器控制 DOUT 图 46 显示模式发生器控制的 DOUT 脉冲的上升沿 图 47 显示下降沿 模式发生器控制 DOUT 通过设置 DOUT_MOD = 来设置 然后, 通过 DOUT_START_DLY 寄存器设置起始延迟, 并通过 DOUT_CONFIG 寄存器的 DOUT_STOP 域设置停止延迟 在输入触发引脚的信号下降沿之后的 DOUT_START[5:0] 个 CLKP/CLKN 周期后,DOUT 变为高电平 只要模式一直产生,DOUT 就会保持高电平 在导致模式产生停止的时钟沿之后的 DOUT_STOP[3:0] 个 CLKP/CLKN 周期后, DOUT 变为低电平 TRIGGR DOUT DLAY= DOUT_START[5:0] CLKP/CLKN CYCLS t SU DACx 模式周期重复控制器 PAT_TYP 寄存器的 PATTRN_RPT 位控制模式输出是自动重复 ( 无限周期性脉冲串重复 ), 还是连续重复一定的次 CLKP/ CLKN DOUT 2-047 数 ( 由 DACx_RPAT_CYCL 域指定 ) 后者是重复有限次数的周期性脉冲串 DACx DDS 周期数 图 46. DOUT 启动序列 PATTRN STOPS 各 DACx 输入数据路径用正弦波周期数确定同一 DDS 输出正弦波的脉冲宽度 该周期数通过 DDS_CYCx 寄存器设置 PATTRN GNRATOR STAT PATTRN ON PATTRN OFF DACx DDS 相移各 DACx 输入数据路径可以使同一 DDS 的输出发生相移 该相移通过 DDSx_PHAS 域设置 DOUT 功能在 AD906 DAC 驱动高压放大器 ( 例如超声传感器阵列元件驱动器信号链 ) 的应用中, 可能需要在相对于 AD906 DAC 输出波形的精确时间点开启和关闭各放大器 SDO/SDI2/ DOUT 引脚可用来实现此功能 一个放大器开关选通信号可用于所有四个 DAC SPI 接口需要配置为 3 线模式 ( 见图 32 和图 33), 这可通过设置 SPICONFIG 寄存器的 SPI3WIR 或 SPI3WIRM 位来实现 当 SPICONFIG 寄存器的 SPI_DRV 或 SPI_DRVM 设为逻辑 时,SDO/SDI2/DOUT 引脚提供 DOUT 功能 手动控制 DOUT 如果 DOUT_CONFIG 寄存器的 DOUT_MOD = 0, 就可以使用该寄存器的 DOUT_VAL 位开启或关闭 DOUT CLKP/CLKN DOUT DOUT DLAY = DOUT_STOP[3:0] CLKP/CLKN CYCLS 图 47. DOUT 停止序列 直接数字频率合成器 (DDS) 直接数字频率合成器产生一个正弦波, 它可通过任意 DACx 输出 DDS 是一个全局共享的信号源, 它以其调谐字输入决定的频率产生正弦波 该调谐字为 24 位宽 DDS 调谐分辨率为 F CLKP/CLKN /2 24 DDS 输出频率为 DDS_TW F CLKP/CLKN /2 24 DDS 调谐字可通过两种方法设置 对于固定频率, DDSTW_MSB 和 DDSTW_LSB 设置为常数 如果 DDS 的频率需要在各模式周期内改变, 则 SRAM 中存储的一系列值与选择的 DDSTW_MSB 位组合成调谐字 2-048 Rev. A Page 26 of 48

AD906 SRAM AD906 4K 2 SRAM 可以包含信号样本 幅度调制模式 DDS 调谐字列表或 DDS 输出相位偏移字列表 只要 SRAM 未积极参与模式产生 (RUN = 0), 就可以通过 SPI 端口写入和读出存储器数据 要写入 SRAM, 请按如下方式设置 PAT_STATUS 寄存器 : BUF_RAD = 0 MM_ACCSS = RUN = 0 要从 SRAM 读出数据, 请按如下方式设置 PAT_STATUS: BUF_RAD = MM_ACCSS = RUN = 0 用于 SRAM 的 SPI 端口地址空间为 0x6000 至 0x6FFF 可以利用图 32 至图 35 所示的任意 SPI 工作模式访问 SRAM 使用图 33 和图 34 所示的 SPI 工作模式, 可以在 (2 + 2 4096) 8/F SCLK 秒内写入整个 SRAM SRAM 是一个共享的信号产生资源 来自这一个 4K 2 存储器的数据可以用于为所有四个 DAC 产生信号 当 PAT_STATUS 寄存器 RUN 位 = ( 模式产生使能 ) 时, 各 DACx 数据路径都有自己的 SRAM 地址计数器 每个地址计数器都有自己的 START_ADDRx 和 STOP_ADDRx 在各模式周期, 数据在 START_DLAYx 时间之后从 RAM 读出, 同时各地址计数器递增 SRAM 由所有四个 DACx 数据路径同时读取 递增模式产生模式 SRAM 地址计数器各 SRAM 地址计数器可以设置为由 CLKP/CLKN( 默认 ) 或 DDSx MSB 上升沿递增 DDSx[:0] 是给定 DACx 的 DDS 输出样本 具体选择由 DDSx_CONFIG 寄存器的 DDS_ MSB_nx 位决定 例如, 当利用 SRAM 中的一组调谐字从 DDS 产生线性跳频 (chirp) 波形时, 可以利用 DDSx MSB 为地址计数器提供时钟 每个频率设置驻留一个 DDS 输出正弦波周期 锯齿发生器各 DACx 都有一个独立的锯齿信号发生器 通过 WAV4_3CONFIG 或 WAV2_CONFIG 寄存器的任意 PRSTOR_SLx 域选择锯齿时, 相应的锯齿发生器连接到所需的 DACx 数字数据路径 锯齿类型如图 48 所示, 通过 SAWx_yCONFIG 寄存器的 SAW_TYPx 域选择 锯齿波形每一步的样本数通过 SAW_STPx 域设置 POSITIV SAWTOOTH NGATIV SAWTOOTH TRIANGL WAV 图 48. 锯齿模式 伪随机信号发生器当 WAV4_3CONFIG 或 WAV2_CONFIG 寄存器的任意 PRSTOR_SLx 域选择 伪随机序列 时, 伪随机噪声发生器在各 DACx 输出产生一个噪声信号 伪随机噪声信号只能以连续波形形式产生 直流常数当 WAV4_3CONFIG 或 WAV2_CONFIG 寄存器的任意 PRSTOR_SLx 域选择 常数值 时, 各 DACx 输出可产生 0.0 到 I OUTFSx 之间的可编程直流电流 直流常数电流只能以连续波形形式产生 直流电流值通过写入相应 DACx_CST 寄存器的 DACx_CONST 域来设置 电源须知 AD906 电源轨要求参见表 9 AD906 包括三个片内线性稳压器 这些稳压器驱动的电源轨以.8 V 工作 这些稳压器有如下两条使用规则需要注意 : 当 CLKVDD 为 2.5 V 或更高时, 可以使用.8 V 片内 CLDO 稳压器 如果 CLKVDD =.8 V, 必须将 POWRCONFIG 寄存器的 PDN_LDO_CLK 位置 以禁用 CLDO 稳压器 CLKVDD 和 CLDO 连接在一起 当 DVDD 为 2.5 V 或更高时, 可以使用.8 V 片内 DLDO 和 DLDO2 稳压器 如果 DVVD =.8 V, 必须将 POWR- CONFIG 寄存器的 PDN_LDO_DIG 位和 PDN_LDO_DIG2 位置 以禁用 DLDO 和 DLDO2 稳压器 DVDD DLDO 和 DLDO2 连接在一起 省电功能利用 POWRCONFIG 寄存器, 用户可以在 CLKP/CLKN 输入运行且电源开启的同时, 将 AD906 置于低功耗状态 通过将 POWRCONFIG 寄存器的 DACx_SLP 位置, 可以将 DAC DAC2 DAC3 和 DAC4 置于休眠状态 通过设置 CLOCKCONFIG 寄存器的 CLK_PDN 位, 可以关闭波形发生器及 DAC 的时钟 采取这些措施将使 AD906 进入省电模式, 详见表 8 2-049 Rev. A Page 27 of 48

AD906 应用信息 信号产生示例本部分提供 AD906 波形和模式产生示例 图 49 显示各 DACx 产生的不同波形 这些波形全都存储在 4K 2 SRAM 的不同区段中 DACx 路径地址计数器同时访问 SRAM 各波形在各模式周期中重复一次 在每个模式周期中, 经过起始延迟后, 从 SRAM 读出模式 PATTRN_PRIOD START_DLY #CYCLS DAC START_DLY2 #CYCLS2 DAC2 TRIGGR #CYCLS3 PATTRN XCUTD PATTRN XCUTD PATTRN XCUTD START_DLY3 PATTRN_PRIOD DAC3 START_DLY #CYCLS4 START_DLY4 DAC START_DLY2 DAC2 START_DLY3 DATA @ START_ADDR DATA @ START_ADDR2 DATA @ STOP_ADDR DATA @ STOP_ADDR2 DAC4 图 50. 模式周期中的脉冲式正弦波图 5 显示在含起始延迟的连续模式周期中,DAC 产生脉冲式正弦波,DAC2 DAC3 和 DAC4 各产生一个锯齿波形 2-05 DAC3 ( 共有三个可用 ) START_DLY4 DAC4 DATA @ START_ADDR3 DATA @ START_ADDR4 DATA @ STOP_ADDR3 DATA @ STOP_ADDR4 图 49. 使用 SRAM 中存储的不同波形的模式 图 50 显示各 DACx 产生的脉冲式正弦波 DDS 以设定的频率产生正弦波 各 DACx 通道的起始延迟和要输出的正弦波周期数通过编程设置 2-050 PATTRN_PRIOD START_DLY #CYCLS DAC START_DLY2 DAC2 START_DLY3 DAC3 START_DLY4 DAC4 2-052 图 5. 模式周期中的脉冲式正弦波和锯齿波形 Rev. A Page 28 of 48

AD906 图 52 显示所有 DACx 输出由幅度包络调制的正弦波 正弦波由 DDS 产生, 幅度包络存储在 SRAM 中 各 DACx 输入数据路径应用不同的起始延迟和数字增益系数 PATTRN_PRIOD DAC START_DLY START_DLY2 START_DLY DAC2 DAC START_DLY3 START_DLY2 DATA @ START_ADDR DATA @ STOP_ADDR DAC3 DAC2 DATA @ START_ADDR2 START_DLY3 DATA @ STOP_ADDR2 START_DLY4 DAC4 2-054 DAC3 图 53. 具有起始延迟的波形 DATA @ START_ADDR3 DATA @ STOP_ADDR3 START_DLY4 DAC DAC4 DATA @ START_ADDR4 DATA @ STOP_ADDR4 2-053 图 53 和图 54 显示四个 DAC 产生连续波形 一个有起始延 迟, 一个没有 图 52. 由 RAM 包络调制的 DDS 输出幅度 DAC2 DAC3 DAC4 2-055 图 54. 无起始延迟的波形 Rev. A Page 29 of 48

AD906 寄存器映射 表 4. 寄存器小结 地址 ( 十六进制 ) 寄存器名称位位 7 位 6 位 5 位 4 位 3 位 2 位 位 0 复位 RW 0x00 SPICONFIG [5:8] LSBFIRST SPI3WIR 复位 DOUBLSPI SPI_DRV DOUT_N RSRVD[3:2] 0x00 [7:0] RSRVD[:0] DOUT_NM SPI_DRVM DOUBLSPIM RSTM SPI3WIRM LSBFIRSTM 0x0 POWRCONFIG [5:8] 保留 CLK_LDO_STAT DIG_LDO_STAT DIG2_LDO_STAT PDN_LDO_CLK 0x00 [7:0] PDN_LDO_DIG PDN_LDO_DIG2 RF_PDN RF_XT DAC_SLP DAC2_SLP DAC3_SLP DAC4_SLP 0x02 CLOCKCONFIG [5:8] 保留 [5:2] DIS_CLK DIS_CLK2 DIS_CLK3 DIS_CLK4 0x00 [7:0] DIS_DCLK CLK_SLP CLK_PDN PS DAC_INV_CLK DAC2_INV_CLK DAC3_INV_CLK DAC4_INV_CLK 0x03 RFADJ [5:8] 保留 [9:2] 0x00 [7:0] 保留 [:0] BGDR 0x04 DAC4AGAIN [5:8] 保留 DAC4_GAIN_CAL 0x00 [7:0] 保留 DAC4_GAIN 0x05 DAC3AGAIN [5:8] 保留 DAC3_GAIN_CAL 0x00 [7:0] 保留 DAC3_GAIN 0x06 DAC2AGAIN [5:8] 保留 DAC2_GAIN_CAL 0x00 [7:0] 保留 DAC2_GAIN 0x07 DACAGAIN [5:8] 保留 DAC_GAIN_CAL 0x00 [7:0] 保留 DAC_GAIN 0x08 DACxRANG [5:8] 保留 0x00 [7:0] DAC4_GAIN_RNG DAC3_GAIN_RNG DAC2_GAIN_RNG DAC_GAIN_RNG 0x09 DAC4RST [5:8] DAC4_RST_N 保留 DAC4_RST_CAL 0x 000A [7:0] 保留 DAC4_RST 0x0A DAC3RST [5:8] DAC3_RST_N 保留 DAC3_RST_CAL 0x [7:0] 保留 DAC3_RST 000A 0x0B DAC2RST [5:8] DAC2_RST_N 保留 DAC2_RST_CAL 0x 000A [7:0] 保留 DAC2_RST 0x0C DACRST [5:8] DAC_RST_N 保留 DAC_RST_CAL 0x [7:0] 保留 DAC_RST 000A 0x0D CALCONFIG [5:8] 保留 COMP_OFFST _OF COMP_OFFST _UF RST_CAL_OF RST_CAL_UF GAIN_CAL_OF GAIN_CAL_UF CAL_RST 0x00 [7:0] CAL_MOD CAL_MOD_N COMP_CAL_RNG CAL_CLK_N CAL_CLK_DIV 0x0 COMPOFFST [5:8] 保留 COMP_OFFST_CAL 0x00 [7:0] 保留 CAL_FIN START_CAL 0xD RAMUPDAT [5:8] 保留 [4:7] 0x00 [7:0] 保留 [6:0] RAMUPDAT 0x PAT_STATUS [5:8] 保留 [2:5] 0x00 [7:0] 保留 [3:0] BUF_RAD MM_ACCSS PATTRN RUN 0xF PAT_TYP [5:8] 保留 [4:7] 0x00 [7:0] 保留 [6:0] PATTRN_RPT 0x20 PATTRN_DLY [5:8] PATTRN_DLAY[5:8] 0x 000 [7:0] PATTRN_DLAY[7:0] 0x22 DAC4DOF [5:8] DAC4_DIG_OFFST[:4] 0x00 [7:0] DAC4_DIG_OFFST[3:0] 保留 0x23 DAC3DOF [5:8] DAC3_DIG_OFFST[:4] 0x00 [7:0] DAC3_DIG_OFFST[3:0] 保留 0x24 DAC2DOF [5:8] DAC2_DIG_OFFST[:4] 0x00 [7:0] DAC2_DIG_OFFST[3:0] 保留 0x25 DACDOF [5:8] DAC_DIG_OFFST[:4] 0x00 [7:0] DAC_DIG_OFFST[3:0] 保留 0x26 WAV4_3CONFIG [5:8] 保留 PRSTOR_SL4 保留 WAV_SL4 0000 [7:0] 保留 PRSTOR_SL3 保留 WAV_SL3 0x27 WAV2_CONFIG [5:8] 保留 PRSTOR_SL2 MASK_DAC4 CH2_ADD WAV_SL2 0x00 [7:0] 保留 PRSTOR_SL MASK_DAC3 CH_ADD WAV_SL Rev. A Page 30 of 48

AD906 地址 ( 十 六进制 ) 寄存器名称 位 位 7 位 6 位 5 位 4 位 3 位 2 位 位 0 复位 0x28 PAT_TIMBAS [5:8] 保留保持 0x0 [7:0] PAT_PRIOD_BAS START_DLAY_BAS 0x29 PAT_PRIOD [5:8] PATTRN_PRIOD[5:8] 0x8000 [7:0] PATTRN_PRIOD[7:0] 0x2A DAC4_3PATx [5:8] DAC4_RPAT_CYCL 0x00 [7:0] DAC3_RPAT_CYCL 0x2B DAC2_PATx [5:8] DAC2_RPAT_CYCL 0x00 [7:0] DAC_RPAT_CYCL 0x2C DOUT_START _DLY [5:8] DOUT_START[5:8] 0x0003 [7:0] DOUT_START[7:0] 0x2D DOUT_CONFIG [5:8] 保留 [9:2] 0x00 [7:0] 保留 [:0] DOUT_VAL DOUT_MOD DOUT_STOP 0x2 DAC4_CST [5:8] DAC4_CONST[:4] 0x00 [7:0] DAC4_CONST[3:0] 保留 0x2F DAC3_CST [5:8] DAC3_CONST[:4] 0x00 [7:0] DAC3_CONST[3:0] 保留 0x30 DAC2_CST [5:8] DAC2_CONST[:4] 0x00 [7:0] DAC2_CONST[3:0] 保留 0x3 DAC_CST [5:8] DAC_CONST[:4] 0x00 [7:0] DAC_CONST[3:0] 保留 0x32 DAC4_DGAIN [5:8] DAC4_DIG_GAIN[:4] 0x00 [7:0] DAC4_DIG_GAIN[3:0] 保留 0x33 DAC3_DGAIN [5:8] DAC3_DIG_GAIN[:4] 0x00 [7:0] DAC3_DIG_GAIN[3:0] 保留 0x34 DAC2_DGAIN [5:8] DAC2_DIG_GAIN[:4] 0x00 [7:0] DAC2_DIG_GAIN[3:0] 保留 0x35 DAC_DGAIN [5:8] DAC_DIG_GAIN[:4] 0x00 [7:0] DAC_DIG_GAIN[3:0] 保留 0x36 SAW4_3CONFIG [5:8] SAW_STP4 SAW_TYP4 0x00 [7:0] SAW_STP3 SAW_TYP3 0x37 SAW2_CONFIG [5:8] SAW_STP2 SAW_TYP2 0x00 [7:0] SAW_STP SAW_TYP 0x38 to 0x3D RSRVD 保留 0x3 DDS_TW32 [5:8] DDSTW_MSB[5:8] 0x00 [7:0] DDSTW_MSB[7:0] 0x3F DDS_TW [5:8] DDSTW_LSB 0x00 [7:0] 保留 0x40 DDS4_PW [5:8] DDS4_PHAS[5:8] 0x00 [7:0] DDS4_PHAS[7:0] 0x4 DDS3_PW [5:8] DDS3_PHAS[5:8] 0x00 [7:0] DDS3_PHAS[7:0] 0x42 DDS2_PW [5:8] DDS2_PHAS[5:8] 0x00 [7:0] DDS2_PHAS[7:0] 0x43 DDS_PW [5:8] DDS_PHAS[5:8] 0x00 [7:0] DDS_PHAS[7:0] 0x44 TRIG_TW_SL [5:8] RSRVD[3:6] 0x00 [7:0] 保留 [5:0] TRIG_DLAY_N 保留 0x45 DDSx_CONFIG [5:8] DDS_COS_N4 DDS_MSB_N4 保留 DDS_COS_N3 DDS_MSB_N3 保留 0x00 [7:0] DDS_COS_N2 DDS_MSB_N2 保留 DDS_COS_N DDS_MSB_N 保留 TW_MM_N 0x47 TW_RAM _CONFIG [5:8] 保留 保留 0x00 [7:0] 保留 TW_MM_SHIFT Rev. A Page 3 of 48

AD906 地址 ( 十 六进制 ) 寄存器名称 位 位 7 位 6 位 5 位 4 位 3 位 2 位 位 0 复位 0x50 START_DLY4 [5:8] START_DLAY4[5:8] 0x00 [7:0] START_DLAY4[7:0] 0x5 START_ADDR4 [5:8] START_ADDR4[:4] 0x00 [7:0] START_ADDR4[3:0] 保留 0x52 STOP_ADDR4 [5:8] STOP_ADDR4[:4] 0x00 [7:0] STOP_ADDR4[3:0] 保留 0x53 DDS_CYC4 [5:8] DDS_CYC4[5:8] 0x000 [7:0] DDS_CYC4[7:0] 0x54 START_DLY3 [5:8] START_DLAY3[5:8] 0x00 [7:0] START_DLAY3[7:0] 0x55 START_ADDR3 [5:8] START_ADDR3[:4] 0x00 [7:0] START_ADDR3[3:0] 保留 0x56 STOP_ADDR3 [5:8] STOP_ADDR3[:4] 0x00 [7:0] STOP_ADDR3[3:0] 保留 0x57 DDS_CYC3 [5:8] DDS_CYC3[5:8] 0x000 [7:0] DDS_CYC3[7:0] 0058 START_DLY2 [5:8] START_DLAY2[5:8] 0x00 [7:0] START_DLAY2[7:0] 0x59 START_ADDR2 [5:8] START_ADDR2[:4] 0x00 [7:0] START_ADDR2[3:0] 保留 0x5A STOP_ADDR2 [5:8] STOP_ADDR2[:4] 0x00 [7:0] STOP_ADDR2[3:0] 保留 0x5B DDS_CYC2 [5:8] DDS_CYC2[5:8] 0x000 [7:0] DDS_CYC2[7:0] 0x5C START_DLY [5:8] START_DLAY[5:8] 0x00 [7:0] START_DLAY[7:0] 0x5D START_ADDR [5:8] START_ADDR[:4] 0x00 [7:0] START_ADDR[3:0] 保留 0x5 STOP_ADDR [5:8] STOP_ADDR[:4] 0x00 [7:0] STOP_ADDR[3:0] 保留 005F DDS_CYC [5:8] DDS_CYC[5:8] 0x000 [7:0] DDS_CYC[7:0] 0060 CFG_RROR [5:8] RROR_CLAR CFG_RROR[8:2] 0x00 R 0x6000 to 0x6FFF [7:0] CFG_RROR[:0] DOUT_START_LG _RR PAT_DLY_SHORT _RR DOUT_START _SHORT_RR PRIOD _SHORT_RR ODD_ADDR _RR MM_RAD _RR SRAM_DATA [5:8] 保留 SRAM_DATA[:8] N/A [7:0] SRAM_DATA[7:0] Rev. A Page 32 of 48

AD906 寄存器描述 SPI 控制寄存器 (SPICONFIG, 地址 0x00) 表 5. SPICONFIG 的位功能描述位位域名称设置描述复位访问类型 5 LSBFIRST 选择 LSB 优先 0 0 4 SPI3WIR 选择 SPI 使用 3 线还是 4 线接口 0 0 3 复位 执行 SPI 和控制器的软件复位, 重新加载默认寄存器值, 0 寄存器 0x00 除外 0 正常状态 复位寄存器 0x00 之外的寄存器映射 2 DOUBLSPI 双 SPI 数据线 0 0 此模式仅用于 RAM 数据读取或写入 SPI_DRV SPI 输出的驱动能力加倍 0 0 DOUT_N 符合 SPI 标准的 MSB 优先 ( 默认 ) 符合 SPI 标准的 LSB 优先 4 线 SPI 3 线 SPI SPI 端口只有 条数据线, 可用作 3 线或 4 线接口 SPI 端口有 2 条双向数据线, 定义一个伪双 3 线接口, 其中 CS 和 SCLK 由两个端口共享 0 单倍 SPI 输出驱动能力 双倍 SPI 输出驱动能力 使能 SDO/SDI2/DOUT 引脚的 DOUT 信号 0 SDO/SDI2 功能输入 / 输出 DOUT 功能输出 0 [9:6] 保留 5 DOUT_NM0F 使能 SDO/SDI2/DOUT 引脚的 DOUT 信号 4 SPI_DRVM SPI 输出的驱动能力加倍 0 3 DOUBLSPIM 双 SPI 数据线 0 2 RSTM 执行 SPI 和控制器的软件复位, 重新加载默认寄存器值, 0 寄存器 0x00 除外 SPI3WIRM 选择 SPI 使用 3 线还是 4 线接口 0 RW 0 LSBFIRSTM 选择 LSB 优先 0 SPICONFIG[0:5] 必须设置为 SPICONFIG[5:0] 的镜像, 以便在 LSBFIRST 位设置错误时能够轻松恢复 SPI 操作 Bit[5] = Bit[0], Bit[4] = Bit[],Bit[3] = Bit[2],Bit[2] = Bit[3],Bit[] = Bit[4],Bit[0] = Bit[5] Rev. A Page 33 of 48

AD906 电源状态寄存器 (POWRCONFIG, 地址 0x0) 表 6. POWRCONFIG 的位功能描述位位域名称设置描述复位访问类型 [5:2] 保留 0x00 CLK_LDO_STAT 表示 CLKVDD_P8 LDO 开启的只读标志 0 R 0 DIG_LDO_STAT 表示 DVDD LDO 开启的只读标志 0 R 9 DIG2_LDO_STAT 表示 DVDD2 LDO 开启的只读标志 0 R 8 PDN_LDO_CLK 禁用 CLKVDD_P8 LDO 需要外部电源 0 7 PDN_LDO_DIG 禁用 DVDD LDO 需要外部电源 0 6 PDN_LDO_DIG2 禁用 DVDD2 LDO 需要外部电源 0 5 RF_PDN 禁用产生 RFIO 电压的 0 kω 电阻 用户可以利用外部电压驱动 0 或提供外部 BG 电阻 4 RF_XT 关断主 BG 基准电压源, 包括 DAC 偏置 0 3 DAC_SLP 禁用 DAC 输出电流 0 2 DAC2_SLP 禁用 DAC2 输出电流 0 DAC3_SLP 禁用 DAC3 输出电流 0 0 DAC4_SLP 禁用 DAC4 输出电流 0 时钟控制寄存器 (CLOCKCONFIG, 地址 0x02) 表 7. CLOCKCONFIG 的位功能描述位位域名称设置描述复位访问类型 [5:2] 保留 0x000 DIS_CLK 禁用时钟分配模块的 DAC 输出的模拟时钟 0 0 DIS_CLK2 禁用时钟分配模块的 DAC2 输出的模拟时钟 0 9 DIS_CLK3 禁用时钟分配模块的 DAC3 输出的模拟时钟 0 8 DIS_CLK4 禁用时钟分配模块的 DAC4 输出的模拟时钟 0 7 DIS_DCLK 禁用内核数字模块的时钟 0 6 CLK_SLP 使能极低功耗时钟模式 0 5 CLK_PDN 禁用并关断主时钟接收器 器件中无任何时钟有效 0 4 PS 启用省电 (PS) 可使能时钟接收器的低功耗选项, 0 但 DAC 时钟上升沿仍保持低抖动性能 DAC 时钟下降沿的性能明显降低 3 DAC_INV_CLK 使用此位时无法使用 PS 反转 DAC 内核 中的时钟时, 0 DAC 更新时序发生 80 相移 2 DAC2_INV_CLK 使用此位时无法使用 PS 反转 DAC 内核 2 中的时钟时, 0 DAC2 更新时序发生 80 相移 DAC3_INV_CLK 使用此位时无法使用 PS 反转 DAC 内核 3 中的时钟时, 0 DAC3 更新时序发生 80 相移 0 DAC4_INV_CLK 使用此位时无法使用 PS 反转 DAC 内核 4 中的时钟时, 0 DAC4 更新时序发生 80 相移 基准电阻寄存器 (RFADJ, 地址 0x03) 表 8. RFADJ 的位功能描述位位域名称设置描述复位访问类型 [5:6] 保留 0x000 [5:0] BGDR 将 BG 0 kω 电阻 ( 标称值 ) 调整为 8 kω 到 2 kω, 0x00 BG 电压相应地更改为 800 mv 到.2 V Rev. A Page 34 of 48

AD906 DAC4 模拟增益寄存器 (DAC4AGAIN, 地址 0x04) 表 9. DAC4AGAIN 的位功能描述位位域名称设置描述复位访问类型 5 保留 0 [4:8] DAC4_GAIN_CAL DAC4 模拟增益校准输出 ; 只读 0x00 R 7 保留 0 [6:0] DAC4_GAIN 非校准模式下的 DAC4 模拟增益控制, 二进制补码 0x00 DAC3 模拟增益寄存器 (DAC3AGAIN, 地址 0x05) 表 20. DAC3AGAIN 的位功能描述位位域名称设置描述复位访问类型 5 保留 0 [4:8] DAC3_GAIN_CAL DAC3 模拟增益校准输出 ; 只读 0x00 R 7 保留 0 [6:0] DAC3_GAIN 非校准模式下的 DAC3 模拟增益控制, 二进制补码 0x00 DAC2 模拟增益寄存器 (DAC2AGAIN, 地址 0x06) 表 2. DAC2AGAIN 的位功能描述位位域名称设置描述复位访问类型 5 保留 0 [4:8] DAC2_GAIN_CAL DAC2 模拟增益校准输出 ; 只读 0x00 R 7 保留 0 [6:0] DAC2_GAIN 非校准模式下的 DAC2 模拟增益控制, 二进制补码 0x00 DAC 模拟增益寄存器 (DACAGAIN, 地址 0x07) 表 22. DACAGAIN 的位功能描述位位域名称设置描述复位访问类型 5 保留 0 [4:8] DAC_GAIN_CAL DAC 模拟增益校准输出 ; 只读 0x00 R 7 保留 0 [6:0] DAC_GAIN 非校准模式下的 DAC 模拟增益控制, 二进制补码 0x00 DAC 模拟增益范围寄存器 (DACxRANG, 地址 0x08) 表 23. DACxRANG 的位功能描述位位域名称设置描述复位访问类型 [5:8] 保留 0x00 [7:6] DAC4_GAIN_RNG DAC4 增益范围控制 0x0 [5:4] DAC3_GAIN_RNG DAC3 增益范围控制 0x0 [3:2] DAC2_GAIN_RNG DAC2 增益范围控制 0x0 [:0] DAC_GAIN_RNG DAC 增益范围控制 0x0 RW Rev. A Page 35 of 48

AD906 FSADJ4 寄存器 (DAC4RST, 地址 0x09) 表 24. DAC4RST 的位功能描述位位域名称设置描述复位访问类型 5 DAC4_RST_N 要写入, 使能 DAC4 的内部 R ST 电阻 ; 要读取, 0x00 在校准模式下使能 DAC4 的 R ST [4:3] 保留 0x00 [2:8] DAC4_RST_CAL 校准后 DAC4 的 R ST 电阻的数字控制值 ; 只读 0x00 R [7:5] 保留 0x00 [4:0] DAC4_RST 设置 DAC4 中 R ST 电阻值的数字控制 0x0A FSADJ3 寄存器 (DAC3RST, 地址 0x0A) 表 25. DAC3RST 的位功能描述 5 DAC3_RST_N 要写入, 使能 DAC3 的内部 R ST 电阻 ; 要读取, 0 在校准模式下使能 DAC3 的 R ST [4:3] 保留 0x0 [2:8] DAC3_RST_CAL 校准后 DAC3 的 R ST 电阻的数字控制值 ; 只读 0x00 R [7:5] 保留 0x0 [4:0] DAC3_RST 设置 DAC3 中 R ST 电阻值的数字控制 0x0A FSADJ2 寄存器 (DAC2RST, 地址 0x0B) 表 26. DAC2RST 的位功能描述 5 DAC2_RST_N 要写入, 使能 DAC2 的内部 R ST 电阻 ; 要读取, 0 在校准模式下使能 DAC2 的 R ST [4:3] 保留 0x0 [2:8] DAC2_RST_CAL 校准后 DAC2 的 R ST 电阻的数字控制值 ; 只读 0x00 R [7:5] 保留 0x0 [4:0] DAC2_RST 设置 DAC2 中 R ST 电阻值的数字控制 0xA FSADJ 寄存器 (DACRST, 地址 0x0C) 表 27. DACRST 的位功能描述 5 DAC_RST_N 要写入, 使能 DAC 的内部 R ST 电阻 ; 要读取, 0x00 在校准模式下使能 DAC 的 R ST [4:3] 保留 0x00 [2:8] DAC_RST_CAL 校准后 DAC 的 R ST 电阻的数字控制值 ; 只读 0x00 R [7:5] 保留 0x0 [4:0] DAC_RST 设置 DAC 中 R ST 电阻值的数字控制 0x0A Rev. A Page 36 of 48

AD906 校准寄存器 (CALCONFIG, 地址 0x0D) 表 28. CALCONFIG 的位功能描述位位域名称设置描述复位访问类型 5 保留 0 4 COMP_OFFST_OF 补偿失调校准值上溢 0 R 3 COMP_OFFST_UF 补偿失调校准值下溢 0 R 2 RST_CAL_OF R ST 校准值上溢 0 R RST_CAL_UF R ST 校准值下溢 0 R 0 GAIN_CAL_OF 增益校准值上溢 0 R 9 GAIN_CAL_UF 增益校准值下溢 0 R 8 CAL_RST 发送脉冲使此位先变为高电平再变为低电平, 将复位校准结果 0 7 CAL_MOD 表示正在使用校准的只读标志 0 R 6 CAL_MOD_N 使能增益校准电路 0 [5:4] COMP_CAL_RNG 失调校准范围 0x0 3 CAL_CLK_N 使能校准电路的校准时钟 0 [2:0] CAL_CLK_DIV 设置从 DAC 时钟到校准时钟的分频器 0x0 位置变更 补偿失调寄存器 (COMPOFFST, 地址 0x0) 表 29. COMPOFFST 的位功能描述位位域名称设置描述复位访问类型 5 保留 0x00 [4:8] COMP_OFFST_CAL 比较器的失调校准结果 0x00 R [7:2] 保留 0x00 CAL_FIN 表示校准已完成的只读标志 0x00 R 0 START_CAL 启动校准周期 0x00 更新模式寄存器 (RAMUPDAT, 地址 0xD) 表 30. RAMUPDAT 的位功能描述位位的名称设置描述复位访问类型 s [5:] 保留 0x00 0 RAMPUPDAT 用新配置更新所有 SPI 设置 ( 自清零 ) 0 命令 / 状态寄存器 (PAT_STATUS, 地址 0x) 表 3. PAT_STATUS 的位功能描述位位域名称设置描述复位访问类型 [5:4] 保留 0x000 3 BUF_RAD 回读更新缓冲器 0 2 MM_ACCSS 使能存储器 SPI 访问 0 PATTRN 正在播放的模式的状态, 只读 0 R 0 RUN 允许产生模式, 触发后停止模式 0 Rev. A Page 37 of 48

AD906 命令 / 状态寄存器 (PAT_TYP, 地址 0xF) 表 32. PAT_TYP 的位功能描述位位域名称设置描述复位访问类型 [5:] 保留 0x0000 0 PATTRN_RPT 此位置 时, 模式重复 DAC4_3PATx 和 DAC2_PATx 所定义的次数 0 模式连续运行 模式重复 DAC4_3PATx 和 DAC2_PATx 所定义的次数 0 触发开始至真正模式延迟寄存器 (PATTRN_DLY, 地址 0x20) 表 33. PATTRN_DLY 的位功能描述 [5:0] PATTRN_DLAY 触发低电平到模式开始的时间, 表示为 DAC 时钟周期数 + 0x000 DAC4 数字偏移寄存器 (DAC4DOF, 地址 0x22) 表 34. DAC4DOF 的位功能描述 [5:4] DAC4_DIG_OFFST DAC4 数字偏移 0x000 [3:0] 保留 0x00 DAC3 数字偏移寄存器 (DAC3DOF, 地址 0x23) 表 35. DAC3DOF 的位功能描述 [5:4] DAC3_DIG_OFFST DAC3 数字偏移 0x000 [3:0] 保留 0x0 DAC2 数字偏移寄存器 (DAC2DOF, 地址 0x24) 表 36. DAC2DOF 的位功能描述 [5:4] DAC2_DIG_OFFST DAC2 数字偏移 0x000 [3:0] 保留 0x00 DAC 数字偏移寄存器 (DACDOF, 地址 0x25) 表 37. DACDOF 的位功能描述 [5:4] DAC_DIG_OFFST DAC 数字偏移 0x000 [3:0] 保留 0x00 Rev. A Page 38 of 48

AD906 Wave3/Wave4 选择寄存器 (WAV4_3CONFIG, 地址 0x26) 表 38. WAV4_3CONFIG 的位功能描述位位域名称设置描述复位访问类型 [5:4] 保留 0x00 [3:2] PRSTOR_SL4 0x00 0 2 3 [:0] 保留 0x00 [9:8] WAV_SL4 0x 0 从 RAM 的 START_ADDR4 到 STOP_ADDR4 部分读取的波形 2 3 预存波形 预存波形, 使用 START_DLAY4 和 PATTRN_PRIOD 预存波形, 由来自 RAM 的波形调制 [7:6] 保留 0x00 [5:4] PRSTOR_SL3 0x00 0 2 3 DAC4 常数值 MSB/LSB 寄存器中保存的常数值 DAC4 锯齿配置寄存器 (SAW4_3CONFIG) 定义的锯齿 伪随机序列 DDS4 输出 DAC3 常数值 MSB/LSB 寄存器中保存的常数值 DAC3 锯齿配置寄存器 (SAW4_3CONFIG) 定义的锯齿 伪随机序列 DDS3 输出 [3:2] 保留 0x00 [:0] WAV_SL3 0x RW 0 2 3 从 RAM 的 START_ADDR3 到 STOP_ADDR3 部分读取的波形 预存波形 预存波形, 使用 START_DLAY3 和 PATTRN_PRIOD 预存波形, 由来自 RAM 的波形调制 Wave/Wave2 选择寄存器 (WAV2_CONFIG, 地址 0x27) 表 39. WAV2_CONFIG 的位功能描述位位域名称设置描述复位访问类型 [5:4] 保留 0x0 [3:2] PRSTOR_SL2 0x0 0 2 3 MASK_DAC4 屏蔽 DAC4 到 DAC4_CONST 值 0 0 CH2_ADD 增加 DAC2 和 DAC4, 通过 DAC2 输出 0 0 DAC2/DAC4 正常工作 增加 DAC2 和 DAC4, 通过 DAC2 输出 [9:8] WAV_SL2 0x 0 2 3 DAC2 常数值 MSB/LSB 寄存器中保存的常数值 DAC2 锯齿配置寄存器 (SAW2_CONFIG) 定义的锯齿 伪随机序列 DDS2 输出 从 RAM 的 START_ADDR2 到 STOP_ADDR2 部分读取的波形 预存波形 预存波形, 使用 START_DLAY2 和 PATTRN_PRIOD 预存波形, 由来自 RAM 的波形调制 [7:6] 保留 0x0 Rev. A Page 39 of 48

AD906 [5:4] PRSTOR_SL 0x0 0 2 3 3 MASK_DAC3 屏蔽 DAC3 到 DAC3_CONST 值 0 2 CH_ADD 增加 DAC 和 DAC3, 通过 DAC 输出 0 0 DAC/DAC3 正常工作 增加 DAC 和 DAC3, 通过 DAC 输出 在这种 start_delay 情况下, DAC3 输出保持不变 [:0] WAV_SL 0x 0 2 3 DAC 常数值 MSB/LSB 寄存器中保存的常数值 DAC 锯齿配置寄存器 (SAW2_CONFIG) 定义的锯齿 伪随机序列 DDS 输出 从 RAM 的 START_ADDR 到 STOP_ADDR 部分读取的波形 预存波形 预存波形, 使用 START_DLAY 和 PATTRN_PRIOD 预存波形, 由来自 RAM 的波形调制 DAC 时间控制寄存器 (PAT_TIMBAS, 地址 0x28) 表 40. PAT_TIMBAS 的位功能描述位位域名称设置描述复位访问类型 [5:2] 保留 0x00 [:8] 保持 DAC 值保持样本的次数 (0 = DAC 保持 个样本 ) 0x [7:4] PAT_PRIOD_BAS 每个 PATTRN_PRIOD LSB 的 DAC 时钟周期数 0x (0 = PATTRN_PRIOD LSB = DAC 时钟周期 ) [3:0] START_DLAY_BAS 每个 START_DLAYx LSB 的 DAC 时钟周期数 0x (0 = START_DLAYx LSB = DAC 时钟周期 ) 模式周期寄存器 (PAT_PRIOD, 地址 0x029) 表 4. PAT_PRIOD 的位功能描述 [5:0] PATTRN_PRIOD 模式周期寄存器 0x8000 DAC3/DAC4 模式重复周期寄存器 (DAC4_3PATx, 地址 0x2A) 表 42. DAC4_3PATx 的位功能描述 [5:8] DAC4_RPAT_CYCL DAC4 模式重复周期数 +,(0 模式重复 次 ) 0x0 [7:0] DAC3_RPAT_CYCL DAC3 模式重复周期数 +,(0 模式重复 次 ) 0x0 DAC/DAC2 模式重复周期寄存器 (DAC2_PATx, 地址 0x2B) 表 43. DAC2_PATx 的位功能描述 [5:8] DAC2_RPAT_CYCL DAC2 模式重复周期数 +,(0 模式重复 次 ) 0x0 [7:0] DAC_RPAT_CYCL DAC 模式重复周期数 +,(0 模式重复 次 ) 0x0 Rev. A Page 40 of 48

AD906 触发开始至 DOUT 信号寄存器 (DOUT_START_DLY, 地址 0x2C) 表 44. DOUT_START_DLY 的位功能描述 [5:0] DOUT_START 触发低电平到 DOUT 信号变为高电平的时间, 0x0003 表示为 DAC 时钟周期数 DOUT 配置寄存器 (DOUT_CONFIG, 地址 0x2D) 表 45. DOUT_CONFIG 的位功能描述位位域名称设置描述复位访问类型 [5:6] 保留 0x0000 5 DOUT_VAL 手动设置 DOUT 信号值 ; 仅当 DOUT_MOD = 0( 手动模式 ) 时有效 0 4 DOUT_MOD 0 0x0 0x DOUT 引脚是 SDO/SDI2/DOUT 引脚的输出, 由位 5 手动控制 ; 要使用此功能, 必须将寄存器 0x00 的 DOUT_N 置 DOUT 引脚是 SDO/SDI2/DOUT 的输出 此引脚由 DOUT_START 和 DOUT_STOP 控制 要使用此功能, 必须将寄存器 0x00 的 DOUT_N 置 [3:0] DOUT_STOP 模式结束到 DOUT 信号变为低电平的时间, 表示为 DAC 时钟周期数 0x0 DAC4 常数值寄存器 (DAC4_CST, 地址 0x2) 表 46. DAC4_CST 的位功能描述 [5:4] DAC4_CONST DAC4 常数值的最高有效字节 0x000 [3:0] 保留 0x0 DAC3 常数值寄存器 (DAC3_CST, 地址 0x2F) 表 47. DAC3_CST 的位功能描述 [5:4] DAC3_CONST DAC3 常数值的最高有效字节 0x000 [3:0] 保留 0x0 DAC2 常数值寄存器 (DAC2_CST, 地址 0x30) 表 48. DAC2_CST 的位功能描述 [5:4] DAC2_CONST DAC2 常数值的最高有效字节 0x000 [3:0] 保留 0x0 DAC 常数值寄存器 (DAC_CST, 地址 0x3) 表 49. DAC_CST 的位功能描述 [5:4] DAC_CONST DAC 常数值的最高有效字节 0x000 [3:0] 保留 0x0 Rev. A Page 4 of 48

AD906 DAC4 数字增益寄存器 (DAC4_DGAIN, 地址 0x32) 表 50. DAC4_DGAIN 的位功能描述 [5:4] DAC4_DIG_GAIN DAC4 数字增益 范围是 +2 到 2 0x000 [3:0] 保留 0x0 DAC3 数字增益寄存器 (DAC3_DGAIN, 地址 0x33) 表 5. DAC3_DGAIN 的位功能描述 [5:4] DAC3_DIG_GAIN DAC3 数字增益 范围是 +2 到 2 0x000 [3:0] 保留 0x0 DAC2 数字增益寄存器 (DAC2_DGAIN, 地址 0x34) 表 52. DAC2_DGAIN 的位功能描述 [5:4] DAC2_DIG_GAIN DAC2 数字增益 范围是 +2 到 2 0x000 [3:0] 保留 0x0 DAC 数字增益寄存器 (DAC_DGAIN, 地址 0x35) 表 53. DAC_DGAIN 的位功能描述 [5:4] DAC_DIG_GAIN DAC 数字增益 范围是 +2 到 2 0x000 [3:0] 保留 0x0 DAC3/4 锯齿配置寄存器 (SAW4_3CONFIG, 地址 0x36) 表 54. SAW4_3CONFIG 的位功能描述位位域名称设置描述复位访问类型 [5:0] SAW_STP4 DAC4 每一步的样本数 0x0 [9:8] SAW_TYP4 DAC4 的锯齿类型 ( 正 负或三角 ) 0x0 0 上斜坡锯齿波 2 下斜坡锯齿波 三角锯齿波 3 无波, 零 [7:2] SAW_STP3 DAC3 每一步的样本数 0x0 [:0] SAW_TYP3 DAC3 的锯齿类型 ( 正 负或三角 ) 0x0 0 上斜坡锯齿波 下斜坡锯齿波 2 三角锯齿波 3 无波, 零 DAC/2 锯齿配置寄存器 (SAW2_CONFIG, 地址 0x37) 表 55. SAW2_CONFIG 的位功能描述位位域名称设置描述复位访问类型 [5:0] SAW_STP2 DAC2 每一步的样本数 0x0 [9:8] SAW_TYP2 DAC2 的锯齿类型 ( 正 负或三角 ) 0x0 0 上斜坡锯齿波 下斜坡锯齿波 2 三角锯齿波 3 无波, 零 Rev. A Page 42 of 48

AD906 [7:2] SAW_STP DAC 每一步的样本数 0x0 [:0] SAW_TYP DAC 的锯齿类型 ( 正 负或三角 ) 0x0 0 2 3 上斜坡锯齿波 下斜坡锯齿波 三角锯齿波 无波, 零 DDS 调谐字 MSB 寄存器 (DDS_TW32, 地址 0x3) 表 56. DDS_TW32 的位功能描述 [5:0] DDSTW_MSB DDS 调谐字 MSB 0x0000 DDS 调谐字 LSB 寄存器 (DDS_TW, 地址 0x3F) 表 57. DDS_TW 的位功能描述 [5:8] DDSTW_LSB DDS 调谐字 LSB 0x00 [7:0] 保留 0x00 DDS4 相位偏移寄存器 (DDS4_PW, 地址 0x40) 表 58. DDS4_PW 的位功能描述 [5:0] DDS4_PHAS DDS4 相位偏移 0x0000 DDS3 相位偏移寄存器 (DDS3_PW, 地址 0x4) 表 59. DDS3_PW 的位功能描述 [5:0] DDS3_PHAS DDS3 相位偏移 0x0000 DDS2 相位偏移寄存器 (DDS2_PW, 地址 0x42) 表 60. DDS2_PW 的位功能描述 [5:0] DDS2_PHAS DDS2 相位偏移 0x0000 DDS 相位偏移寄存器 (DDS_PW, 地址 0x43) 表 6. DDS_PW 的位功能描述 [5:0] DDS_PHAS DDS 相位偏移 0x0000 Rev. A Page 43 of 48

AD906 模式控制 寄存器 (TRIG_TW_SL, 地址 0x44) 表 62. TRIG_TW_SL 的位功能描述位位域名称设置描述复位访问类型 [5:2] 保留 0x0000 TRIG_DLAY_N 使能起始延迟作为所有 4 个通道的触发延迟 0 0 对所有模式重复延迟 延迟仅应用于第一个模式的开始 0 保留 0 模式控制 2 寄存器 (DDSx_CONFIG, 地址 0x45) 表 63. DDSx_CONFIG 的位功能描述 5 DDS_COS_N4 使能 DDS 的 DDS4 余弦输出, 而非正弦波 0 4 DDS_MSB_N4 使能 RAM 地址的时钟 递增来自 DDS4 MSB 默认来自 DAC 时钟 0 3 保留 0 2 保留 0 DDS_COS_N3 使能 DDS 的 DDS3 余弦输出, 而非正弦波 0 0 DDS_MSB_N3 使能 RAM 地址的时钟 递增来自 DDS3 MSB 默认来自 DAC 时钟 0 9 PHAS_MM_N3 使能来自 RAM 的 DDS3 相位偏移输入, 使用 START_ADDR3 读取 0 相位字为 8 位,RAM 数据为 4 位, 因此仅考虑 RAM 的 8 个 MSB 默认来自 SPI 映射 DDS3_PHAS 8 保留 0 7 DDS_COS_N2 使能 DDS 的 DDS2 余弦输出, 而非正弦波 0 6 DDS_MSB_N2 使能 RAM 地址的时钟 递增来自 DDS2 MSB 默认来自 DAC 时钟 0 5 保留 0 4 保留 0 3 DDS_COS_N 使能 DDS 的 DDS 余弦输出, 而非正弦波 0 2 DDS_MSB_N 使能 RAM 地址的时钟 递增来自 DDS MSB 默认来自 DAC 时钟 0 RAW 保留 0 RAW 0 TW_MM_N 使能来自 RAM 的 DDS 调谐字输入, 使用 START_ADDR 读取 0 RAW 调谐字为 24 位,RAM 数据为 4 位, 因此 0 位设置为 0, 具体取决于 TW_RAM_CONFIG 寄存器中的 TW_MM_SHIFT 位的值 默认来自 SPI 映射 DDSTW TW_RAM_CONFIG 寄存器 (TW_RAM_CONFIG, 地址 0x47) 表 64. TW_RAM_CONFIG 的位功能描述位位域名称设置描述复位访问类型 [5:5] 保留 0x000 RAW [4:0] TW_MM_SHIFT 要使用此位域,TW_MM_N 必须设置为 0x00 RAW 0x00 0x0 0x02 0x03 0x04 0x05 0x06 DDSTW = {RAM[:0],2'b0} DDSTW = {DDSTW[23],RAM[:0],'b0} DDSTW = {DDSTW[23:22],RAM[:0],0'b0} DDSTW = {DDSTW[23:2],RAM[:0],9'b0} DDSTW = {DDSTW[23:20],RAM[:0],8'b0} DDSTW = {DDSTW[23:9],RAM[:0],7'b0} DDSTW = {DDSTW[23:8],RAM[:0],6'b0} Rev. A Page 44 of 48

AD906 0x07 DDSTW = {DDSTW[23:7],RAM[:0],5'b0} 0x08 DDSTW = {DDSTW[23:6],RAM[:0],3'b0} 0x09 DDSTW = {DDSTW[23:5],RAM[:0],4'b0} 0x0A DDSTW = {DDSTW[23:4],RAM[:0],2 b0} 0x0B DDSTW = {DDSTW[23:3],RAM[:0], b0} 0x0C DDSTW = {DDSTW[23:2],RAM[:0]} 0x0D DDSTW = {DDSTW[23:],RAM[:]} 0x0 DDSTW = {DDSTW[23:0],RAM[:2]} 0x0F DDSTW = {DDSTW[23:9],RAM[:3]} 0x0 DDSTW = {DDSTW[23:8],RAM[:4]} x 保留 起始延迟 4 寄存器 (START_DLY4, 地址 0x50) 表 65. START_DLY4 的位功能描述 [5:0] START_DLAY4 DAC4 的起始延迟 0x0000 RAW 起始地址 4 寄存器 (START_ADDR4, 地址 0x5) 表 66. START_ADDR4 的位功能描述 [5:4] START_ADDR4 DAC4 开始读取波形的 RAM 地址 0x000 RAW [3:0] 保留 0x00 RAW 停止地址 4 寄存器 (STOP_ADDR4, 地址 0x52) 表 67. STOP_ADDR4 的位功能描述 [5:4] STOP_ADDR4 DAC4 停止读取波形的 RAM 地址 0x000 RAW [3:0] 保留 0x00 RAW DDS 周期数 4 寄存器 (DDS_CYC4, 地址 0x53) 表 68. DDS_CYC4 的位功能描述 [5:0] DDS_CYC4 DAC4 输出选择 DDS 预存的具有起始和停止延迟的波形时的 0x000 RAW 正弦波周期数 起始延迟 3 寄存器 (START_DLY3, 地址 0x54) 表 69. START_DLY3 的位功能描述 [5:0] START_DLAY3 DAC3 的起始延迟 0x0000 RAW 起始地址 3 寄存器 (START_ADDR3, 地址 0x55) 表 70. START_ADDR3 的位功能描述 [5:4] START_ADDR3 DAC3 开始读取波形的 RAM 地址 0x000 RAW [3:0] 保留 0x0 RAW Rev. A Page 45 of 48

AD906 停止地址 3 寄存器 (STOP_ADDR3, 地址 0x56) 表 7. STOP_ADDR3 的位功能描述 [5:4] STOP_ADDR3 DAC3 停止读取波形的 RAM 地址 0x0000 RAW [3:0] 保留 0x0 RAW DDS 周期数 3 寄存器 (DDS_CYC3, 地址 0x57) 表 72. DDS_CYC3 的位功能描述 [5:0] DDS_CYC3 DAC3 输出选择 DDS 预存的具有起始和停止延迟的波形时的 0x000 RAW 正弦波周期数 起始延迟 2 寄存器 (START_DLY2, 地址 0x58) 表 73. START_DLY2 的位功能描述 [5:0] START_DLAY2 DAC2 的起始延迟 0x0000 RAW 起始地址 2 寄存器 (START_ADDR2, 地址 0x59) 表 74. START_ADDR2 的位功能描述 [5:4] START_ADDR2 DAC2 开始读取波形的 RAM 地址 0x000 RAW [3:0] 保留 0x0 RAW 停止地址 2 寄存器 (STOP_ADDR2, 地址 0x5A) 表 75. STOP_ADDR2 的位功能描述位位域名称设置描述复位访问类型 [5:4] STOP_ADDR2 DAC2 停止读取波形的 RAM 地址 0x000 RAW [3:0] 保留 0x0 RAW DDS 周期数 2 寄存器 (DDS_CYC2, 地址 0x5B) 表 76. DDS_CYC2 的位功能描述 [5:0] DDS_CYC2 DAC2 输出选择 DDS 预存的具有起始和停止延迟的波形时的 0x000 RAW 正弦波周期数 起始延迟 寄存器 (START_DLY, 地址 0x5C) 表 77. START_DLY 的位功能描述 [5:0] START_DLAY DAC 的起始延迟 0x0000 RAW Rev. A Page 46 of 48

AD906 起始地址 寄存器 (START_ADDR, 地址 0x5D) 表 78. START_ADDR 的位功能描述 [5:4] START_ADDR DAC 开始读取波形的 RAM 地址 0x000 RAW [3:0] 保留 0x0 RAW 停止地址 寄存器 (STOP_ADDR, 地址 0x5) 表 79. STOP_ADDR 的位功能描述 [5:4] STOP_ADDR DAC 停止读取波形的 RAM 地址 0x000 RAW [3:0] 保留 0x0 RAW DDS 周期数 寄存器 (DDS_CYC, 地址 0x5F) 表 80. DDS_CYC 的位功能描述 [5:0] DDS_CYC DAC 输出选择 DDS 预存的具有起始和停止延迟的波形时的 0x000 RAW 正弦波周期数 配置错误寄存器 (CFG_RROR, 地址 0x60) 表 8. CFG_RROR 的位功能描述 5 RROR_CLAR 写入此位将清除所有错误 0 R [4:6] CFG_RROR 0x00 R 5 DOUT_START_LG_RR 当 DOUT_START 值大于模式延迟时, 此错误置位 0 R 4 PAT_DLY_SHORT_RR 当模式延迟值小于默认值时, 此错误置位 0 R 3 DOUT_START_SHORT_RR 当 DOUT_START 值小于默认值时, 此错误置位 0 R 2 PRIOD_SHORT_RR 当周期寄存器设置值小于模式播放周期时, 此错误置位 0 R ODD_ADDR_RR 在触发延迟模式下, 当存储器模式播放长度不均时, 0 R 此错误标志置位 0 MM_RAD_RR 存在存储器读取冲突时, 此错误标志置位 0 R Rev. A Page 47 of 48

2F 温度范围 AD906 外形尺寸 PIN INDICATOR 5.0 5.00 SQ 4.90 0.50 BSC 0.30 0.25 0.8 25 24 XPOSD PAD 32 PIN INDICATOR *3.75 3.60 SQ 3.55 0.80 0.75 0.70 SATING PLAN TOP VIW 0.50 0.40 0.30 7 6 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 RF BOTTOM VIW 9 8 0.25 MIN FOR PROPR CONNCTION OF TH XPOSD PAD, RFR TO TH PIN CONFIGURATION AND FUNCTION DSCRIPTIONS SCTION OF THIS DATA SHT. *COMPLIANT TO JDC STANDARDS MO-220-WHHD-5 WITH XCPTION TO XPOSD PAD DIMNSION. 图 55. 32 引脚引脚架构芯片级封装 [LFCSP_WQ] 5 mm 5 mm, 超薄体 (CP-32-2) 尺寸单位 :mm 08-6-200-B 订购指南 型号 封装描述 封装选项 AD906BCPZ 40 C 至 +85 C 32 引脚 LFCSP_WQ CP-32-2 AD906BCPZRL7 40 C 至 +85 C 32 引脚 LFCSP_WQ CP-32-2 AD906-BZ 评估板 Z = 符合 RoHS 标准的器件 202 203 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D2sc-0-2/3(A) Rev. A Page 48 of 48