CMOS 0 MHz 三通道 8 位高速视频 DAC ADV75 特性吞吐量 :0 MSPS 三个 8 位 DAC RS-4A/RS-70 兼容输出互补输出 DAC 输出电流范围 :.0 ma 至.5 ma TTL 兼容输入.5 V 内部基准电压源 +5 V/+. V 单电源供电 48 引脚 LQFP 和 LFCSP 封装低功耗 :0 mw( 最小值, V) 低功耗 ( 待机模式 ): mw( 典型值, V) 工业温度范围 : 40 C 至 +85 C 无铅 (Pb) 封装通过汽车应用认证应用数字视频系统高分辨率彩色图形数字无线电调制图像处理仪器仪表视频信号重构车载信息娱乐系统 BLANK SYNC R7 TO R0 G7 TO G0 B7 TO B0 PSAVE CLOCK 8 8 8 DATA REGISTER DATA REGISTER DATA REGISTER POWER-DOWN MODE 功能框图 8 8 8 DAC DAC DAC R SET COMP 图 BLANK AND SYNC LOGIC VOLTAGE REFERENCE CIRCUIT ADV75 IOR IOR IOG IOG IOB IOB V REF 0097-00 概述 ADV75 (ADV ) 是一款单芯片 三通道 高速数模转换器, 内置三个高速 8 位 带互补输出的视频 DAC 一个标准 TTL 输入接口以及一个高阻抗 模拟输出电流源 它具有三个独立的 8 位宽输入端口 只需一个 +5 V/+. V 单电源和时钟便能工作 ADV75 还具有其他视频控制信号 : 复合 SYNC 和 BLANK; 以及省电模式 ADV75 采用 5 V CMOS 工艺制造, 单芯片 CMOS 架构 可确保以较低功耗提供更多功能 ADV75 提供 48 引脚 LQFP 和 48 引脚 LFCSP 两种封装 产品聚焦. 吐量 :0 MSPS( 仅需. V 电源 ). 保证 8 位单调性. 与各种高分辨率彩色图形系统兼容, 包括 RS-4A 和 RS-70 ADV 是 ADI 公司的注册商标 Rev. C Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No One Technology Way, P.O. Box 90, Norwood, MA 00-90, U.S.A. license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Tel: 78.9.4700 www.analog.com Trademarks and registered trademarks are the property of their respective owners. Fax: 78.4. 00 0 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. Fax: 78.4. 009 00 Analog Devices, Inc. All rights reserved. ADI 中文版数据手册是英文版数据手册的译文, 敬请谅解翻译中可能存在的语言组织或翻译错误,ADI 不对翻译中存在的差异或由此产生的错误负责 如需确认任何词语的准确性, 请参考 ADI 提供的最新英文版数据手册
目录 特性... 应用... 功能框图... 概述... 产品聚焦... 修订历史... 技术规格... 5 V 电气特性.... V 电气特性... 4 5 V 时序规格... 5. V 时序规格... 绝对最大额定值... 7 ESD 警告... 7 引脚配置和功能描述... 8 术语... 0 电路描述和工作原理... 数字输入... 时钟输入... 视频同步和控制... 基准输入... DAC... 模拟输出... 灰阶工作原理... 视频输出缓冲器... PCB 布局考虑... 数字信号互连... 模拟信号互连...4 外形尺寸...5 订购指南... 汽车应用级产品... 修订历史 0 年 月 修订版 B 至修订版 C 更改表...8 00 年 7 月 修订版 A 至修订版 B 更改 特性 部分... 更改时钟频率参数和表 4... 更改图... 更改图 4 和图 5... 更改表 7... 更改订购指南的尾注...5 增加 汽车应用级产品 部分...5 009 年 月 修订版 0 至修订版 A 更新格式... 通用 更改 特性 部分 应用 部分和 概述 部分... 更改图 和表...8 删除 接地层 部分 电源层 部分和 电源去耦 部分... 更改图 5... 更改表 7 模拟输出 部分 图 和图 7... 更改 视频输出缓冲器 部分 PCB 布局考虑 部分和图 9... 更改 模拟信号互连 部分和图 0...4 更新外形尺寸...5 更改订购指南... 00 年 0 月 修订版 0: 初始版 Rev. C Page of
技术规格 5 V 电气特性 = 5 V ± 5%,V REF =.5 V,R SET = 50 Ω,C L = 0 pf 除非另有说明, 所有规格均为 T MIN 至 T MAX,T J MAX = 0 C 表 参数 最小值 典型值 最大值 单位 测试条件 静态性能分辨率 ( 每个 DAC) 积分非线性 (BSL) 微分非线性数字和控制输入输入高电压 V IH 输入低电压 V IL 输入电流 I IN PSAVE 上拉电流输入电容 C IN 模拟输出输出电流 DAC 间匹配输出顺从电压范围 V OC 输出阻抗 R OUT 输出电容 C OUT 失调误差 增益误差内部和外部基准电压 8 位 ±0.4 + LSB ±0.5 + LSB 保证单调性 V 0.8 V + μa VIN = 0.0 V 或 VDD 0 μa 0 pf.0.5 ma 绿色 DAC, SYNC = 高.0 8.5 ma RGB DAC, SYNC = 低.0 5 % 0.4 V 00 kω 0 pf IOUT = 0 ma 0.05 +0.05 % FSR 测试条件 :DAC 输出 = 0 V 5.0 +5.0 % FSR FSR = 8. ma ADV75 基准电压范围 (V REF ) 功耗 数字电源电流 模拟电源电流 待机电源电流 4 电源抑制比..5.5 V.4 9 ma fclk = 50 MHz 0.5 5 ma fclk = 40 MHz 8 5 ma fclk = 40 MHz 7 7 ma RSET = 50 Ω 8 ma RSET = 49 Ω. 5.0 ma PSAVE = 低, V DD 下的数字和控制输入 0. 0.5 %/% 温度范围 T MIN 至 T MAX :50 MHz 和 40 MHz 下为 40 C 至 +85 C,40 MHz 和 0 MHz 下为 0 C 至 +70 C 增益误差 = (( 测得 (FSC)/ 理想 (FSC) ) 00), 其中理想值 = V REF /R SET K (0xFFH) 4 且 K = 7.989 数字电源使用连续时钟及 0 V 与 V DD 下的输入电平进行测量, 该连续时钟具有对应于斜坡图样的数字输入 4 这些最大值 / 最小值规格在 4.75 V 至 5.5 V 范围内通过特性保证 Rev. C Page of
. V 电气特性 =.0 V 至. V,V REF =.5 V,R SET = 50 Ω,C L = 0 pf 除非另有说明, 所有规格均为 T MIN 至 T MAX,T J MAX = 0 C 表 参数 最小值典型值 最大值 单位 测试条件 静态性能 分辨率 ( 每个 DAC) 8 位 RSET = 80 Ω 积分非线性 (BSL) ±0.5 + LSB RSET = 80 Ω 微分非线性 ±0.5 + LSB RSET = 80 Ω 数字和控制输入输入高电压 V IH 输入低电压 V IL 输入电流 I IN PSAVE 上拉电流输入电容 C IN 模拟输出输出电流 DAC 间匹配输出顺从电压范围 V OC 输出阻抗 R OUT 输出电容 C OUT 失调误差 增益误差外部基准电压源基准电压范围 (V REF ) 内部基准电压源基准电压 (V REF ) 功耗 4 数字电源电流 模拟电源电流 待机电源电流电源抑制比.0 V 0.8 V + μa VIN = 0.0 V or VDD 0 μa 0 pf.0.5 ma 绿色 DAC, SYNC = 高.0 8.5 ma RGB DAC, SYNC = 低.0 % 0.4 V 70 kω 0 pf 0 0 % FSR 测试条件 :DAC 输出 = 0 V 0 % FSR FSR = 8. ma..5.5 V.5 V. 5.0 ma fclk = 50 MHz.5.0 ma fclk = 40 MHz 5 ma fclk = 40 MHz ma fclk = 0 MHz 7 7 ma RSET = 50 Ω 8 ma RSET = 49 Ω. 5.0 ma PSAVE = 低,V DD 下的数字和控制输入 0. 0.5 %/% 温度范围 T MIN 至 T MAX :50 MHz 和 40 MHz 下为 40 C 至 +85 C,40 MHz 和 0 MHz 下为 0 C 至 +70 C 这些最大值 / 最小值规格在.0 V 至. V 范围内通过特性保证 增益误差 = (( 测得 (FSC)/ 理想 (FSC) ) 00), 其中理想值 = V REF /R SET K (0xFFH) 4 且 K = 7.989 4 数字电源使用连续时钟及 0 V 与 V DD 下的输入电平进行测量, 该连续时钟具有对应于斜坡图样的数字输入 Rev. C Page 4 of
5 V 时序规格 = 5 V ± 5%,V REF =.5 V,R SET = 50 Ω,C L = 0 pf 除非另有说明, 所有规格均为 T MIN 至 T MAX,T J MAX = 0 C 表 参数 符号 最小值 典型值 最大值 单位 条件 模拟输出模拟输出延迟 4 模拟输出上升 / 下降时间 5 模拟输出转换时间 模拟输出偏斜时钟控制 7 CLOCK 频率 数据和控制设置 数据和控制保持 CLOCK 周期 CLOCK 高电平脉宽 CLOCK 低电平脉宽 CLOCK 高电平脉宽 CLOCK 低电平脉宽 CLOCK 高电平脉宽 CLOCK 低电平脉宽流水线延迟 PSAVE 启动时间 t 5.5 ns t7.0 ns t8 5 ns t9 ns fclk 0.5 50 MHz 50 MHz 级 0.5 40 MHz 40 MHz 级 0.5 40 MHz 40 MHz 级 t 0.5 ns t.5 ns t 4.7 ns t4.875 ns fclk_max = 40 MHz t5.875 ns fclk_max = 40 MHz t4.85 ns fclk_max = 40 MHz t5.85 ns fclk_max = 40 MHz t4 8.0 ns fclk_max = 50 MHz t5 8.0 ns fclk_max = 50 MHz tpd.0.0.0 时钟周期 t0 0 ns 最大值和最小值规格在此范围内得到保证 温度范围 T MIN 至 T MAX :50 MHz 和 40 MHz 下为 40 C 至 +85 C,40 MHz 下为 0 C 至 +70 C 5 V 和. V 两种电源的时序规格均使用.0 V (V IH ) 和 0 V (V IL ) 的输入电平进行测量 4 上升时间从零至满量程转换的 0% 测量至 90% 点, 下降时间从满量程转换的 90% 测量至 0% 点 5 从满量程转换的 50% 点测量至最终值的 % 通过特性保证 f 最大值规格在 5 MHz 和 5 V 下进行生产测试 此处指定的限值通过特性保证 7 CLK Rev. C Page 5 of
. V 时序规格 =.0 V 至. V,V REF =.5 V,R SET = 50 Ω,C L = 0 pf 除非另有说明, 所有规格均为 T MIN 至 T MAX,T J MAX = 0 C 表 4 参数 符号 最小值 典型值 最大值 单位 条件 模拟输出模拟输出延迟 4 模拟输出上升 / 下降时间 5 模拟输出转换时间 模拟输出偏斜时钟控制 7 CLOCK 频率 数据和控制设置 数据和控制保持 CLOCK 周期 CLOCK 高电平脉宽 CLOCK 低电平脉宽 CLOCK 高电平脉宽 CLOCK 低电平脉宽 CLOCK 高电平脉宽 CLOCK 低电平脉宽 CLOCK 高电平脉宽 CLOCK 低电平脉宽流水线延迟 PSAVE 启动时间 t 7.5 ns 7.0 ns t8 5 ns t9 ns fclk 50 MHz 50 MHz 级 40 MHz 40 MHz 级 40 MHz 40 MHz 级 0 MHz 0 MHz 级 t 0. ns t.5 ns t ns t4.4 ns fclk_max = 0 MHz t5.4 ns fclk_max = 0 MHz t4.875 ns fclk_max = 40 MHz t5.875 ns fclk_max = 40 MHz t4.85 ns fclk_max = 40 MHz t5.85 ns fclk_max = 40 MHz t4 8.0 ns fclk_max = 50 MHz t5 8.0 ns fclk_max = 50 MHz tpd.0.0.0 时钟周期 t0 4 0 ns 这些最大值和最小值规格在此范围内得到保证 温度范围 :T MIN 至 T MAX :50 MHz 和 40 MHz 下为 40 C 至 +85 C,40 MHz 和 0 MHz 下为 0 C 至 +70 C. V 电源的时序规格使用.0 V (V IH ) 和 0 V (V IL ) 的输入电平进行测量 4 上升时间从零至满量程转换的 0% 测量至 90% 点, 下降时间从满量程转换的 90% 测量至 0% 点 5 从满量程转换的 50% 点测量至最终值的 % 通过特性保证 7 f CLK 最大值规格在 5 MHz 和 5 V 下进行生产测试 此处指定的限值通过特性保证 t t 4 t 5 CLOCK DIGITAL INPUTS (R7 TO R0, G7 TO G0, B7 TO B0, SYNC, BLANK) t t t t 8 ANALOG OUTPUTS (IOR, IOR, IOG, IOG, IOB, IOB) t 7 NOTES. OUTPUT DELAY (t ) MEASURED FROM THE 50% POINT OF THE RISING EDGE OF CLOCK TO THE 50% POINT OF FULL-SCALE TRANSITION.. OUTPUT RISE/FALL TIME (t 7 ) MEASURED BETWEEN THE 0% AND 90% POINTS OF FULL-SCALE TRANSITION.. TRANSITION TIME (t 8 ) MEASURED FROM THE 50% POINT OF FULL-SCALE TRANSITION TO WITHIN % OF THE FINAL OUTPUT VALUE. 图. 时序图 0097-00 Rev. C Page of
绝对最大额定值 表 5 参数 至 任意数字引脚上的电压工作环境温度 (T A ) 存储温度 (T S ) 结温 (T J ) 引脚温度 ( 焊接,0 秒 ) 气相焊接 ( 分钟 ) I OUT 至 额定值 7 V 0.5 V 至 + 0.5 V 40 C 至 +85 C 5 C 至 +50 C 50 C 00 C 0 C 0 V 至 VAA 任何电源或共用 的模拟输出短路都可能是无限期的 注意, 超出上述绝对最大额定值可能会导致器件永久性损坏 这只是额定最值, 不表示在这些条件下或者在任何其它超出本技术规范操作章节中所示规格的条件下, 器件能够正常工作 长期在绝对最大额定值条件下工作会影响器件的可靠性 ESD 警告 ESD( 静电放电 ) 敏感器件 带电器件和电路板可能会在没有察觉的情况下放电 尽管本产品具有专利或专有保护电路, 但在遇到高能量 ESD 时, 器件可能会损坏 因此, 应当采取适当的 ESD 防范措施, 以避免器件性能下降或功能丧失 Rev. C Page 7 of
引脚配置和功能描述 B0 B B B B4 B5 B B7 CLOCK 4 5 7 8 9 0 4 48 47 4 45 44 4 4 4 40 9 8 7 R7 R R5 R4 R R R R0 PSAVE R SET G0 G 4 G 5 G G4 7 G5 8 G 9 G7 0 BLANK SYNC PIN INDICATOR ADV75 TOP VIEW (Not to Scale) V REF 5 COMP 4 IOR IOR 0 9 8 7 5 IOG IOG IOB IOB 0097-00 NOTES. THE LFCSP_VQ HAS AN EXPOSED PADDLE THAT MUST BE CONNECTED TO. 图. 引脚配置 表. 引脚功能描述 引脚编号 引脚名称 描述,, 4, 5, 5,, 9, 40 地 必须连接所有 引脚 至 0, 至, 4 至 48 G0 至 G7, B0 至 B7, R0 至 R7 BLANK SYNC 红色 绿色和蓝色像素数据输入 ( 兼容 TTL) 像素数据在 CLOCK 的上升沿锁存 R0 G0 和 B0 是最低有效数据位 未使用的像素数据输入应连接至常规印刷电路板 (PCB) 电源或接地层 复合消隐控制输入 ( 兼容 TTL) 该控制输入上的逻辑 0 将模拟输出 IOR IOB 和 IOG 驱动至消隐电平 BLANK 信号在 CLOCK 的上升沿锁存 虽然 BLANK 为逻辑 0, 但 R0 至 R7 G0 至 G7 B0 至 B7 像素输入被忽略 复合同步控制输入 ( 兼容 TTL) SYNC 输入端的逻辑 0 切断 40 IRE 电流源 该引脚内部连接至 IOG 模拟输出 SYNC 不会覆盖任何其他控制或数据输入 ; 因此仅应在消隐间隔期间置位 SYNC 在 CLOCK 的上升沿锁存 如果绿色通道上不需要同步信息,SYNC 输入应连接到逻辑 0, 9, 0 VAA 4 CLOCK,, 7 IOR, IOG, IOB 4,, 8 IOR, IOG, IOB 5 COMP VREF 模拟电源 (5 V ± 5%) 必须连接 ADV75 上的所有 VAA 引脚 时钟输入 ( 兼容 TTL) CLOCK 的上升沿锁存 R0 至 R7 G0 至 G7 B0 至 B7 SYNC 及 BLANK 像素和控制输入 它通常是视频系统的像素时钟速率 CLOCK 应由专用 TTL 缓冲器驱动 差分红色 绿色和蓝色电流输出 ( 高阻抗电流源 ) 这些 RGB 视频输出可将 RS-4A 和 RS-70 视频电平直接驱动至双端接 75 Ω 负载 如果不需要互补输出, 这些输出应接地 红色 绿色和蓝色电流输出 这些高阻抗电流源能够直接驱动双端接 75 Ω 同轴电缆 无论是否使用, 所有三个电流输出都应具有相似的输出负载 该引脚是内部基准放大器的补偿引脚 必须在 COMP 与 之间连接 0. μf 陶瓷电容 用于 DAC 或基准电压源输出 (.5 V) 的基准电压源输入 Rev. C Page 8 of
引脚编号引脚名称描述 7 RSET 连接于该引脚与 之间的电阻 (R SET ) 可控制满量程视频信号的幅度 请注意, 无论满量程输出电流如何, 应维持 IRE 关系 IOG 上的 R SET 与满量程输出电流间的关系 ( 假定 I SYNC 连接至 IOG) 由下式给出 : R SET (Ω) =,445 V REF (V)/IOG (ma) IOR IOG 和 IOB 上的 R SET 与满量程输出电流间的关系由下式给出 : IOG (ma) =,444.8 V REF (V)/R SET (Ω)(SYNC 置位 ) IOR, IOB (ma) = 7989. V REF (V)/R SET (Ω) 不使用 SYNC 时 ( 即 SYNC 永久性地接低电平 ),IOG 的公式与 IOR 与 IOB 的公式相同 8 PSAVE 49 (EPAD) EP (EPAD) 省电控制引脚 该引脚有效时,ADV75 上的功耗可降低 LFCSP_VQ 具有一个必须连接至 的裸露焊盘 Rev. C Page 9 of
术语 消隐电平即分离 SYNC 部分与波形视频部分的电平, 通常称为前沿和后沿箝位 在 0 IRE 单元处, 该电平关闭图像管道, 从而产生最暗图像 彩色视频 (RGB) 表示将红 绿 蓝三原色组合以在正常频谱内产生彩色图像的技术 RGB 监视器中需要三个 DAC, 每种颜色一个 同步信号 (SYNC) 复合视频信号同步扫描过程的位置 灰阶视频信号在基准黑色与基准白色电平之间的离散级 8 位 DAC 含 5 个不同电平 光栅扫描最基本的扫描方法, 每次扫描 CRT 一行, 以产生和显示影像 基准黑色电平视频信号的最大负极性幅度 基准白色电平视频信号的最大正极性幅度 同步电平 SYNC 信号的峰值电平 视频信号复合视频信号的一部分, 其灰阶电平在基准白色与基准黑色间变化 也称为图像信号, 即视觉上可观察的部分 Rev. C Page 0 of
电路描述和工作原理 ADV75 包含三个 8 位 DAC 和三个输入通道, 每个通道含一个 8 位寄存器 另外板上集成了基准放大器 ADV75 板上还集成有 CRT 控制功能 :BLANK 和 SYNC 数字输入 4 位像素数据 ( 颜色信息 ) 在每个时钟周期的上升沿锁存至器件内 :R0 至 R7 G0 至 G7 和 B0 至 B7 此数据被提供给三个 8 位 DAC, 然后转换为三个模拟 (RGB) 输出波形 ( 参见图 4) CLOCK DIGITAL INPUTS (R7 TO R0, G7 TO G0, B7 TO B0, SYNC, BLANK) ANALOG OUTPUTS (IOR, IOR, IOG, IOG, IOB, IOB) DATA 图 4. 视频数据输入 / 输出 ADV75 还有两个附加的控制信号, 以相似方式锁存至模拟视频输出 BLANK 和 SYNC 分别在 CLOCK 的上升沿锁存, 以便与像素数据流保持同步 BLANK 和 SYNC 功能允许将这些视频同步信号编码至 RGB 视频输出上 具体方法是将适当加权的电流源添加至模拟输出, 这些模拟输出取决于 BLANK 和 SYNC 数字输入上的逻辑电平 图 5 显示了模拟输出, 即 ADV75 的 RGB 视频波形 SYNC 和 BLANK 对模拟视频波形的影响如图所示 0097-004 表 7 详细说明了对 BLANK 和 SYNC 的模拟输出的最终效果 所有这些数字输入均可接受 TTL 逻辑电平 时钟输入 ADV75 的 CLOCK 输入通常是系统的像素时钟速率, 也称为点速率 点速率以及所需的 CLOCK 频率均由屏幕分辨率决定, 依据公式如下 : 点速率 =( 水平分辨率 ) ( 垂直分辨率 ) ( 刷新速率 )/( 回扫因数 ) 其中 : 水平分辨率是每一行的像素数量 垂直分辨率是每一帧的行数量 刷新速率是水平扫描速率 这是必须刷新屏幕的速率, 逐行系统通常是 0 Hz, 隔行系统通常是 0 Hz 回扫因数是总消隐时间因数 该因数考虑到这一情况 : 即显示器消隐的持续时间为每一帧总持续时间的一部分 ( 例如 0.8) 因此, 对于 04 04 分辨率的图形系统, 刷新速率为隔行 0 Hz, 回扫因数为 0.8, 点速率 = 04 04 0/0.8 = 78. MHz 所需的 CLOCK 频率则为 78. MHz 如 数字输入 部分所述, 所有视频数据和控制输入在 CLOCK 的上升沿锁存至 ADV75 内 建议通过 TTL 缓冲器 ( 例如 74F44) 将 CLOCK 输入驱动至 ADV75 RED AND BLUE ma V 8.7 0.7 GREEN ma V.0 0.975 WHITE LEVEL 0 0 7. 0.7 BLANK LEVEL 0 0 SYNC LEVEL NOTES. OUTPUTS CONNECTED TO A DOUBLY TERMINATED 75Ω LOAD.. V REF =.5V, R SET = 50Ω.. RS-4 LEVELS AND TOLERANCES ASSUMED ON ALL LEVELS. 0097-005 图 5. 典型 RGB 视频输出波形 Rev. C Page of
表 7. 典型视频输出真值表 (RSET = 50 Ω,RLOAD = 7.5 Ω) 视频输出电平 IOG (ma) IOG (ma) IOR/IOB (ma) IOR/IOB (ma) SYNC BLANK DAC 输入数据 白色电平.0 0 8.7 0 0xFFH 视频 视频 + 7. 8.7 视频 视频 8.7 视频 数据 视频至 BLANK 视频 8.7 视频 视频 8.7 视频 0 数据 黑色电平 7. 8.7 0 8.7 0x00H 黑色至 BLANK 0 8.7 0 8.7 0 0x00H BLANK 电平 7. 8.7 0 8.7 0 0xXXH ( 任意 ) SYNC 电平 0 8.7 0 8.7 0 0 0xXXH ( 任意 ) 视频同步和控制 ADV75 具有单一复合同步 (SYNC) 输入控制 许多图形处理器和 CRT 控制器能够生成水平同步 (HSYNC) 垂直同步 (VSYNC) 和复合 SYNC 在不能自动生成复合 SYNC 信号的图形系统中, 可通过内置一些其他逻辑电路来生成复合 SYNC 信号 同步电流内部直接连接至 IOG 输出, 从而将视频同步信息编码至绿色视频通道上 如果不需要将同步信息编码至 ADV75 上,SYNC 输入应连接到逻辑低电平 基准输入 ADV75 内置片内基准电压源 VREF 引脚应按图 0 所示进行连接 模拟输出 ADV75 具有三个模拟输出, 分别对应于红色 绿色和蓝色视频信号 ADV75 的红色 绿色和蓝色模拟输出是高阻抗电流源 这三个 RGB 电流输出均能直接驱动 7.5 Ω 负载, 例如双端接 75 Ω 同轴电缆 图 分别显示了连接到双端接 75 Ω 负载的三个 RGB 输出的所需配置 该配置在 75 Ω 监视器两端产生 RS-4A 视频输出电平 将 RS-70 视频电平驱动至 75 Ω 监视器的建议方法如图 7 所示 DAC 的输出电流电平保持不变, 但三个 DAC 上的源端接电阻 ZS 均从 75 Ω 增加至 50 Ω IOR, IOG, IOB Z 0 = 75Ω 连接于 RSET 引脚与 之间的电阻 RSET 决定了 ADV75 的输出视频电平的幅度, 如公式 和公式 所示 : IOG (ma) =,444.8 VREF (V)/RSET (Ω) () DACs Z S = 75Ω (SOURCE TERMINATION) (CABLE) Z L = 75Ω (MONITOR) IOR, IOB (ma) = 7989. VREF (V)/RSET (Ω) () 使用 SYNC 时, 公式 仅适用于 ADV75 如果未将 SYNC 编码至绿色通道上, 公式 与公式 相似 由于 R SET 使用可变值, 模拟输出视频电平可进行精确调节 R SET 使用固定 50 Ω 电阻, 产生 规格 部分所列的模拟输出电平 这些值通常对应于 RS-4A 视频波形值, 如图 5 所示 DAC ADV75 包含三个匹配的 8 位 DAC DAC 采用先进的高速分段式架构 对应于每个数字输入的位电流通过复杂的解码方案发送至模拟输出 ( 位 = ) 或 ( 位 = 0) 由于该电路是整体单芯片器件, 三个 DAC 之间的匹配得以优化 除匹配外, 在单芯片设计中使用相同电流源保证了单调性和低毛刺 片内运算放大器保证了满量程输出电流在面对温度和电源变动时的稳定性 TERMINATION REPEATED THREE TIMES FOR RED, GREEN, AND BLUE DACs DACs Figure. Analog Output Termination for RS-4A Z S = 50Ω (SOURCE TERMINATION) IOR, IOG, IOB Z 0 = 75Ω (CABLE) TERMINATION REPEATED THREE TIMES FOR RED, GREEN, AND BLUE DACs 图 7. RS-70 的模拟输出端接 Z L = 75Ω (MONITOR) 有关各种输出配置的负载端接 ( 包括 RS-4A 和 RS-70) 的详情, 请参见 ADI 公司的 AN-05 应用笔记 : 视频格式和所需的负载端接, 网址为 www.analog.com 0097-00 0097-007 Rev. C Page of
图 5 显示了与驱动图 中双端接 75 Ω 负载的三个 RGB 输出相关的视频波形 除灰阶电平 ( 黑色电平至白色电平 ) 外, 图 5 还显示了 SYNC 和 BLANK 对 ADV75 的影响 这些控制输入向模拟输出添加适当加权的电流, 从而对视频应用提出了具体的输出电平要求 表 7 详述 SYNC 和 BLANK 输入如何修改输出电平 灰阶工作原理 ADV75 可用于独立 灰阶 ( 单色 ) 或复合视频应用 ( 即仅一个通道用于视频信号 ) 红色 绿色或蓝色三个通道中的任一个可用于输入数字视频数据 两个未使用的视频数据通道应连接到逻辑 0 未使用的模拟输出应使用与已用通道相同的负载进行端接, 也就是说, 如果使用红色通道, 并用双端接 75 Ω 负载 (7.5 Ω) 端接 IOR, 则应用 7.5 Ω 负载端接 IOB 和 IOG( 参见图 8) VIDEO OUTPUT R0 IOR R7 IOG ADV75 G0 G7 IOB B0 B7 7.5Ω 7.5Ω 图 8. 独立灰阶或复合视频的输入和输出连接 DOUBLY TERMINATED 75Ω LOAD 视频输出缓冲器 ADV75 可驱动传输线路负载 驱动此类负载的模拟输出配置在 模拟输出 部分及图 9 中说明 但在某些应用中, 可能需要驱动较长的传输线电缆长度 大于 0 米的电缆长度可衰减和扭曲高频模拟输出脉冲 内置输出缓冲器可补偿部分电缆失真 缓冲器需要具有较大的全功率带宽和 至 4 之间的增益 这些缓冲器还需要在整个输出电压摆幅上供应充足电流 ADI 公司针对此类应用生产各种适用的运算放大器, 其中包括 AD84 AD844 AD847 和 AD848 系列单芯片运算放大器 在超高频应用 (80 MHz) 中, 推荐使用 AD80 有关线路驱动器缓冲电路的详细信息, 请参考相关运算放大器数据手册 使用缓冲放大器同样允许实施除 RS-4A 和 RS-70 以外的其他视频标准 改变缓冲电路增益元件可产生所需的视频电平 0097-008 IOR, IOG, IOB DACs Z S = 75Ω (SOURCE TERMINATION) Z Z +V S 4 AD848 V S 0.µF 7 0.µF 75Ω Z 0 = 75Ω (CABLE) Z GAIN (G) = + Z 图 9. AD848 用作输出缓冲器 Z L = 75Ω (MONITOR) PCB 布局考虑 ADV75 经过最佳设计, 可实现最低的噪声, 包括辐射和传导噪声 为了配合 ADV75 的出色噪声性能, 必须对 PCB 布局予以仔细考量 图 0 给出了 ADV75 的建议连接图 布局应尽可能降低 ADV75 电源和接地线路上的噪声 这一目标可通过屏蔽数字输入并提供良好去耦来实现 应缩短 与 引脚组之间的引线长度, 并最大程度地减少电感振铃 建议使用 4 层印刷电路板和单一接地层 接地层和电源层应将信号走线层与焊接侧层分开 模拟电源层上的噪声可通过使用多个去耦电容得到进一步减少 ( 参见图 0) 利用 0. μf 和 0.0 μf 陶瓷电容可实现最佳性能 使用尽可能短的电容引线, 尽可能将电容靠近器件放置, 将每个 引脚单独去耦至地, 最大程度地降低引线电感 务必注意, 虽然 ADV75 包含电源噪声抑制电路, 但该抑制能力会随频率而降低 如果使用高频开关电源, 请注意减少电源噪声 直流电源滤波器 (Murata BNX00) 可在开关电源和主 PCB 之间提供 EMI 抑制 或者, 可考虑使用 引脚稳压器 数字信号互连连接至 ADV75 的数字信号线路应尽可能与模拟输出和其他模拟电路隔离 数字信号线路不应与模拟电源层重叠 由于使用高时钟速率, 应避免为 ADV75 连接长时钟线路, 以最大程度地减少噪声拾取 用于数字输入的任何有源上拉端接电阻应连接至正常 PCB 电源层 (V CC ), 而不是模拟电源层 0097-009 Rev. C Page of
模拟信号互连 ADV75 尽可能靠近输出连接器放置, 以便最大程度地减少噪声拾取以及阻抗失配引起的反射 视频输出信号应与接地层而不是模拟电源层重叠, 从而最大化高频电源抑制 为了实现最佳性能, 每个模拟输出应具有连接 75 Ω 的源端接电阻到地 ( 双端接 75 Ω 配置 ) 该端接电阻应尽可能靠近 ADV75 以最大程度地减少反射 有关 PCB 设计的其他信息请参见 ADI 公司的 AN- 应用笔记 : 用于降低 EMI 的视频图形系统设计和布局, 网址为 www.analog.com POWER SUPPLY DECOUPLING (0.µF AND 0.0µF CAPACITOR FOR EACH GROUP) 0.µF 5 0.µF 0.0µF, 9, 0 COMP VIDEO DATA INPUTS 4 TO 48 TO 0 TO R7 TO R0 G7 TO G0 V REF R SET 7 IOR 4 AD580 R SET 50Ω kω µf COAXIAL CABLE 75Ω 75Ω MONITOR (CRT) B7 TO B0 IOG ADV75 75Ω IOB 8 75Ω 75Ω 75Ω 75Ω SYNC IOR BNC CONNECTORS BLANK 4 CLOCK IOG COMPLEMENTARY OUTPUTS 8 PSAVE IOB 7,, 4, 5, 5,, 9, 40 0097-00 图 0. 典型连接图 Rev. C Page 4 of
外形尺寸 0.75 0.0 0.45.0 MAX 48 9.0 9.00 SQ 8.80 7.45.40.5 0.5 0.05 SEATING PLANE VIEW A ROTATED 90 CCW 0.0 0.09 7.5 0 0.08 COPLANARITY VIEW A 0.50 BSC LEAD PITCH PIN COMPLIANT TO JEDEC STANDARDS MS-0-BBC TOP VIEW (PINS DOWN) 5 4 0.7 0. 0.7 7.0 7.00 SQ.80 0570-A 图. 48 引脚薄型四方扁平封装 [LQFP] (ST-48) 尺寸单位 :mm 7.00 BSC SQ PIN INDICATOR 0.0 0.0 MAX 0. 0.0 MAX 0.8 PIN 7 48 INDICATOR TOP VIEW.75 BSC SQ EXPOSED PAD (BOTTOM VIEW) 5.5 5.0 SQ 4.95.00 0.85 0.80 MAX SEATING PLANE 0.80 MAX 0.5 TYP 0.50 BSC 0.50 0.40 0.0 0.05 MAX 0.0 NOM COPLANARITY 0.0 REF 0.08 5 4 COMPLIANT TO JEDEC STANDARDS MO-0-VKKD- 5.50 REF 0.5 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 08008-A 图. 48 引脚引脚架构芯片级封装 [LFCSP_VQ] 7 mm 7 mm 超薄四方体 (CP-48-) 尺寸单位 :mm Rev. C Page 5 of
订购指南,, 型号 温度范围 封装描述 速度选项 封装选项 ADV75KSTZ50 40 C 至 +85 C 48 引脚 LQFP 50 MHz ST-48 ADV75KSTZ50-REEL 40 C 至 +85 C 48 引脚 LQFP 50 MHz ST-48 ADV75KSTZ40 40 C 至 +85 C 48 引脚 LQFP 40 MHz ST-48 ADV75JSTZ40 0 C 至 +70 C 48 引脚 LQFP 40 MHz ST-48 ADV75JSTZ0 0 C 至 +70 C 48 引脚 LQFP 0 MHz ST-48 ADV75WBSTZ70 40 C 至 +85 C 48 引脚 LQFP 70 MHz ST-48 ADV75WBSTZ70-RL 40 C 至 +85 C 48 引脚 LQFP 70 MHz ST-48 ADV75BCPZ70 40 C 至 +85 C 48 引脚 LFCSP_VQ 70 MHz CP-48- ADV75BCPZ70-RL 40 C 至 +85 C 48 引脚 LFCSP_VQ 70 MHz CP-48- ADV75WBCPZ70 40 C 至 +85 C 48 引脚 LFCSP_VQ 70 MHz CP-48- ADV75WBCPZ70-RL 40 C 至 +85 C 48 引脚 LFCSP_VQ 70 MHz CP-48- Z = 符合 RoHS 标准的器件 W = 通过汽车应用认证 ADV75JSTZ0 仅提供. V 选项 汽车应用级产品 ADV75W 生产工艺受到严格控制, 以提供满足汽车应用的质量和可靠性要求 请注意, 车用型号的技术规格可能不同于商用型号 ; 因此, 设计人员应仔细阅读本数据手册的技术规格部分 只有显示为汽车应用级的产品才能用于汽车应用 欲了解特定产品的订购信息并获得这些型号的汽车可靠性报告, 请联系当地 ADI 客户代表 00 0 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D0097sc-0-7/(C) Rev. C Page of