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CH1 類比 IC 設計概論 ref: 類比 CMOS 積體電路設計, 李泰成審校, 滄海書局 1

為何是類比? 儘管許多訊號處理的類型已轉移至數位型態, 某些類比功能應用仍很難被數位功能取代為何積體化? 由記憶體和微處理器市場所驅動成長的積體電路技術也廣泛地包含了類比設計, 提供外接元件幾乎不可能達到的複雜度速度和精確度為何是 CMOS? CMOS 元件尺寸遠比雙載子電晶體或砷化鎵更易縮小, 且可以較低成本將類比及數位電路放置同一晶片上, 因而更具吸引力 2

自然信號的處理 (a) 自然信號的數位化過程 ;(b) 加入放大器和濾波器以提高靈敏度 3

數位通訊信號經過有損耗纜線會遇到衰減及失真的情形, 不再像數位化的波形而使用多階信號可減少頻寬需求及改善通訊品質 4

磁碟驅動電子學從硬碟儲存資料及讀取資料類比濾波器可用來移除信號雜訊及失真 5

無線接收器無線電波信號常伴隨著大的干擾信號, 因此放大器必須將微小信號放大並使雜訊最小化, 且在高頻運作時能抵抗不必要訊號 6

光接收器光纖系統用來做長距離高速資料傳輸, 接收器必須在非常高速低雜訊且寬頻電路設計下來處理一低階信號 7

感應器 (a) 簡單加速測量儀 (b) 差動加速測量儀 8

微處理器和記憶體許多關於資料分布和晶片內或晶片間時脈的問題使得高速信號被視為類比波形信號的不完美和晶片上功率連接都需要對類比設計相當了解記憶體廣泛地運用感應放大器更需要許多類比技巧因為這些原因, 高速數位設計事實上就是類比設計 9

類比設計的困難 1. 數位電路考慮速度和功率消耗, 而類比設計考慮速度功率消耗增益精確度及供應電壓等限制 2. 類比電路比數位電路對雜訊和干擾更加靈敏 3. 元件的二次效應對類比電路效能影響遠超過對數位電路的影響 4. 高效能類比電路設計很少被自動化, 每個元件通常都必須人工設計 5. 類比電路設計在分析模擬結果時必須訴諸經驗和直覺 6. 在主流 IC 技術中設計類比電路以製作數位產品 10

電路設計的抽象層次 (a) 元件層 ;(b) 電路層 ; (c) 架構層 ; (d) 系統層 11

學習積體電路設計的方法 1. 以量子力學開始, 並了解固態物理半導體元件物理元件模型, 最後則是電路的設計 2. 將每個半導體元件視為一黑盒子, 其特性皆以端點電壓和電流表示, 因此不需要注意元件內部運作更可設計電路 12

以 MOSFET 做為開關 MOS 元件的簡單示意圖閘極電壓 V G 為高電壓時, 電晶體將連接源極與汲極 ; 而當 V G 為低電壓時, 電晶體則隔絕源極與汲極 13

MOSFET 結構 L eff = L drawn -2L D L eff 為等效長度,L drawn 為全長,L D 為擴散長度對於源極和汲極來說, 結構是對稱的 14

基板連接 MOSFET 為一個四端元件, 一般 NMOS 電晶體基板連接至系統中最小的供應電壓, 通常實際的連接是透過一電阻 p + 區域提供 15

PMOS 元件 (a) 簡單 PMOS 元件 ;(b) 在 n 型井中的 PMOS 一般 n 型井連接至系統中最大的供應電壓 16

MOS 符號三種常用表示 NMOS 和 PMOS 電晶體的電路符號 17

NFET 的開啟現象 (a) 閘電壓驅動之 MOSFET;(b) 空乏區之形成 ; (c) 初始的反轉層 ;(d) 反轉層形成 18

臨界電壓 V TH 臨界電壓為界面反轉時之閘極電壓 Φ MS 為多晶矽閘極和矽基板功函數之間的差 Φ F =(kt/q)ln(n sub /n i ), 其中 q 為電子電荷,N sub 為基板摻雜濃度,Q dep 為空乏區之電荷數量,C ox 為單位面積之閘氧化層電容,ε si 代表矽的介電常數摻入 p + 雜質改變氧化層界面附近的基板濃度進而改變臨界電壓值 19

PFET 的開啟在 PFET 中形成反轉層 20

I/V 特性圖之推導 ( 一 ) 考慮一攜帶電流 I 之半導體柱, 沿著電流方向之電荷密度為 Q d, 其電荷速度為 v 則 I=Q d.v 21

I/V 特性圖之推導 ( 二 ) (a) 源極和汲極電壓相同之通道電荷 ; (b) 源極和汲極電壓不同之通道電荷 22

I/V 特性圖之推導 ( 三 ) 1. V GS V TH 時之通道電荷密度 2. 考慮汲極端電壓為 V D, 則通道中某一點 x 之電荷密度 3. 若 v=μe 為通道內電子速度, 其中 μ 為電荷載子遷移率,E 為電場, 則電流值為 4. 考慮邊界條件 V(0)=0,V(L)=V DS, 同乘 dx 並對其積分 5. 因為 I D 在通道中為一常數 23

三極管區汲極電流電壓關係圖拋物線峰值發生於 V DS =V GS -V TH, 此時電流為 1 W 2 I D = μncox ( VGS VTH ) 2 L 24

深三極管區之電阻特性 V DS V GS -V TH 時稱元件操作於三極管區或線性區若 V DS <<2(V GS -V TH ), 可得從源極至汲極路徑可用一線性電阻表示 25

例題如圖 (a) 所示, 繪出 M 1 之開啟電阻和之關係圖假設 μ n C ox = 50 μa/v 2,W/L= 10,V TH = 0.7V 注意其汲極端為開啟狀態解 : 因為汲極端被開啟,I D = 0 且 V DS = 0, 因此如果元件開啟時, 將操作於深三極管區當 V G <1V+V TH 時,M 1 關閉且 R D = 當 V G >1V+V TH 時, 我們得到此結果繪於圖 (b) 中 26

飽和區之成因 V DS >V GS -V TH 時, 汲極電流不會依照拋物線特性而會維持不變, 稱元件操作於飽和區當 V(x) 趨近 V GS -V TH 時,Q d (x) 會降至零, 反轉層將會在 x L 處截止, 並往源極方向移動, 稱截止效應 27

飽和區電流推導及電流源飽和區時, 電流由 x= 0 積分至 x=l,l 為 Q d 降至 0 之處, 因此可得電流為飽和 MOSFET 做為連接汲極和源極之電流源, 將電流送至接地端或由 V DD 處吸引電流, 換句話說只有一端是浮動的 28

PMOS 元件之電流公式 29

轉導定義一指標為汲極電流變化除以閘極 - 源極電壓變化, 代表元件將電壓轉換成電流的能力, 稱為轉導 MOS 轉導與驅動電壓及汲極電流之關係圖 30

飽和區和三極管區之概念示意圖 31

例題如圖所示, 繪出轉導和之關係圖解 : 當 V DS 從無限大開始減少, 了解 g m 是較為簡單的, 只要 V DS V b - V TH,M 1 將操作於飽和區,I D 則為常數從式 (2.18) 得知 g m 亦為常數當 V DS < V b -V TH 時,M 1 操作於三極管區, 且 : 如圖所示, 如果元件進入三極管區時, 轉導將會減少, 而為了放大之故, 我們通常使用 MOSFET 之飽和區 32

基板效應負基板電壓之 NMOS 元件 33

基板效應當基板負向電壓 V B 變大時, 更多電洞被吸引至基板連接區, 產生更多負電荷使空乏區變寬,Q d 增加,V TH 亦會增加, 稱為基板效應或反閘極效應為基板效應係數 34

例題如圖 (a) 所示, 繪出 V X 從 - 至 0 之汲極電流圖假設 V TH0 = 0.6V, γ= 0.4V 1/2,2Φ F = 0.7V 解 : 如果負 V X 值夠大時,M 1 臨界電壓將會超過 1.2V 且元件為關閉狀態, 也就是說因此 V X1 =-4.76V 當 V X1 < V X < 0 時,I D 將會增加根據下式圖 (b) 顯示了其特性結果 35

基板效應對輸入輸出電壓的影響 (a) 源極 - 基板電壓隨輸入電壓改變之電路 (b) 無基板效應時, 如果 I 1 為常數,V in -V out 亦為常數 (c) 有基板效應時,V TH 升高, 為了保持 I D 為常數,V in -V out 值必須增加 36

通道長度調變效應 L 實際上為 V DS 的函數, L =L-ΔL, 即 1/L =(1+ΔL/L)/L, 並假設 ΔL/L 和 V DS 間關係為一次效應,ΔL/L=λV DS,λ 為通道長度調變係數, 可得在飽區電流為此現象導致在 I D /V DS 特性圖中飽和區之斜率不為零, 則 g m 式必須被修正 37

例題維持所有參數為常數, 繪出當 L=L 1 及 L= 2L 1 時,MOSFET 之 I D /V DS 性圖答 : 我們寫出下列式子且 λ 1/ L, 我們注意到如果長度加倍時,I D /V DS 斜率將會變為四分之 2 一此乃是因為 I ( 圖 2.26), 當給定一驅動閘極 D VDS λ L 1 L - 源極電壓時, 較大之 L 可提供較理想的電流源, 但會降低元件之電流容量, 因此 W 可能必須被等比例地增加特圖 2.26 通道長度加倍的影響 38

次臨界傳導當 V GS V TH 時, 一個弱反轉層仍會存在, 且電流亦會由汲極流回源極, 甚至當 V GS < V TH 時,I D 仍為有限, 其和 V GS 之關係為指數相關當 V DS > 200mV 時其中 ζ > 1 為一非理想因子, 且 V T = kt/q 39

MOS 元件設計鳥瞰示意圖和 MOS 上視圖 40

例題繪出圖 (a) 中電路佈線設計圖解 : 注意 M 1 和 M 2 在節點 C 分享同一個源極 / 汲極接面, 而 M 2 和 M 3 在節點 N 分享同一個 S/D 接面我們猜測三個電晶體可以如圖 (b) 之佈線圖, 將其餘端點連接起來, 便可得到圖 (c) 之佈線圖注意 M 3 之閘極多晶矽層無法直接連至 M 1 之源極, 因此需要另一條金屬連線 41

MOS 元件電容 (1) (2) C 1 = WLC ox C = WL qε / 4( Φ 2 si N sub F (3) C 3 和 C 4 不可寫成 C LD C ox, 應以重疊電容 C ov 表示 (4) 下板電容 C j 和側邊電容 C jsw C = C ] j j0 /[1 + VR / Φ B m ) 42

例題計算圖 2.32 中二種結構之源極和汲極接面電容 43

例題續解 : 對圖 2.32(a) 之電晶體而言, 我們可以得到而對圖 2.32(b) 而言, 圖 2.32(b) 之幾何形狀被稱為摺疊 (folded) 結構當我們提供同樣的 W/L 時, 圖 2.32(b) 之汲極接面電容比圖 2.32(a) 還小在上述計算中, 我們已假定源極或汲極之總周長為 2(W+E) 乘上 C jsw 面對通道之側邊電容可能會比其它三個側面電容小, 因為通道截止佈植效應 (channel-stop implant)( 見第十七章 ) 儘管如此, 我們還是假定所有的四個側邊都有相同的單位電容, 因為電路中的每個節點都連結至許多其它的元件電容, 故由假設所造成的誤差可以忽略不計 44

不同操作區中的元件電容 (1) 關閉 : CGD = CGS = (2) 深三極區 : C = C = WLC / 2 + WC (3) 飽和區 : C d = WL qε C si ov N W C GB = ( WLCox ) Cd /( WLCox + Cd ) GS GD GS eff ox sub / 4( Φ F ) ox C = 2WL C / 3+ WC ov ov 45

例題繪出 V X 由 0 變至 3V 時, 圖 2.34 中 M 1 之電容圖假設 V TH = 0.6V 且 λ=γ= 0 46

例題續解 : 為避免混淆, 如圖 2.34 所示, 我們將三個端點標上記號當 V X 0 時, M 1 操作於三極管區,C EN C EF =(1/2)WLC ox +WC ov, 且 C FB 為最大值, C NB 則和 V X 無關當 V X 超過 1V 時, 源極和汲極的角色會互換 [ 圖 2.35(a)]; 而當 V X 2V-0.6V 時,M 1 將會脫離三極管區其電容變化如圖 2.35(b) 和 (c) 所示 47

MOS 小信號模型 (a) 基本 MOS 小信號模型 ;(b) 用一相關電流源表示長度調變效應 ;(c) 用一電阻來表示長度調變效應 ;(d) 用一相關電流源來表示基板效應 48

49 MOS 小信號模型 D TH GS ox n DS D D DS O I V V L W C V I I V r λ λ μ 1 ) ( 2 1 1 1 2 = = = ) )( ( BS TH TH GS ox n BS D mb V V V V L W C V I g = = μ m SB F m mb g V g g η γ = + Φ = 2 2 2 1/ ) (2 2 SB F SB TH BS TH V V V V V + Φ = = γ

利用摺疊來減少閘極電阻如圖結構, 摺疊可將閘極電阻降低為四分之一 50

完整的 MOS 小信號模型 51

例題繪出圖 2.39 中,M 1 的 g m 和 g mb 與偏壓電流 I 1 之關係圖解 : 因為 g m = 2μnCox ( W / L) I D, 我們得到 g m I1, 而 g mb 對於 I 1 之相依性較不直接, 當 I 1 增加時,V X 和 V SB 都會減少 52

利用摺疊來減少閘極電阻 53

MOS 元件做為電容器之特性 NMOS 操作於累積模式下 NMOS 之電容 - 電壓特性 54

CH2 電力電子系統元件介紹 ref: 電力電子學, 江炫樟著, 全華書局

2-1 電力電子系統

2-1-1 簡介廣義來說, 電力電子系統的功能為 : 處理與控制電能的流向以提供負載所需形式之電壓與電流此功能可以圖 2-1-1 之方塊圖來加以說明, 其中電力處理器 (power processor) 之輸入電源通常 ( 但不完全 ) 為電力公司所提供之單相或三相交流電源, 輸入電流與電壓之相角則由電力處理器之電路拓撲 (topology) 與控制方法來決定 ; 電力處理器之輸出 ( 電壓電流頻率與相數 ) 則視負載之需求而定 2

圖 2-1-1 電力電子系統之方塊圖 3

2-1-2 電力電子與線性電子圖 2-1-1 之電力轉換方式由於 : (1) 未能被利用之電能的價格及其散熱之處理 (2) 體積重量及價格等因素之考量, 低功率損失亦即高效率成為一重要課題以上考量在以線性電子所製作之系統是無法達成的 4

圖 2-1-2 線性直流電源供應器 5

圖 2-1-2 ( 續 ) 6

若採用電力電子則可改善上述線性電子之缺失, 此處以圖 2-1-3(a) 之切換式直流電源供應器來加以說明圖 2-1-3 切換式直流電源供應器 7

圖 2-1-3 切換式直流電源供應器 8

圖 2-1-4 圖 2-1-3 之等效電路波形及頻譜 9

圖 2-1-4 ( 續 ) 10

2-1-3 電力電子之範圍及用途電力電子市場之所以快速擴張, 乃由於以下幾點因素 [2-1-3]: 1. 切換式電源供應器 (switching power supplies) 與不斷電電壓源供應器 (UPS) 2. 節約能源圖 2-1-5 泵浦系統 :(a): 傳統方式 ;(b); 調速驅動方式 11

3. 程序控制與工廠自動化 4. 運輸 5. 電極技術之應用 (Electro-technical applications): 此包括焊接電鍍以及感應加熱之設備 6. 電力事業相關之應用 12

表 2-1-1 電力電子之應用 13

2-1-4 電力處理器與轉換器之分類根據其輸入 / 出形式來分類, 轉換器可以分成 : 1. 交流至直流 2. 直流至交流 3. 直流至直流 4. 交流至交流圖 2-1-6 電力處理器構造 14

更進一步的說, 交流至直流轉換器稱為整流器 (rectifier), 其平均功率為從交流側送至直流側 ; 直流至交流轉換器稱為變流器 (inverter) 圖 2-1-7 交流至直流轉換器 15

電力處理器圖 2-1-8 交流馬達驅動系統方塊圖 16

若以轉換器所使用電力元件的切換方式來區分, 可分成三類 : 1. 線頻換流或自然換流轉換器 (line frequency or naturally commutated converters) 2. 切換式或強迫換流轉換器 (switching or forced-commutated converters) 3. 共振式及半共振式轉換器 (resonant and quasi-resonant converter) 17

矩陣式轉換器中之開關必須是雙向的才能承受雙極性電壓及流通雙向電流, 雙向開關可由單向性之開關與二極體組合而成此外矩陣式轉換器所能轉換之輸入與輸出大小之比例是有限制的圖 2-1-9 (a) 矩陣式轉換器 18

圖 2-1-9 (b) 電壓源 19

2-1-6 電力電子與各學門之關聯性電力電子學實際上是電機領域中諸多學門之綜合體, 如圖 2-1-10 所示, 其包含了電子電路電力系統半導體物理電機機械控制系統信號處理電磁學等等, 這使得電力電子成為一門富挑戰性且有趣之領域, 各學門之進展也連帶帶動了電力電子的發展 20

圖 2-1-1010 電力電子與各學門之關聯性 21

2-1-7 符號的表示方式本書中, 對於以時間為函數之瞬時值如電壓電流功率等乃分別以小寫字母 v i 及 p 來表示, 而對於時間或非時間函數同時存在之瞬時值乃以 v(t) 及 v 之方式來區分大寫字母 V 及 I 在直流電路中用以表示平均值, 在交流電路中則用以表示均方根值, 有時為避免混淆, 以下標 avg 或 rms 附加於後來表示此外, 尖峰值則以 ^ 附加於大寫字母之上, 平均功率通常以 P 來表示 22

2-2 功率半導體開關元件

2-2-1 簡介目前所使用的功率半導體元件, 根據其可控性來區分, 可分成三類 : 1. 二極體 (Diodes): 導通及截止由電力電路來決定 2. 閘流體 (Thyristors): 導通由控制信號觸發, 截止則需藉助電力電路 3. 可控式開關 : 導通及截止由控制信號決定 24

可控式開關本身亦有許多類型, 包括 : 雙接面電晶體 (bipolar junction transistors, BJTs) 金氧半場效電晶體 (metal-oxidesemiconductor field effect transistors, MOSFETs) 閘關 (gate turn off,gto) 閘流體閘極絕緣雙接面電晶體 (insulated gate bipolar transistors,igbts) 25

2-2-2 二極體圖 2-2-1 二極體 :(a): 電路符號 ;(b)i; b)i-v 特性 ;(c); 理想特性 26

以用途區分, 二極體有多種類型 : 1. 蕭基二極體 (Schottky diodes): 其導通壓降很低 ( 典型為 0.3V), 適用於低壓輸出之電路, 其反向耐壓能力約為 50~100V 2. 快速回復二極體 (Fast-recovery diodes): 其反向電流回復時間很短, 用以在高頻切換電路中與可控式開關配合使用其容量最大約為數百伏及數百安培,t rr 小於幾個微秒 (μs) 27

3. 線頻二極體 (Line-frequency diodes): 由於其設計是儘量降低導通壓降, 因此 t rr 較大, 但對於以線頻操作之應用而言是可以接受的 28

2-2-3 閘流體圖 2-2-3 閘流體 :(a): 電路符號 ;(b); b)i-v 特性 29

圖 2-2-3 閘流體 : (c) 理想特性 30

圖 2-2-4 閘流體 :(a): 電路 ;(b); 波形 31

圖 2-2-4 閘流體 :(c): 截止時間 32

閘流體依其應用區分, 可以分為 : 1. 相控閘流體 (Phase-controlled thyristors): 主要用途為交 / 直流馬達驅動及高壓直流傳輸 (HVDC) 所需之線頻電壓整流, 其特點為高電壓電流容量及低導通壓降, 目前產品之平均電流可達 4000A, 耐壓 5~7kV, 導通壓降為 1000V 者 0.5V 及 5~7kV 者 3.0V 33

2. 變頻器用閘流體 (Inverter-grade thyristors): 其特點為低 t q 及低導通壓降目前容量可達 2500V/1500A, 截止時間從幾 μs 到 100μs 不等, 視其耐壓與導通壓降而定 3. 光驅動閘流體 (Light-activated thyristors): 閘流體之觸發脈衝由光纖所導引, 主要用途為高壓直流傳輸, 用以解決許多閘流體串接形成一轉換閥門時, 由於各閘流體對地電位之不同使觸發脈衝之提供困難光驅動閘流體的容量現可達 4kV 及 3kA, 導通壓降約 2V, 觸發功率為 5mW 34

2-4 可控式開關之特性要求如前所述, 功率半導體元件如 BJTs MOSFETs GTOs 及 IGBTs 等利用加於端點之信號來控制其導通者, 稱為可控式開關理想可控式開關之特性如下 : 當開關截止時無電流流通且可承受雙極性任意大小之電壓當開關導通時無導通壓降且可以流通任意大小之電流當受觸發時可以立即改變導通狀態無限小之控制信號功率即可觸發開關 35

圖 2-2-6 路一般開關切換之特性 ( 線性化 ):(a) 電感性負載之切換電 36

圖 2-2-6 一般開關切換之特性 ( 線性化 ):(b) 切換波形 ;(c); 瞬時開關損失波形 37

由以上之討論可歸納出可控式開關的特性要求如下 : 1. 截止狀態下具有很小的漏電流 2. 低導壓降以降低導通損失 3. 極短之導通與截止時間, 使元件之切換頻率可以提高 4. 很高的正向與反向耐壓能力, 以避免使用元件串接方式徒增加控制及保護之複雜性及增加導通損若可控式開關具有反並接之二極體, 因其允許電流反向流通, 故開關是否具反向耐壓能力則不重要 38

5. 高電流額定, 可避免元件並聯之情況而不須考慮分流的問題 6. 導通電阻具有正的溫度係數, 使並聯元件之分流可以平均 7. 小的控制信號功率以使控制電路之設計較易 8. 切換時可以同時承受額定電壓及電流以免除其它外加元件保護電路 9. 高的 dv/dt 及 di/dt 額定, 以免除外加限制 dv/dt 及 di/dt 之電路 39

2-2-5 雙極性接面電晶體 (BJTs) 及單晶達靈頓 (Monolithic Darlington,MD) BJT 的導通電壓 V CE(sat) 大約只有 1~2V, 因此具有較低之導通損理想之 BJT 的 i-v 特性如圖 2-2-7(c) 所示圖 2-2-7 BJT:(a) 電路符號 ;(b); b)i-v 特性 ;(c); 理想特性 40

對於高功率之 BJT, 其 h FE 通常只有 5~10, 因此有時會將其連接成圖 2-2-8 所示之二電晶體達靈頓或三電晶體達靈頓架構以獲得較高之電流增益然而此種方式具有較高的 V CE(sat) 及較慢的切換速度等缺點圖 2-2-8 達靈頓電路架構 :(a): 二電晶體達靈頓 ;(b); 三電晶體達靈頓 41

2-2-6 金氧半場效電晶體 (MOSFETs) 圖 2-2-9 N 通道 MOSFET:(a) 電路符號 ;(b)i; b)i-v 特性 ;(c); 理想特性 42

2-2-7 閘關閘流體 (GTO thyristors) GTO 的電路符號及穩態 i-v 特性如圖 2-10(a) 及圖 2-2-10(b) 所示 GTO 可承受之反向電壓與元件之設計有關, 理想元件之特性如圖 2-10(c) 所示圖 2-2-10 GTO:(a) 電路符號 ;(b); b)i-v 特性 ;(c); 理想特性 43

GTO 之導通電壓比閘流體稍高 ( 約 2~3V), 切換速度為幾 μs 到 25μs, 由於其可以承受高電壓 ( 達 4.5kV) 及高電流 ( 達幾千安培 ), 因此其應用為切換頻率幾百到 10kHz 之高電壓與高電流之場合圖 2-2-11 GTO 截止之暫態特性 :(a): 緩衝電路 ;(b); 電壓及電流響應 44

2-2-8 閘極絕緣雙極性電晶體 (IGBTs) 圖 2-2-12 IGBT:(a) 電路符號 ;(b); b)i-v 特性 ;(c); 理想特性 45

2-2-9 金氧半控制閘流體 (MCTs) MCT 為一新上市之元件, 它的電路符號與 i-v 特性如圖 2-2-13(a) 及圖 2-2-13(b) 所示根據其控制端點的位置來區分,MCT 可分成如圖 2-2- 13(a) 所示之 P-MCT 與 N-MCT 兩種元件圖 2-2-13 MCT:(a) 電路符號 46

圖 2-2-13 MCT: (b) b)i-v 特性 ;(c); 理想特性 47

2-2-10 可控式開關之比較由於可控式開關元件之比較必須同時考慮多種特性, 且各式元件正快速地發展中, 實難對其作一明確之比較結論, 不過表 2-2-1 之比較是明確的值得一提的是, 雖然現有元件之改良正在進行中, 但亦有不少新式元件正在開發, 無論如何, 高容量, 快速率及低價格是大家追求之一致目標圖 2-2-14 則以圖形方式呈現各式元件之功率處理能力 48

表 2-2-1 可控式開關特性比較 49

圖 2-2-14 功率半導體元件功率處理能力之比較圖其中除 MCT 外均為成熟之產品, 然而 MCT 技術正在迅速發展, 預計可達箭頭所指的位置 50

2-2-11 驅動與緩衝電路緩衝電路大致可分為三類 : 1. 導通緩衝電路, 用以降低元件導通瞬間之過流 2. 截止緩衝電路, 用以降低元件截止瞬間之過壓 3. 應力緩衝電路, 用以修飾切換波形, 使加於元件上之電壓及電流不會同時出現高值在實用上視元件種類及轉換器型式, 上述緩衝器可結合使用 51

2-2-12 合理地使用理想電路元件電力轉換器之設計, 必需根據其應用及元件之特性來選取適合之功率元件, 元件之特性及影響列舉如下 : 1. 導通壓降及導通電阻決定元件之導通損 2. 切換速度決定元件之切換損及其可達之切換頻率 3. 電壓及電流額定決定其功率處理能力 4. 驅動電路所需之功率決定元件控制的難易度 52

5. 導通電阻的溫度係數決定其可否能以並聯方式處理較大之功率 6. 元件之價格為選取元件時考慮的因素之一 53

如果元件之選取能依據上述來考量, 則以理想元件來作電路分析時, 以下幾點假設是合理的 : 1. 若轉換器之效率很高, 導通壓降與操作電壓相較必定非常低, 因此導通壓降可以被忽略 2. 若元件的切換時間與操作頻率之週期相較非常短, 切換時間可以被忽略 3. 以同樣的方式, 其它元件的特性也可以被理想化 54

Ch 3 基本 Unix 指令與遠端桌面操作 ref: 中山大學電機工程系 VLSI 設計實驗室教學訓練資料

大綱遠端桌面操作軟體使用 Solaris 作業系統之桌面環境操作 Unix 指令教學其他

基本 Unix 指令與遠端桌面操作遠端桌面操作軟體使用

遠端桌面軟體目前可取得之遠端桌面軟體 : Xmanager 3.0 ( 以此套軟體作教學 ) Xming Cygwin X-win

Xmanager 3.0 使用 (1/5) 至網站下載並安裝試用版的 Xmanager 3.0 http://www.netsarang.com/

Xmanager 3.0 使用 (2/5) 軟體的設定 : 開始 -> 程式集 ->Xmanager Enterprise 3 -> Xconfig 雙擊 Xstart sample -> 在 General 中的 Windows Mode 請選 Multiple Windows Mode -> OK

Xmanager 3.0 使用 (3/5) 軟體執行 : 1. 開始 -> 程式集 ->Xmanager Enterprise 3->Xstart 2. 填入主機 (IP 或網域名 ) 帳號密碼 3. eesun1~eesun5 的 Protocol 請選 telnet 其餘用 ssh 4. Execution command 請按右邊的小三角形 - >xterm(solaris) 後會出現下面這行 /usr/openwin/bin/xterm ls display $DISPLAY 5. 開始執行 ->Run

Xmanager 3.0 使用 (4/5)

Xmanager 3.0 使用 (5/5) 若出現以下對話視窗請按否, 繼續使用

基本 Unix 指令與遠端桌面操作 SOLARIS 作業系統之桌面環境操作

Solaris 桌面環境 Common Desktop Environment For Solaris 8/9/10 Java Desktop System For Solaris 10 (only)

Common Desktop Environment CDE

登入畫面請先確定你使用的主機是否正確, 若不是請按 options >Remote Login >Choose from lists 選擇你所在的主機

請選擇 CDE

登入後的畫面

一些常用的工具軟體

如何叫出終端機 ( 指令視窗 ) 在桌面上按右鍵, 叫出如圖所出現的選單

如何開啟 pdf 文件檔 acroread pdf 文件檔 & 或雙擊該 pdf 文件檔

擷取桌面 (1/4) 在桌面上按右鍵, 叫出如圖所出現的選單 Applications >Snapshot

擷取桌面 (2/4) 選擇要擷取視窗還是整個螢幕按下快照會隱藏此視窗要擷取前會倒數, 依 Snap Delay 的秒數

擷取桌面 (3/4) ( 拍照結果 )

擷取桌面 (4/4) ( 存檔 ) 請自行選擇存檔類型 (GIF JPEG TIFF)

基本 Unix 指令與遠端桌面操作 UNIX 指令教學

設定 DISPLAY 環境變數此變數關係到圖形介面程式的顯示, 請在登入之後檢查此變數是否被設定若發現不是你目前所使用電腦的 IP, 請做以下設定 setenv DISPLAY YOUR_IP:0

常用的 Unix 指令更改密碼檔案 / 資料夾管理包裝 / 解包裝壓縮 / 解壓縮程序相關指令硬碟容量查詢文書處理其他

更改密碼執行指令 passwd YOUR_ID 並輸入原本的密碼與輸入兩次新的密碼

常用的 Unix 指令更改密碼檔案 / 資料夾管理包裝 / 解包裝壓縮 / 解壓縮程序相關指令硬碟容量查詢文書處理其他

檔案 / 資料夾管理 (1/7) 切換資料夾 : cd [ 資料夾 / 路徑 ] 範例 cd ~ 回到家目錄 cd dir 進入資料夾 dir cd.. 回上一層資料夾

檔案 / 資料夾管理 (2/7) 顯示目前路徑 pwd 範例

檔案 / 資料夾管理 (3/7) 列出目錄下的檔案與子資料夾 ls [-a -l -s.] 範例 ls 列出目錄下的檔案與子資料夾 ls -a 列出包含隱藏在目錄下的所有檔案與子資料夾

檔案 / 資料夾管理 (4/7) 複製檔案 / 資料夾範例 cp [-r] 來源目的 cp filea newfileb 複製 filea 新檔名為 newfileb cp r foldera newfolderb 複製資料夾 foldera 新資料夾名 newfolderb cp filea newfolderb/. 複製檔案 filea 至目錄 newfolderb 中 cp r foldera newfolderb/. 複製資料夾 foldera 至 newfolderb 資料夾中

檔案 / 資料夾管理 (5/7) 移動與更名檔案 / 資料夾 mv 來源目的範例 mv filea fileb 將檔案 filea 更名為 fileb mv foldera folderb 將資料夾 foldera 更名為 folderb

檔案 / 資料夾管理 (6/7) 開新資料夾 mkdir 資料夾名範例 mkdir foldera 開新資料夾 folera

檔案 / 資料夾管理 (7/7) 刪除檔案 / 資料夾 ( 請小心使用 ) rm [-r] 檔案 / 資料夾範例 rm filea 刪除檔案 filea rm -r foldera 刪除資料夾 foldera \rm r foldera 不進行詢問直接刪除資料夾 foldera

常用的 Unix 指令更改密碼檔案 / 資料夾管理包裝 / 解包裝壓縮 / 解壓縮程序相關指令硬碟容量查詢文書處理其他

包裝 / 解包裝包裝 tar -cvf 包裝後檔名欲包裝的資料夾解包裝 tar -xvf 包裝檔範例 tar -cvf test.tar test/ 包裝資料夾 test 成 test.tar tar -xvf test.tar 解開包裝檔 test.tar

常用的 Unix 指令更改密碼檔案 / 資料夾管理包裝 / 解包裝壓縮 / 解壓縮程序相關指令硬碟容量查詢文書處理其他

壓縮 / 解壓縮壓縮 gzip 欲壓縮的檔案解壓縮 gzip d 壓縮檔範例 gzip test.tar 壓縮 test.tar 成 test.tar.gz gzip d test.tar.gz 解壓縮 test.tar.gz

常用的 Unix 指令更改密碼檔案 / 資料夾管理包裝 / 解包裝壓縮 / 解壓縮程序相關指令硬碟容量查詢文書處理其他

程序相關指令 (1/4) 查看個人所有的程序 ps u YOUR_ID

程序相關指令 (2/4) 系統所有程序 top prstat

程序相關指令 (3/4) 強制停止程序 kill [pid] 範例 kill 25052

程序相關指令 (4/4) 背景執行程序程式 & 範例 icfb& dtpad test.txt&

常用的 Unix 指令更改密碼檔案 / 資料夾管理包裝 / 解包裝壓縮 / 解壓縮程序相關指令硬碟容量查詢文書處理其他

硬碟容量查詢查詢硬碟容量資訊 df -h 範例

常用的 Unix 指令更改密碼檔案 / 資料夾管理包裝 / 解包裝壓縮 / 解壓縮程序相關指令硬碟容量查詢文書處理其他

文書處理圖形介面編輯器 dtpad file.txt& 純文字介面編輯器 joe file 請按 Ctrl+k+h 找說明

常用的 Unix 指令更改密碼檔案 / 資料夾管理包裝 / 解包裝壓縮 / 解壓縮程序相關指令硬碟容量查詢文書處理其他

查看目錄下用了多少空間查看自己使用了多少硬碟空間 du sh ~

善用資料夾做分類請善用資料夾對自己的檔案做分類範例 ( 以家目錄下 ) 1p6m18/ Cadence IC PDK for TSMC 0.18um DRC Design Rule Check report files LVS Layout Verse Schematics report files 2p4m35/ Cadence IC PDK for TSMC 0.35um hspice/ 存放 hspice 模擬結果 OPA pre-sim OPA pre-sim post-sim OPA post-sim Bandgap.. verilog/ 存放 verilog 程式碼專案 adder RTL adder RTL code Gate-level adder synthesized code ALU.. vhdl/ 存放 VHDL 程式碼專案 adder ALU.

離開工作站請使用 ps 指令查詢是否還有未關閉的圖形化介面程式, 有的話請關閉, 若是當掉的請下 kill 指令 ps u YOUR_ID kill YOUR_DEAD_PID 確實做到以上工作後, 請按 EXIT 登出, 或在你的 terminal 打 exit 登出

Ch4 Schematic Design Use TSMC 0.18um technology ref: 中山大學電機工程系 VLSI 設計實驗室教學訓練資料

Full Custom Flow Circuit Design (Composer) Circuit Simulation (SPICE) succeed Layout Design (Virtuoso) Layout Verification (Calibre) succeed Tape out Post Layout Simulation (SPICE) succeed fail fail fail

前置作業先取得工作站帳號登入工作站個人目錄下的資料夾 : 2p4m35:TSMC 0.35um 1p6m18:TSMC 0.18um 1p9m90:TSMC 90nm model:simulation model cbdk:cell-based related

使用 TSMC 0.18um 製程 ~/1p6m18/ 目錄下主要含有以下檔案 : display.drf : icfb 顯示設定檔 cds.lib : icfb 目錄檔 techfile : TSMC 0.18um 製程技術檔 ~/2p4m35/ display.drf cds.lib techfile

開啟 icfb 開啟 terminal(ctrl+t) 並進到 1p6m18 的目錄下鍵入 icfb & Library Manager Command Interpreter Window

Create Library(1/2) File New Library 鍵入你要的 library name

Create Library(2/2) compile 一個新的 techfile 鍵入 techfile 作為你的參考 techfile

Compile techfile 若成功, 將會看到此視窗

Create Schematic 1. 先選擇要在哪一個 library 裡面建 cell 2.File New Cell View 3. 輸入你要的 cell name, 選擇 Composer-Schematic 按 OK and wait 3. 1. 2.

Check and Save Save Zoom out Copy Undo Instance Wire(wide) Pin Zoom in Stretch Delete Property Wire(narrow) Wire name Hot key

建立一個 inverter 依照下面的圖示建立一個跟下面一樣的 inverter 電壓源 VDD PMOS 訊號源 Vpulse NMOS 電容 Cap

1. 產生 nmos pmos 1. 在 Schematic view, 按快速鍵 i 2. 按 Browse 選擇所需元件 3. 設定 L 與 W NMOS : L=0.18u,W=2u PMOS : L=0.18u,W=4u 4.pmos 同 nmos.35 製程 tsmc35mm nch L=0.35u pch L=0.35u

2. 輸入和輸出腳 (i/o pin) 1. 按快速鍵 p 2. 輸入 pin name 3. 選擇輸入或輸出

3. 產生電容 1. 按快速鍵 i 2. 按 Browse 選擇所需元件 3. 設定電容値 1p

4. 產生電壓源 VDD GND 方法同上電壓源 vdc gnd vdd

5. 產生訊號源建立一個信號源 (vpulse) Voltage1=1.8v Voltage2=0v Delay time=5ns Rise time=1ns Fall time=1ns Pulse width=5ns Period=10ns

快捷鍵 & 元件代號快捷鍵 c copy i add instance pi/o pin wwire q property 元件代號 vdc vdd gnd pmos2v nmos2v vpulse cap res 電壓源高電壓接地 pmos nmos 信號源電容電阻

建立 Symbol 電路越來越大時, 用電路符號或電路區塊來代表詳細電路電路測試用, 非電路本體, 建立 Symbol 前要先刪除

Symbol 1. 在 schematic view Design Create Cellview From Cellview 2. 確認資料, 按 OK 3. 確認腳位是否符合 1. 2. 3.

Symbol Line Selection Box

Symbol 選擇要畫的圖案

Symbol

Symbol 完成後存檔, 以後就可直接引入 Symbol 代替電路

Ch 5 Simulation 1. On-line Hspice 2. On-line Spectre 3. Off-line Hspice ref: 中山大學電機工程系 VLSI 設計實驗室教學訓練資料

On-line HSPICE simulation

模擬環境設定 (1) 1.Tools Analog Environment 2.Setup Simulatiom/Directory 3.hspiceS 4.OK 1. 2. 3.

模擬環境設定 (2) 1.Setup Simulation Files Edit Include File 2. File Name 處為路徑與檔名

Edit Include File Corner Simulation TT FF SS FS SF

模擬環境介紹 (1) 上頁 OK 後, 產生如下模擬時間為 100ns, 精密度為 1ns( 可調 ) Choose analyze Edit output Delete Run simulation Stop simulation Plot outputs

改變分析模式與模擬時間

模擬環境介紹 (2) 看 SPICE 的 LOG 檔不同製程時才要更改

開始模擬 Output To Be Plotted Select Schematic 點選後, 去 schematic 點選你要模擬的線或點點到的線或點會變彩色的看電流看電壓

開始模擬點選完要觀測的點後, 再點選 run simulation 或是選 Simulation Run

模擬結果完成模擬, 自動跳出波形視窗若沒有波形, 請看 LOG 檔內是否有 error Simulation Output Log

模擬結果觀察模擬波型, 驗證結果是對的固定游標在某一個 x 值或 y 值把波型分開顯示

LOG 檔 1. 模擬成功 2. 模擬失敗 1. 2.

On-line SPECTRE simulation

SPECTRE 環境設定 (1)

SPECTRE 環境設定 (2) Select corner

3. Spectre 環境設定 (3) 1. 4. 2.

開始模擬 Output To Be Plotted Select Schematic 點選後, 去 schematic 點選你要模擬的線或點點到的線或點會變彩色的看電流看電壓

開始模擬點選完要觀測的點後, 再點選 run simulation 或是選 Simulation Run

Off-line Hspice Simulation

Off-line Hspice Simulation On-line Work Analog Design Environment 下 Create Final 就可以產生 netlist 檔 On-line Can t Work CDL out 掛入訊號源及負載設定模擬條件跑 Off-line Hspice 用 Scope 看模擬結果產生 SP 檔

ADE 下 Create SP 檔 1. 2. 3. 取名為 filename.sp

CDL out 下 Create SP 檔 CDL out 所產生的.sp 檔會在 ~/1p6m18 目錄下選擇所需之 Cell 輸入檔名

中間的電路描述為我們要的, 其餘的可刪, 並且在前後加入所要的模擬參數, 訊號源等設定

Off-line Hspice Simulation 修改 SP 檔 dtpad filename.sp & 完成後 run Hspice Hspice filename.sp > filename.log \rm filename.log 後再重新執行失敗, 檢查 log 檔的 error 成功,awves 檢視波型

CosmosScope(1) 在 Terminal 下執行 scope & 選擇檔案型態

CosmosScope(2)

CosmosScope(3) New XY Graph Zoom to fit Point to Point Measurement

CosmosScope(4)

Basic Hspice

A simple circuit to simulate

Hspice code a. 標題與描述 b. 變數宣告 c. 電路描述 (Netlist) d. 訊號源與負載 e. 模擬參數, 環境資訊

標題與描述檔案第一行為標題,Hspice 視而不見!! * 開頭表示註解. 開頭表示一命令 + 開頭表示接續上一行.end 表示結束在 hspice 裡大小寫皆視為相同

Hspice code a. 標題與描述 b. 變數宣告 c. 電路描述 (Netlist) d. 訊號源與負載 e. 模擬參數, 環境資訊

變數宣告全域變數 (net).global vdd! 區域變數 (value).param period = 10u.PARAM half_period = period/2 預設的全域變數 (net) GND! 0

Hspice code a. 標題與描述 b. 變數宣告 c. 電路描述 (Netlist) d. 訊號源與負載 e. 模擬參數, 環境資訊

電路描述 (1) MOSFET Mm0 netd netg nets netb PCH W=2u L=180n Mn1 netd netg nets netb NCH W=1u L=180n Capacitor C 2 top bottom 12p Resistance R 3 node1 node2 1k

電路描述 (2) Sub-circuit Define.SUBCKT subckt_name port1 port2 port3 電路描述.ENDS Using Xi0 net1 net2 net3 / subckt_name Xi1 net4 net5 net6 / subckt_name

電路描述 (3) Sub-circuit Define.SUBCKT subckt_name port1 port2 port3 電路描述.ENDS subckt_name Using Xi0 net1 net2 net3 subckt_name Xi1 net4 net5 net6 subckt_name

Hspice code a. 標題與描述 b. 變數宣告 c. 電路描述 (Netlist) d. 訊號源與負載 e. 模擬參數, 環境資訊

訊號源 V source / I source V1 vip vin SIN 1.5 10m 1Meg V2 clk 0 PULSE 3.3 0 0 1n 1n 5u 10u V3 vref gnd! 1.2v V4 Va 0 PWL 0u 1v, 1u 1v, 2u 2v, 5u 1.5v I0 Iref 0 40u I3 vdd! Iref2 80u 範例 V0 Vdd! 0 1 偏壓振幅頻率 V1 V2 delay tr tf PulseWidth Period t1 V1 t2 V2 t3 V3 t4 V4

Hspice code a. 標題與描述 b. 變數宣告 c. 電路描述 (Netlist) d. 訊號源與負載 e. 模擬參數, 環境資訊

分析暫態分析模擬時間 5us, 精密度 1ns.TRAN 1n 5u 交流分析掃頻率 1Hz~10GHz, 每 10 倍做分隔取樣, 每倍數間 10 等份.AC DEC 10 1 10G.AC OCT 10 1 10G 直流分析針對 V3 做 DC sweep, 從 0V 變到 3V, 每 100mV 取樣一次.DC V3 0 3 100m.DC I5 20u 40u 1u

環境與參數觀察電流, 電壓.PROBE I(Mm0) I(Mm1) V(net5) 溫度.TEMP 25 選項.OPTION 儲存所有節點電壓僅儲存.PROBE 敘述之電壓儲存模擬波形供 scope 使用元件模型.LIB ~/1p6m18/models/hspice/rf018.l TT +PROBE=0 +PROBE=1 +POST ACCT

回顧

Homework

題目完成一個 D Flip-Flop Input:CLK RESET D Output: Q Qb 輸入訊號源 Period=10ns Duty cycle=50% Rise time=0.1ns Fall time=0.1ns VDD=1.8V 負載電容 =0.1p 完成條件 1. 完成 Schematic 並建立成 Symbol 2. 使用 off-line HSPICE 去驗證結果是對的 3. 從模擬結果找出 D Flip-Flop 的輸出訊號的 Rise time Fall time Setup time Hold time 在下次上課前, 繳交書面報告

基本概念介紹 1.Rise time and Fall time 2.Hold time and Setup time

1.Rise time and Fall time

2.Hold time and Setup time 負緣觸發的 DFF 為例 Setup time: 在 clock 從 H 轉變為 L 前,D 所需維持穩定狀態的最小時間 Hold time 在 clock 從 H 轉變為 L 後,D 所需維持穩定狀態的最小時間

.MEAS 指令.meas TRAN Trise TRIG v(out) VAL='Vmin+0.1*Vmax' TD=TDval RISE=1 + TARG v(out) VAL= 0.9*Vmax RISE=1.meas TRAN Tfall TRIG v(out) VAL=' 0.9*Vmax ' TD=TDval FALL=1 + TARG v(out) VAL= Vmin+0.1*Vmax FALL=1

Ch6 Layout design & verification ref: 中山大學電機工程系 VLSI 設計實驗室教學訓練資料

Outline Physical architecture of PMOS and NMOS (metal oxide semiconductor) Layout design Layout verification DRC & LVS

Design flow 的分類 full-custom 全客戶式設計 ( 全手工 ) cell-based 使用標準元件硬體描述語言電路合成方式設計 Mixed-signal FPGA 含有類比電路與數位電路的混合設計方式 SOC 屬於 Mixed-signal 設計方式設計概念與 cell-based 相近, 對設計者來說不需下線就可以達成所需要的電路

Full-custom 設計流程 1. 資料收集與架構決定 IEEExplore 台灣碩博士論文知識加值系統 etc. 2. 電路圖繪製 Virtuoso schematic editor (CADENCE) XCircuit (free) 3. 電路圖模擬 (TT 模擬與 supply voltage, model, temperature 模擬 ) Spectre (CADENCE) Hspice 4. 佈局圖繪製 Virtuoso layout editor Laker 5. 佈局後驗証 (DRC LVS LPE or PEX) calibre 6. 接 I/O PAD 7. 全晶片 DRC 驗証

5/ 54 佈局的程序 1. 取得 schematic 的 netlist 以 SPICE 語法建立的電路檔 2. 進行基本元件的佈局 DRC LVS LPE or PEX, 確定佈局正確佈局符合電路規格需求 3. 利用基本元件建立中階元件 (symbol), 並進行 DRC LVS LPE 確定佈局正確佈局符合電路規格需求 4. 利用中階元件建立完整佈局, 並進行 DRC LVS LPE 確定佈局正確佈局符合電路規格需求 5. 進行 I/O PAD,Power PAD 的佈局並進行 DRC LVS LPE 確定佈局正確佈局符合電路規格需求

Physic architecture of a MOS(1/2) 基本 CMOS 製作的微影製程, 藉由使用光阻將設計好之 IC 佈局圖像經由光罩轉移至矽晶圓上

Physic architecture of a MOS(2/2)

8/ 54 PMOS 與 NMOS 的剖面圖 wire PMOS NMOS

Layout design Layout prepare How to layout (4 steps) Plan Layout Contact & VIA Label

Layout prepare (1/4) 開啟 icfb Library Manager 視窗選擇 File new cell view

Layout prepare (2/4) 在 create new file 視窗中, 填入 cell name 以及在 tool 下拉式選單中選取 Virtuso, 便會開啟 layout 視窗以及 LSW 視窗

Layout prepare (3/4) 當我們開啟完 layout view 後, 即可進行編輯工作, 首先在 LSW 視窗上選擇我們所需的 layer, 然後在 layout view 中選擇 create, 在其中選擇所需的編輯功能, 其每個功能都各有其相對應熱鍵 LSW Save Fit Edit Zoom in Zoom out Stretch Copy Move Delete Undo Properties Instance Path Polygon Label Rectangle Ruler

Layout prepare (4/4) 1 每次從新開啟 layout 時, 需將 0.001 改成 0.005, 否則在做 DRC 時將會產生 offgrid error (.35 製程則改成 0.025) 2

常用編輯功能 Path 快速鍵 p : 用來畫固定寬度之佈局 Rectangle 快速鍵 r : 畫矩形佈局 Ruler 快速鍵 k : 尺規, 用來量測兩點之距離, 清除的方式為 shift+k Stretch 快速鍵 s : 改變佈局的長寬 Undo 快速鍵 u : 回到上一步

MOS 材質組合 + 號代表重疊, 左邊為材質, 右邊為組成結果 POLY1 + DIFF + NIMP NMOS gate POLY1 + DIFF + PIMP +NWELL PMOS gate DIFF + NIMP n+ ( in P-substrate)(NMOS drain or source) DIFF + PIMP p+ ( in P-substrate)(NMOS bulk contact) DIFF + NIMP + NWELL n+ ( in n-well )(PMOS bulk contact) DIFF + PIMP + NWELL p+ (in n-well)(pmos drain or source) LVS 檔內有相關元件之 layer 定義

訊號線及電源線所使用的 layer 16 / 54

NMOS

PMOS Mos layout 的 drain 與 source 的組成完全一樣, 因此 drain 與 source 可互換, 在 layout 的畫法依接線的便利性來選擇其中一邊為 drain, 一邊為 source

Layout vs. schematic

材質連接電源線 : 一般來說使用 Metal 1(dg) 點對點接線 : Metal1(dg) ~ Metal4(dg), Poly1(dg) ( 短距離 ) 各層轉換的接點 : CONT(dg): POLY1 ~ Metal1, Metal1 ~ DIFF VIA1: Metal1 ~ Metal2 VIA2: Metal2 ~ Metal3 VIA3: Metal3 ~ Metal4

Contact & VIA (1/6) VIA 與 metal 之間的關係圖

Contact & VIA (2/6) 當 icfb 新建立好一個 library 時, 會自動在這個 library 建好一些常用的基本 layout contact symbol (Pcell), 可直接呼叫使用

Contact & VIA (3/6) Create contact ( 快速鍵 o )

Contact & VIA (4/6) 以 diff 當作電阻時會用到

Contact & VIA (5/6) Metal 1 poly 1 Metal 1 (1) M1&poly1 (2) 加上 M1_poly1 來連接兩金屬線 Metal 2 (3) M1&M2 (4) 加上 M1_M2 來連接兩金屬線

Contact & VIA (6/6) Bulks (to avoid body effect)

把 Pcell 群組解開, 以觀察每一層之材質, 或進行佈局微調 4 3 2 1. 點選物件

Label (1/2) 最後要在 layout 加上 label ( 此 label 即相對應於 schematic view 的 pin ), 以免後面的 LVS 出錯首先選取 layer 呼叫 Create Label 快速鍵 ( l ), 輸入 label 名稱必須為 pn 輸入 lable 名稱

Label (2/2) 在 layout 上打上相對應的 lable, 但 vdd 與 gnd 後面需加上!

Layout verification DRC 規定佈局圖中各層間的幾合關係 ERC LVS 定義違反電氣特性的短路或開路佈局圖與電路圖間的比對, 以確定佈局圖的元件與接線正確 LPE or PEX 自佈局中抽出寄生電阻電容 post-layout simulation 由佈局中抽出寄生電

準備檔案特別注意 : 此為範例, 請隨時注意 CIC 發布之最新驗證檔版本, 以免用到舊的檔案造成下線失敗鑄成遺憾

DRC & LVS Start DRC or LVS 進入 calibre, 點選 Run DRC or Run LVS

DRC (1/9) 進入 drc form

DRC (2/9) Rule form

DRC (3/9) input form online verification

DRC (4/9) 偵錯視窗若無違反 DRC rule 時, 會出現此結果

DRC (5/9) 違反 drc rule 點選錯誤後按 H button, 會在 layout 視窗中,show 出錯誤的位置此即為所違反的 Rule, 通常皆為兩材質距離不合 Rule 或是 mos 少了某 layer, 必須回 layout 視窗中修改

DRC (6/9)

DRC (7/9)

DRC (8/9) 錯誤位置範例 NIMP 與 diff 太過靠近

DRC (9/9) 假錯或可忽略錯誤可上 CIC 網頁尋找可允許錯誤列表 http://www2.cic.org.tw/~shuttle/drc/

Rules 左圖為部份 rules, 其他尚有如 M1 到 M1 最小距離為 0.45 um 等等之規範 Contact 大小需為 0.4 um* 0.4 um 任一 MOS 到 bulk 之距離需小於 20 um 此處為 35 製程之範例, 相關規範在 DRC 檔案裡面有詳細設定

LVS (1/14) DRC 驗證通過後再進行 LVS, 圖要是畫錯不管再怎麼比對都沒意義進入 LVS form, 一樣要先將 rule 連到正確的 LVS rule

LVS (2/14) input form 中的 layout form

LVS (3/14) Input form 中的 netlist form

LVS (4/14) 驗證通過可以看到可愛的勾勾跟笑臉

LVS (5/14) 錯誤範例

LVS (6/14)

LVS (7/14)

LVS (8/14)

LVS (9/14) 51 / 54

LVS (10/14)

LVS (11/14)

LVS (12/14)

LVS (13/14)

LVS (14/14)

Layout style 每個元件佈局使用相同高度, 不同的金屬線走不同的方向, 如 M1 為垂直走線 M2 為水平走線

Mos capacitance

Cascode mos layout

Power line

CMOS 數位電路 -LAYOUT 一筆劃原則

62 / 54

63 / 54

64 / 54

Differential Amplifier Layout 65 / 54

Layout of Differential Pair OP 2012/7/26 Amp(1/2) M10 M12 M12 M10 M12 M10 M10 M12

Layout of Differential Pair OP 2012/7/26 Amp(2/2)

2012/7/26 Layout of Current Mirror(1/4) M8 M6 M6 M8 M8 M6 M8 M6 M8 M8 M8 M8 M6 M8 M8 M6 M6 M8 M6 M8 M6 M6 M6 M6

Layout of Current Mirror(2/4) 2012/7/26

Layout of Current Mirror(3/4) 2012/7/26

Layout of Current Mirror(4/4) 2012/7/26

Layout of Output Stage 2012/7/26

Sheet Resistance Parameters & Layout 2012/7/26 *************** Define Resistor DEVICE R(M1) MT1RES MT1 MT1 [0.083] //define metal resistor TRACE PROPERTY R(M1) R R 10 DEVICE R(M2) MT2RES MT2 MT2 [0.080] TRACE PROPERTY R(M2) R R 10 DEVICE R(M3) MT3RES MT3 MT3 [0.080] TRACE PROPERTY R(M3) R R 10 DEVICE R(M4) MT4RES MT4 MT4 [0.051] TRACE PROPERTY R(M4) R R 10 DEVICE R(WR) RWELL NXWELL NXWELL [1050] //define n_well resistor TRACE PROPERTY R(WR) R R 10 DEVICE R(P1) RESPN CPOLY CPOLY [8.0] //define poly1 resistor TRACE PROPERTY R(P1) R R 10 DEVICE R(PR) RESPP CPOLY CPOLY [8.0] //define p+poly1 resistor TRACE PROPERTY R(PR) R R 10 DEVICE R(P2) RESP2 C2POLY C2POLY [50.0] 1u//define ploy2 resistor TRACE PROPERTY R(P2) R R 10 R= R s ( L/ W) ohms 50 ohm 1u DUMMY POLY2 RES 1K ohm Res ( 2u * 2u)

2012/7/26 Capacitor Parameters & Layout *************** Define POLY1/POLY2 Capacitor CAPPL = POLY1 AND POLY2 //POLY1*POLY2 --> CAPPL DEVICE C(PC) CAPPL CPOLY C2POLY [8.9e-16 7.3e-18] //define poly cap. TRACE PROPERTY C(PC) C C 10 MCAP1 = CDUMMY AND METAL1 MCAP2 = MCAP1 AND METAL2 MCAP3 = MCAP2 AND POLY1 Capacitance Estimation: 1u 8.9 E-16 1u Ex: C = 4.4p 4.4P 4.4p/ 8.9e-16 = 4943 Ex: C = 8.9e-16 * 15 * 15 =200.25 f 15um - 4.4p/200.25f = 21.9725

Layout of Capacitor 2012/7/26

Layout of OP Amp (1/3) 2012/7/26

Layout of OP Amp (2/3) 2012/7/26

Layout of OP Amp (3/3) 2012/7/26

Homework 使用第一次作業的 DFF 建構成 8-bit Johnson Counter, 並將電路畫成 layout, 並完成 DRC,LVS 之驗證 Hint: 先個別完成 inverter NAND DFF 等小電路之佈局和驗證, 再利用呼叫 instance( 快速鍵 i ) 的方式引入並組合請於下星期四上課前繳交報告

80 / 54 繳交作業格式 Schematic 全電路, 包含子電路的電路圖 Layout 將面積大小標出 DRC & LVS 驗證都必須通過假錯和金屬密度不足可容忍模擬 Johnson Counter 的最快操作頻率請說明如何模擬

CH7 Advanced Layout ref: 中山大學電機工程系 VLSI 設計實驗室教學訓練資料

Outline Resister Capacitor Layout of a Wide MOS Layout of a matched transistor pair Layout of a simple current mirror

電阻 ( 如何產生電阻?) 電阻材質 + RDUMMY + 導體 + 接點電阻大小 L/W * 單位面積阻值右表是台積電.35 製程 2P4M 的阻值列表

電阻 (poly2 畫出一個 1 kω 電阻來當例子 ) 步驟一 : 畫一個 1 kω 電阻的電路圖當測試

電阻 (poly2 畫出一個 1 kω 電阻來當例子 ) 步驟二 : 畫出如下之圖形, 其中 RPDUMMY 所覆蓋 POLY2 之面積即為電阻面積 (L=3 um W=1 um)

電阻 (poly2 畫出一個 1 kω 電阻來當例子 ) 步驟三 :RUN LVS 並修改 netlist 檔 5 1 4 3 2

電阻 (poly2 畫出一個 1 kω 電阻來當例子 ) 步驟四 : 根據 LVS 之結果修改長寬比例

Using Unit Resister Strips

Guard Ring Protection(1/2)

Guard Ring Protection(2/2)

Matching-Interdigitated Style(1/3)

Matching-Interdigitated Style(2/3)

Matching-Interdigitated Style(3/3)

Protection Using Dummy Strips

電容 ( 如何產生電容?) 電容 POLY1 + POLY2 + METAL + CONT 電容大小 W*L * 單位面積電容值

電容 ( 利用 poly1 和 poly2 產生電容 ) 其中 CDUMMY 所覆蓋 POLY2 之面積即為電容面積

電容 ( 理想電容畫法 ) 為了避免角落處有電荷累積

Using Unit Capacitance Strips(1/2)

Using Unit Capacitance Strips(2/2)

Layout of a Wide MOS Have to be a finger type

Layout of a matched transistor pair

Layout of a simple current mirror

Rules of Thumbs(1/3) Make contact wherever they are allow.

Rules of Thumbs(2/3) Use dummy strips wherever the circuit are sensitive.

Rules of Thumbs(3/3) All of the MOS are pointing in the same direction.

其他技巧善用 Make Cell 與 Flatten

其他技巧 CTRL + F & SHIFT + F

其他技巧橫的走線跟直的走線, 最好能夠用統一的 Metal 如右圖, 橫線皆使用 Metal2, 直線皆使用 Metal1

教育性晶片面積規定 0.35um 教育性晶片面積必須小於或等於 1.5*1.5(mm2), 所以 core layout 出來的面積請不要超過 600 um * 600 um

CH 8 POST-LAYOUT SIMULATION ref: 中山大學電機工程系 VLSI 設計實驗室教學訓練資料

Outline Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

Calibre PEX

Why? 佈局產生的寄生效應, 將影響電路效能電阻電容等必須做佈局後的模擬, 以確定電路工作正常 1. 2. 3. PEX (post extract): 將 layout 轉成 netlist 產生模擬所需訊號源與模擬參數使用 off-line HSPICE 模擬

PEX (1/7) Open your layout Calibre >> Run PEX

PEX (2/7) Choose your Rules and Directory /home/xxxx/1p6m18/calibre/rcx/calibre.rcx 於製程資料夾下創建一資料夾 PEX

PEX (3/7) Inputs >> Layout select

PEX (4/7) Inputs >> Netlist select

PEX (5/7) Outputs

PEX (6/7) Run PEX 成功後將會跳出此視窗 xxx.pex.netlist

PEX (7/7) It will create three files in your PEX Run Directory : xxx.pex.netlist xxx.pex.netlist.xxx.pxi xxx.pex.netlist.pex

Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

Post-Layout Simulation

Post-Layout Simulation (1/13) Make new directories, example: <hspice> <dff>. Copy dff.pex.netlist, dff.pex.netlist.dff.pxi, dff.pex.netlist.pex, from <PEX> to <dff> Then copy dff_symbol.sp, from your pre-sim spice code to <dff>

Post-Layout Simulation (2/13) Edit SP 檔 EX. dtpad dff_symbol.sp & Schematic information Top schematic description delete dff symbol description

Post-Layout Simulation (3/13) dff symbol description delete

Post-Layout Simulation (4/13) Deleted Deleted

Post-Layout Simulation (5/13) Include dff.pex.netlist

Post-Layout Simulation (6/13) Or.include DFF.pex.netlist.include DFF.pex.netlist

Post-Layout Simulation (7/13) Included

Post-Layout Simulation (8/13) Delete VDD! and GND!

Post-Layout Simulation (9/13) Change port position and symbol name. Change symbol name from D_FF to DFF. After changing

Post-Layout Simulation (10/13) 如果是使用.include DFF.pex.netlist 指令則須修改 DFF.pex.netlist 檔案 Delete VDD! and GND!

Post-Layout Simulation (11/13) 並對應到 SP 檔 SP 檔 DFF.pex.netlis

Post-Layout Simulation (12/13) Under.option, key in +post acct. For Awaves

Post-Layout Simulation (13/13) Save as XXXOOO.sp. (Different name from dff_symbol.sp ) Ex: dff_include_pex.sp or dff_postsim.sp

Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

Off-line HSPICE Part 1

Off-line HSPICE (1/1) Key in: hspice dff_postsim.sp > dff_postsim.log & If it succeed, you will see hspice job concluded. If you see hspice job aborted, find the errors in dff_postsim.log.

Off-line HSPICE Part 2

.MEASURE Statement 利用.meas 來找出 rise time,fall time 等 TRIG TARG FIND WHEN PARAM(PAR)

TRIG TARG 利用此指令來找 rise time fall time 與 Delay 範例 :.meas tran trise trig Q val= vddd*0.1 TD=1n rise=1 + targ Q val= vddd*0.9 TD=1n fall=1.meas tran tprogh trig C val= vddd*0.5 TD=1n rise=1 + targ Q val= vddd*0.5 TD=1n rise=1

FIND WHEN 利用此指令來找出某點電壓範例 :.meas tran result find vout when vin=2.5 rise=1.meas tran result find vout at=30n

PARAM 利用此指令來找出電壓差範例 :.meas tran VGS PARAM = V(VG) V(VS)

Off-line HSPICE Part 3

Optimization(1/7) 利用 Hspice 來做電路最佳化可執行. DC. AC. TRAN 等分析

Optimization(2/7) 變數設定.PARAM parameter = OPTX(init,min,max,inc) EX:.PARAM wp = OPT1(2u,1u,10u,0.005u) Hspice 由 2u 開始猜測最高不超過 10u, 最低不低於 1u Wp 每次調整的值為 +0.005u 或 -0.005u 猜測值必須介於最高值與最低值之間

Optimization(3/7) 最佳化分析控制參數.MODEL model_name OPT (parameter ) RELIN: 輸入變數變異容忍值, 預設為 0.001 RELOUT: 輸出變數變異容忍值, 預設為 0.001 ITROPT: 總遞迴次數, 預設為 20 次

Optimization(4/7) 各種分析控制.DC(.TRAN,.AC).. SWEEP OPTIMIZE=OPTXXX RESULT = XXX MODEL = XXX.MEASURE 設定.MEAS.. GOAL = XXX

Optimization(5/7) 範例 : 定義反相器的 rise time, 找出 PMOS 寬度

Optimization(6/7) 將 Wp = 2.63u 再跑一次最佳化

Optimization(7/7) Perfect!!,Wp = 2.865u

PVT corner

Why need PVT corner simulation? 預先模擬可能發生的結果來避免錯誤的發生, 以提高晶片的可靠度模擬最主要影響晶片效能的三個參數 (PVT) 製程 (Process): (tt, ss, ff, [sf, fs]) 系統電壓 (Voltage): (vdd ±10%) 溫度 (Temperature)

製程 (Process) 飄移 TT FF SS FS SF Typical Fast Slow 指 nmos 指 pmos

PVT corner simulations (1/5) Display in Awaves Design browser window. Set 1.8 as a parameter VCCC.

PVT corner simulations (2/5) The temperature of tr0 TT model tr1: tr2: Change VCCC to 1.98 Change TEMP to 75 Change library model to FF.alter 代表模擬其它參數和環境的情況

PVT corner simulations (3/5) awaves &

PVT corner simulations (4/5) cscope &

PVT corner simulations (5/5) sx -w &

量測檔 (ma,mt,ms) 合併將 HSPICE 執行後產生的量測檔 (ma,mt,ms) 合併與整理成單一檔案 (*.csv Excel 可讀檔案 ) mx2csv hspicefilename.m?# output.csv [-option] -A : 無任何設定 -C : 刪除註解 (m? 檔最上方之註解說明 ) -T : 刪除標題 ($.TITLE 開頭 ) -M : 移除數值的名稱 ( 必須與 -R 一起使用 ) -R # : 設定一行有幾個項目 -i # #: 批次處理

量測檔 (ma,mt,ms) 合併 mx2csv input.mt0 output.csv -R 6 -T C 一行有 6 個項目移除註解與標題將 input.mt0 檔案內容加入至 output.csv mx2csv input.mt output.csv -i 0 2 -R 6 -T C 將 input.mt0~2 檔案內容加入至 output.csv

Monte Carlo Method

Monte Carlo Method (1/3) 用在數位為了產生亂數區間, 如果是類比則不需要設定此項, 而有設定亂數區間才需設定 sweep monte limit(dc 電壓準位, 最大隨機 AC 振幅 ) 因此, 若是 TSMC35 製程的電壓為 3.3V 則使用 limit(1.65, 1.65)

Monte Carlo Method (2/3) Repeat 30 times Measure the average, maximum and minimum power. 類比.meas average_power avg power.meas max_power max power.meas min_power min power

Monte Carlo Method (3/3) See the power consumption in XXX.mt? Ex: DFF.mt2

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PAD

TSMC PAD (.35) Input Cells: PDIZ, PDIANAx(P) Output Cells: PDTxxTZ, PDIANAx(P) VDD, VSS Cells: PVDDxZ, PVSSxZ Power Cut Cell: PRDIODEx Feeder Cells: PFEEDx, PCORNERx xx 表示數字部分, 代表其驅動能力或類型可以做 DRC 驗證無法做 LVS 驗證 post-sim!!

TSMC PAD (.35) Input PAD 的接法 PDIZ:C 接 core 的輸入訊號只能接在 X 範圍內 VSS VDD C

TSMC PAD (.35) Output PAD 的接法 PDTXXTZ:I 接 core 的輸出 OEN=0 為啟用,OEN=1 輸出為高阻抗 I VSS OEN VDD

TSMC PAD (.35) Power PAD 的接法 PVDD1Z:VDD 接到 core 的 VDD PVSS1Z :VSS 接到 core 的 GND PVDD2Z: 僅提供 PAD 電源 PVSS2Z : 僅提供 PAD 電源 PVDD3Z: 同時提供 core 與 PAD 電源 PVSS3Z : 同時提供 core 與 PAD 電源

TSMC PAD (.35) Corner 與 Feeder 將斷開之 Power line 連接起來

TSMC PAD (.35) Power Cut 將 Power line 斷開

TSMC PAD (.35) 紫色線對齊, 不讓 PAD 重疊

工研院 PAD (.18) Input Cells: AIN_18, DIN_18 Output Cells: OUxx_18, TRxx_18 Bidirectional Cells: BIxx_18 VDD, VSS Cells: VDDE, VDDI, VSSE, VSSI Power Cut Cell: Power_cut Feeder Cells: Feeder_xx, Corner xx 表示數字部分, 代表其驅動能力或寬度可以做 DRC 驗證可以做 LVS 驗證 post-sim!!

工研院 PAD (.18) Input PAD 的接法 AIN_18( 類比 ):Z 連接輸入, 使用 Metal 2 也能用來做類比輸出

工研院 PAD (.18) Input PAD 的接法 DIN_18( 數位 ):Z 接輸入, 可使用 Metal 1 或 Metal 2 包含輸入電阻

工研院 PAD (.18) Output PAD 的接法 OUxx_18:I 接 core 的輸出, 可使用 Metal 1 或 Metal 2 包含輸出緩衝器, 故輸出訊號為反相 ( 注意!)

工研院 PAD (.18) Tri-State Output PAD 的接法 TRxx_18:IA 與 IB 接 core 的輸出, 可使用 Metal 1 或 Metal 2 包含輸出緩衝器

工研院 PAD (.18) Power PAD 的接法 VDDI:VDD 接到 core 的 VDD VSSI :VSS 接到 core 的 GND VDDE: 僅提供 PAD 電源 VSSE : 僅提供 PAD 電源

LVS 驗證先做完 CORE 的 LVS 再進行 whole chip LVS 將 CORE 的電源修改成其它名字 (Ex. vddd 與 gndd).global vdd! gnd! vddd gndd NMOS 的 Bulk 端還是必須要是 gnd! 製程文件 \IO

小技巧 (1/2) 運用熱鍵 ctrl+f shift+f

小技巧 (2/2)

注意事項 (1) 防止 crosstalk

注意事項 (2) 數位與類比 layout 分開, 並分別用 Guard Ring 圍起來, 且各自有 VDD 與 GND Guard Ring 獨自接一個 GND 並用 Power Cut 與其它 PAD 斷開數位的 VDD(GND) 用電感與類比的 VDD(GND) 連接 VDD 與 GND 之間接電容數位與類比的 PAD 用 Power Cut 斷開

注意事項 (3)

注意事項 (4) Cell name 命名時不可命名為 PAD!! 仔細檢查訊號線是否有接到 PAD 上訊號接 PAD 時盡量不要覆蓋, 較容易分辨出是否為 PAD 內的 DRC 錯誤 Power ring 接線時注意 VDD 跟 GND 不要短路訊號線 Label 盡量打在 PAD 連接處, 做 LVS 時較能發現錯誤

注意事項 (5) Power ring 一般使用 20 um 1 um 的金屬線約可承受 1 ma 電流太寬之金處線 (0.18 與 0.35 製程皆為 35 um) 會有 DRC 錯誤, 若須較大電流需將金屬線分割

注意事項 (6) 約每 7~8 個 PAD 使用一組 Power PAD 因教育性晶片有面積限制 (0.35:1500*1500 um 2, 0.18:1100*1100 um 2 ),0.35 um 製程只能使用 36 個 PAD, 故訊號腳位只有 28 個

Bonding Wire

Agilent 與 Tektronix 示波器電壓被動炭棒規格表

Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

GDS FILE

What is GDS file? 最後下線要交給 CIC 的檔案格式儲存 layout 的檔案格式 Ex. PVDD2Z.gds, PDT16TZ.gds, ADDER.gds, STC18io_18T.db

如何使用? 從 layout view 匯出成為 GDS file icfb file export stream 從 GDS file 匯入成為 layout view icfb file import stream

Stream out (1/2) 1 2 6 4 5 3 7

Stream out (2/2) 看見 JC8.gds!!

1 Stream in (1/3) 2 8 3 6 7 4 5 9

Stream in (2/3) Library Name 另外命名 Top Cell Name 必須與原本相同

Stream in (3/3) 看見 JC8!! ( 打開 layout 確認無誤 )