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岑完于颜
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1 第 10 章シリアル通信制御回路大阪大学大学院情報科学研究科今井正治 /01/ , Masaharu Imai 1

2 内容 RS232C の仕様 Dsub 9 ピンコネクタパリティの生成とチェックデータの送受信手順クロック生成回路 VHDL での記述例 2007/01/ , Masaharu Imai 2

3 RS232C コンピュータ (DTE) と回線終端装置 (DCE) 間の標準シリアルインタフェース DTE: Data Terminal Equipment ( コンピュータなど ) DCE: Data Circuit Equipment ( モデムなど ) コンピュータ (DTE) RS232C モデム (DCE) 通信回線 ( 電話回線 ) モデム (DCE) RS232C コンピュータ (DTE) 2007/01/ , Masaharu Imai 3

4 RS232C の応用コンピュータとモデムストレートケーブルコンピュータ同士クロスケーブルコンピュータ (DTE) RS232C モデム (DCE) コンピュータ (DTE) RS232C コンピュータ (DTE) I/O 装置 ( プリンタ, プロッタなど ) には DCE 仕様の製品と DTE 仕様の製品があるので注意が必要 2007/01/ , Masaharu Imai 4

5 タイムチャートデータ通信可能期間 DTR (DTE) DSR (DCE) RTS (DTE) CTS (DCE) DCD (DCE) TxD (DTE) RxD (DCE) 送信可能受信可能 2007/01/ , Masaharu Imai 5

6 DTE と DCE との間のデータ通信手順 DTE 1. DTR を ON にする 2. DSR が ON になるまで待つ 3. 送信または受信を繰り返す 4. DTR を OFF にする DCE 1. DSR を ON にする 3. 送信または受信を繰り返す 4. DSR を OFF にする 5. DSR が OFF になるまで待つ 2007/01/ , Masaharu Imai 6

7 DTE から DCE へのデータの送信手順 DTE 1. RTS を ON にする DCE 1. CTS を ON にする 2. CTS が ON になるまで待つ 3. データを送信する 3. データを受信する 4. RTS を OFF にする 4. CTS を OFF にする 5. CTS が OFF になるまで待つ 2007/01/ , Masaharu Imai 7

8 DCE から DTE へのデータの送信手順 DTE DCE 1. DCD を ON にする 1. DCD が ON になったのを認識 2. データを送信する 2. データを受信する 3. DCD を OFF にする 3. DCD が OFF になったのを認識 2007/01/ , Masaharu Imai 8

9 信号名一覧慣用略号 JIS 略号信号の意味 FG 保安用接地 (Frame Ground) TxD RxD RTS CTS DSR SD RD RS CS DR 送信データ受信データ送信要求送信可データセットレディ GND SG 信号用接地 ((Signal) Ground) DCD CD データチャネル受信キャリア検出 DTR ER データ端末レディ RI CI 被呼表示 2007/01/ , Masaharu Imai 9

10 RS232C の信号レベル状態 L H 電圧 -25 ~ -3 V +3 ~ +25 V 論理 1 0 名称マークスペース 2007/01/ , Masaharu Imai 10

11 データ線上の信号の例 D 7 D 6 D 5 D 4 D 3 D 2 D 1 D 0 データスペース (H) マーク (L) スタートビット D 0 1 D 1 0 D 2 D 3 D 4 D データビット D 6 0 D 7 0 ストップビット 2007/01/ , Masaharu Imai 11

12 パラメータのまとめパラメータビットレート (bps, baud) データ長パリティスタートビットストップビット値 300, 600, 1200, 2400, 4800, 9600, 19.2K, 38.4K, 57.6K, 115.2K など 7 bit または 8 bit 偶数 / 奇数 / なし 1 bit 1 bit, 1.5 bit または 2 bit 2007/01/ , Masaharu Imai 12

13 内容 RS232C の仕様 Dsub 9 ピンコネクタパリティの生成とチェックデータの送受信手順クロック生成 VHDL での記述例 2007/01/ , Masaharu Imai 13

14 9 ピン Dsub インタフェース 9 ピン Dsub コネクタ ( オス ) ピン番号と信号名の対応ピン番号信号名 1 CD 2 RD 3 TD (SD) 4 DTR 端末側通信可能 5 GND 6 DSR ホスト側通信可能 7 RTS 8 CTS 9 RI 2007/01/ , Masaharu Imai 14

15 DTE と DCE の接続 ( ストレート接続 ) DTE ( 端末 ) TD RD RTS CTS CD DTR DSR RI GND TD RD RTS CTS CD DTR DSR RI GND DCE ( ホスト, モデム ) 2007/01/ , Masaharu Imai 15

16 DTE と DTE の接続 ( クロス / リバース接続 ) DTE ( 端末 ) TD RD RTS CTS CD DTR DSR RI GND (OPEN) TD RD RTS CTS CD DTR DSR RI GND DTE ( 端末 ) 2007/01/ , Masaharu Imai 16

17 内容 RS232C の仕様 Dsub 9 ピンコネクタパリティの生成とチェックデータの送受信手順クロック生成 VHDL での記述例 2007/01/ , Masaharu Imai 17

18 パリティビットデータ中の 1 の個数が偶数または奇数になるように調整するためのビット偶数パリティ (31H) (B1H) 奇数パリティ (31H) (31H) RS232C ではデータ長が 7 ビットの場合に付けることができる 2007/01/ , Masaharu Imai 18

19 パリティ生成回路 o_eb d[6] d[5] d[4] d[3] d[2] d[1] d[0] p = d[0] d[1] d[2] d[3] d[4] d[5] d[6] o _ eb 2007/01/ , Masaharu Imai 19

20 パリティ検査回路 d[7] d[6] d[5] d[4] o _ eb = d[0] d[1] d[2] d[3] d[3] d[2] d[4] d[6] d[5] d[7] d[1] d[0] 2007/01/ , Masaharu Imai 20

21 内容 RS232C の仕様 Dsub 9 ピンコネクタパリティの生成とチェックデータの送受信手順クロック生成 VHDL での記述例 2007/01/ , Masaharu Imai 21

22 データ線上の信号の例 D 7 D 6 D 5 D 4 D 3 D 2 D 1 D 0 データスペース (H) マーク (L) スタートビット D 0 1 D 1 0 D 2 D 3 D 4 D データビット D 6 0 D 7 0 ストップビット 2007/01/ , Masaharu Imai 22

23 データの送信手順 (DTE 側 ) 1. RTS( 送信要求 ) を H にする 2. CTS( 送信可 ) が H になるまで待つ 3. スタートビットを送信する 4. データのLSBから順に送信する 5. ストップビットを送信する 6. 3~5を繰り返す 7. RTS を L にする 8. CTS が L になるのを待つ 9. 終了 2007/01/ , Masaharu Imai 23

24 データの受信手順 (DCE 側 ) 1. 受信が可能な状態で RTS( 送信要求 ) が H になったら,CTS( 送信可 ) を H にする 2. スタートビットを受信する 3. データの LSB から順に受信する 4. ストップビットを受信する 5. 2~4 を繰り返す 6. RTS が L になったら,CTS を L にする 7. 終了 2007/01/ , Masaharu Imai 24

25 データのサンプリング T T, 1.5T, 2T スペースマーク STA D0 D1 D2 D3 D4 D5 D6 D7 STO T/16 T/2 T T T T T T T T T T/2 2007/01/ , Masaharu Imai 25

26 データのサンプリング手順 1. T/16 時間ごとにデータをサンプリングして, スタートビットを見つける 2. T/2 時間後にスタートビットを確認するスタートビットに一致しなければエラー 3. T 時間ごとにデータをサンプリングする 7 点または 8 点 4. T 時間後にストップビットを確認するストップビットに一致しなければエラー 2007/01/ , Masaharu Imai 26

27 送信モジュールコントローラの状態遷移 IDLE: sent <= 1 start = 1 SEND_0: sent <= 0 start = 0 & done_s = 1 SEND_1: start_s <= 1 done_s = 1 done_s = 0 SEND_2: start_s <= /01/ , Masaharu Imai 27

28 送信モジュールの状態遷移 IDLE: done <= 1 rts <= 0 txd <= STOP_BIT start_s = 1 SEND_RDY: done <= 0 rts <= 1 cts = 1 SEND_START_B: txd <= START_BIT bit_pos := 0 SEND_STOP_B: txd <= STOP_BIT bit_pos = 8 SEND_DATA: txd <= d_in(bit_pos) bit_pos := bit_pos /01/ , Masaharu Imai 28

29 内容 RS232C の仕様 Dsub 9 ピンコネクタパリティの生成とチェックデータの送受信手順クロック生成 VHDL での記述例 2007/01/ , Masaharu Imai 29

30 通信に必要なクロック周波数通信速度 R (bps) クロック周波数 (R x 16) (khz) = 9.6 / = 19.2 / 2 1, = 38.4 / 2 2, = 76.8 / 2 4, = / 2 9, = / 2 19, = / 2 38, = / 3 57, = / 2 115, /01/ , Masaharu Imai 30

31 RS-232C 用のクロック生成について基本クロックを 33 MHz とする基本クロックをカウンタを用いて分周する 38.4 kbps 以外はすぐ上の通信速度に必要なクロックを 2 分周すれば得られる 38.4 kbps の場合は kbps に必要なクロックを 3 進カウンタで分周すれば良いデューティ比が 1:2 になるが単相同期回路であれば実用上差し支えない最初に 9 進カウンタで分周する 33,000 / (1,843.2 x 2) = /01/ , Masaharu Imai 31

32 RS-232C 用のクロック生成回路 33 MHz 9 進カウンタ 3,666.7 khz 4 進カウンタ 1833,3 khz, khz 3 進カウンタ 256 進カウンタ 1,222.2 khz ( デューティ比 2:1) khz, khz, khz, 76.4 khz,..., 4.8 k Hz 2007/01/ , Masaharu Imai 32

33 クロック生成回路の誤差の評価 bps 必要なクロック (khz) 生成されたクロック (khz) 誤差 (%) % % 1, % 2, % 4, % 9, % 19, % 38, % 57, % 115, % 2007/01/ , Masaharu Imai 33

34 VHDL での記述例汎用カウンタクロック生成回路 RS232C データ送信回路 RS232C データ受信回路 2007/01/ , Masaharu Imai 34

35 汎用カウンタの記述 (1) File : counter.vhd -- Author : Masaharu Imai -- Date : 2004/02/24 -- Version : Abstract : generic n bit counter -- Modification History: -- Date By Version Change Description -- ================================================= /02/21 MI 1.0 Original /02/24 MI 1.1 MAX_VAL was added -- ================================================= /01/ , Masaharu Imai 35

36 汎用カウンタの記述 (2) library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is generic( NBIT: natural := 16; MAX_VAL: natural := 0 ); port( clock: in std_logic; reset: in std_logic; count: out std_logic_vector( NBIT-1 downto 0 ); carry: out std_logic ); end entity counter; 2007/01/ , Masaharu Imai 36

37 汎用カウンタの記述 (3) architecture behavior of counter is begin process( clock, reset ) variable count_val: std_logic_vector( NBIT-1 downto 0 ); variable carry_val: std_logic; begin if reset = '1' then count_val := ( others => '0' ); carry_val := '0'; elsif clock'event and clock = '1' then count_val := count_val + 1; if count_val = MAX_VAL then count_val := ( others => '0' ); carry_val := '1'; 2007/01/ , Masaharu Imai 37

38 汎用カウンタの記述 (4) else carry_val := '0'; end if; end if; count <= count_val; carry <= carry_val; end process; end architecture behavior; 2007/01/ , Masaharu Imai 38

39 RS232C 用クロック生成回路の記述 (1) File : rs232c_clk_gen.vhd -- Author : Masaharu Imai -- Date : 2005/05/09 -- Version : Abstract : Clock generator for RS232C clk_out(9): 4.8 khz for 300 bps -- clk_out(8): 9.6 khz for 600 bps -- clk_out(7): 19.2 khz for 1.2 kbps -- clk_out(6): 38.4 khz for 2.4 kbps -- clk_out(5): 76.8 khz for 4.8 kbps -- clk_out(4): khz for 9.6 kbps -- clk_out(3): khz for 19.2 kbps -- clk_out(2): khz for 38.4 kbps 2007/01/ , Masaharu Imai 39

40 RS232C 用クロック生成回路の記述 (2) -- clk_out(1): khz for 57.6 kbps -- clk_out(0): khz for kbps Modification History: -- Date By Version Change Description -- ================================================= /11/06 MI 1.0 Original /12/23 MI 1.1 Bug Fixed /05/09 MI 1.2 Clock port renamed -- ================================================= /01/ , Masaharu Imai 40

41 RS232C 用クロック生成回路の記述 (3) library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rs232c_clk_gen is port( clk_33mhz: in std_logic; reset: in std_logic; clk_out: out std_logic_vector( 9 downto 0 ) ); end entity rs232c_clk_gen; 2007/01/ , Masaharu Imai 41

42 RS232C 用クロック生成回路の記述 (4) architecture structure of rs232c_clk_gen is component counter is generic( NBIT: natural := 16; MAX_VAL: natural := 0 ); port( clock: in std_logic; reset: in std_logic; count: out std_logic_vector( NBIT-1 downto 0 ); carry: out std_logic ); end component counter; signal count_1: std_logic_vector( 3 downto 0 ); signal count_2: std_logic_vector( 1 downto 0 ); signal count_3: std_logic_vector( 1 downto 0 ); signal count_4: std_logic_vector( 7 downto 0 ); 2007/01/ , Masaharu Imai 42

43 RS232C 用クロック生成回路の記述 (5) begin signal carry_1: std_logic; signal carry_2: std_logic; signal carry_3: std_logic; signal carry_4: std_logic; CNT_1: counter generic map( -- First Base Clock 33 MHz / 9 NBIT => 4, MAX_VAL => 9 ) port map( clock => clk_33mhz, reset => reset, count => count_1, carry => carry_1 ); 2007/01/ , Masaharu Imai 43

44 RS232C 用クロック生成回路の記述 (6) CNT_2: counter generic map( NBIT => 2, MAX_VAL => 0) port map( clock => carry_1, reset => reset, count => count_2, carry => carry_2 ); CNT_3: counter generic map( NBIT => 2, MAX_VAL => 3) port map( clock => carry_1, reset => reset, count => count_3, carry => carry_3 ); khz and K Hz -- Second Base Clock 2007/01/ , Masaharu Imai 44

45 RS232C 用クロック生成回路の記述 (7) CNT_4: counter generic map( NBIT => 8, MAX_VAL => 0) port map( clock => carry_3, reset => reset, count => count_4, carry => carry_4 ); khz to khz clk_out <= count_4 & count_2; end architecture structure; 2007/01/ , Masaharu Imai 45

46 RS232C データ送信回路 (1) File : SEND.vhd -- Author : Masaharu Imai -- Date : 2004/10/15 -- Version : Abstract : RS232C 送受信回路 (4 線式 )Version 1 -- 送信のみ, データ長 : 8 bit, ストップビット 1 bit -- Modification History: -- Date By Version Change Description -- ================================================ /10/15 MI 1.0 Original -- ================================================ /01/ , Masaharu Imai 46

47 RS232C データ送信回路 (2) library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity send is port( clock: in std_logic; reset: in std_logic; start: in std_logic; done: out std_logic; d_in: in std_logic_vector( 7 downto 0 ); cts: in std_logic; rts:out std_logic; txd: out std_logic ); end entity send; 2007/01/ , Masaharu Imai 47

48 RS232C データ送信回路 (3) architecture behavior of send is constant START_BIT: std_logic := '1'; constant STOP_BIT: std_logic := '0'; signal clk_16: std_logic; begin CLK_DIV: process ( clock, reset ) variable clk_16v: std_logic; variable cnt_8: natural range 0 to 7; begin if reset = '1' then clk_16v := '0'; cnt_8 := 0; 2007/01/ , Masaharu Imai 48

49 RS232C データ送信回路 (4) elsif clock'event and clock = '1' then if cnt_8 = 7 then clk_16v := not clk_16v; cnt_8 := 0; else cnt_8 := cnt_8 + 1; end if; end if; clk_16 <= clk_16v; end process CLK_DIV; 2007/01/ , Masaharu Imai 49

50 RS232C データ送信回路 (5) SEND_DATA: process ( clk_16, reset, start, d_in, cts ) type status_t is ( IDLE, SEND_RDY, SEND_START_B, SEND_DATA, SEND_STOP_B ); variable done_s: std_logic; variable status: status_t; variable bit_pos: natural range 0 to 8; begin if reset = '1' then status := IDLE; done <= '1'; rts <= '0'; txd <= STOP_BIT; 2007/01/ , Masaharu Imai 50

51 RS232C データ送信回路 (6) elsif clk_16'event and clk_16 = '1' then case status is when IDLE => -- Wait until start = '1' done <= '1'; rts <= '0'; txd <= STOP_BIT; if start = '1' then status := SEND_RDY; end if; when SEND_RDY => -- Wait until cts = '1' done <= '0'; rts <= '1'; if cts = '1' then status := SEND_START_B; end if; 2007/01/ , Masaharu Imai 51

52 RS232C データ送信回路 (7) when SEND_START_B => -- Send START BIT txd <= START_BIT; bit_pos := 0; status := SEND_DATA; when SEND_DATA => -- Send data bit txd <= d_in( bit_pos ); bit_pos := bit_pos + 1; if bit_pos = 8 then status := SEND_STOP_B; end if; when SEND_STOP_B => -- Send STOP BIT txd <= STOP_BIT; status := IDLE; end case; end if; 2007/01/ , Masaharu Imai 52

53 RS232C データ送信回路 (8) end process SEND_DATA; end architecture behavior; 2007/01/ , Masaharu Imai 53

54 RS232C データ受信回路 (1) File : RECEIVE.vhd -- Author : Masaharu Imai -- Date : 2004/10/15 -- Version : Abstract : RS232C 送受信回路 (4 線式 )Version 1 -- 受信のみ, データ長 : 8 bit, ストップビット 1 bit -- Modification History: -- Date By Version Change Description -- ================================================= /10/15 MI 1.0 Original -- ================================================= /01/ , Masaharu Imai 54

55 RS232C データ受信回路 (2) library ieee; use ieee.std_logic_1164.all; entity receive is port( clock: in std_logic; reset: in std_logic; done: out std_logic; stat: out std_logic; cts: in std_logic; rxd: in std_logic; rts:out std_logic; d_out:out std_logic_vector( 7 downto 0 ) ); end entity receive; 2007/01/ , Masaharu Imai 55

56 RS232C データ受信回路 (3) architecture behavior of receive is constant START_BIT: std_logic := '1'; constant STOP_BIT: std_logic := '0'; begin REC_DATA: process ( clock, reset ) type status_t is ( IDLE, REC_RDY, REC_STB_0, REC_STB_1, REC_DATA_0, REC_DATA_1, REC_SPB_0, REC_SPB_1, SKIP_SPB_0, SKIP_SPB_1 ); variable status: status_t; variable count: natural range 0 to 15; variable bit_pos: natural range 0 to 8; 2007/01/ , Masaharu Imai 56

57 RS232C データ受信回路 (4) begin if reset = '1' then done <= '1'; stat <= '1'; status := IDLE; elsif clock'event and clock = '1' then case status is when IDLE => -- Idle done <= '1'; rts <= '0'; if cts = '1' then status := REC_RDY; end if; 2007/01/ , Masaharu Imai 57

58 RS232C データ受信回路 (5) when REC_RDY => -- Wait START Bit rts <= '1'; count := 7; bit_pos := 0; if cts = '0' then status := IDLE; elsif rxd = START_BIT then status := REC_STB_0; end if; when REC_STB_0 => -- Wait for 1+7 clocks done <= '0'; count := count - 1; if count = 0 then status := REC_STB_1; end if; 2007/01/ , Masaharu Imai 58

59 RS232C データ受信回路 (6) when REC_STB_1 => -- Confirm START_BIT count := 15; if rxd = START_BIT then status := REC_DATA_0; -- OK else status := REC_RDY; -- Error end if; when REC_DATA_0 => -- Wait for 1+15 clocks count := count - 1; if count = 0 then status := REC_DATA_1; end if; 2007/01/ , Masaharu Imai 59

60 RS232C データ受信回路 (7) when REC_DATA_1 => -- Receive data d_out( bit_pos ) <= rxd; bit_pos := bit_pos + 1; count := 15; if bit_pos = 8 then status := REC_SPB_0; else status := REC_DATA_0; end if; when REC_SPB_0 => -- Wait for 1+15 clocks count := count - 1; if count = 0 then status := REC_SPB_1; end if; 2007/01/ , Masaharu Imai 60

61 RS232C データ受信回路 (8) when REC_SPB_1 => if rxd = STOP_BIT then stat <= '1'; -- OK else stat <= '0'; -- Error end if; count := 7; status := SKIP_SPB_0; when SKIP_SPB_0 => count := count - 1; if count = 0 then status := SKIP_SPB_1; end if; -- Confirm STOP_BIT 2007/01/ , Masaharu Imai 61

62 RS232C データ受信回路 (9) when SKIP_SPB_1 => done <= '1'; if cts = '1' then -- Continue status := REC_RDY; else status := IDLE; end if; end case; end if; end process REC_DATA; end architecture behavior; 2007/01/ , Masaharu Imai 62

a b c d e f g C2 C1 2

a b c d e f g C2 C1 2 IN1 IN2 0 2 to 1 Mux 1 IN1 IN2 0 2 to 1 Mux 1 Sel= 0 M0 High C2 C1 Sel= 1 M0 Low C2 C1 1 to 2 decoder M1 Low 1 to 2 decoder M1 High 3 BCD 1Hz clk 64Hz BCD 4 4 0 1 2 to 1 Mux sel 4