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1 应用笔记 TM32F469/479 TM32F7x8/x9 和 TM32L4R9/9 MCU 上的 DI 主机 前言 嵌入式设备中对类似于智能手机的高级图形用户界面的需求不断增长, 为嵌入式系统设计者带来了极大挑战 到目前为止,PI 并口和 RGB 接口已被广泛应用于在 MCU 和显示屏之间建立连接 由于对分辨率和刷新频率的要求越来越高, 需要更多数量的引脚 ( 对于 16.7M 色彩显示屏, 最多为 28 个引脚 ) 和更高的像素时钟频率 这些需求提高了对 MCU 侧的引脚数量要求和总体 PCB 复杂性和成本, 这要归因于板尺寸 路由复杂性和时钟与数据之间的偏差问题 为了解决这些挑战, 意法半导体在市场上推出了首款带有 MIPI DI 主机的 MCU 产品 (TM32F469/479 TM32F7x8/x9 和 TM32L4R9/9) 这些新的具有 DI 主机的 TM32 产品实现了一种更有效的连接到显示屏的方法 MIPI-DI 是一种高速 引脚数量少的串行接口, 用于原本针对移动产业的显示屏 由于在移动手机和平板电脑中的广泛应用,DI 接口越来越普及, 这推动了 DI 显示屏成本的下降, 并使之对其他消费市场产生了吸引力 TM32 MIPI-DI 主机大幅减少了设备的引脚数量, 可与如今市场上随处可见的 DI 显示屏实现轻松连接 得益于它的引脚数量少和低功耗特性,DI 主机是连接显示屏的最有效方式, 特别是对于有严格的尺寸和功耗限制的设备, 例如可穿戴设备 本应用笔记描述了 TM32 微控制器的 DI 主机接口, 重点展示了 DI 主机的不同操作模式, 并提供了根据应用需要选择最佳工作模式的指南 还提供了关于如何根据操作模式配置 DI 主机的实例 相关文档 本应用笔记必须同以下文档 ( 在 上获取 ) 一起阅读 : TM32F76xxx 和 TM32F77xxx 基于 32 位 MCU 的高级 Arm (RM0410) TM32F469xx 和 TM32F479xx 基于 32 位 MCU 的高级 Arm (RM0386) TM324Rxxx 和 TM32L4xxx 基于 32 位 MCU 的高级 Arm (RM0432) 相关的 TM32F469/479 TM32F7x8 TM32F7x9 TM32L4R9xx 和 TM32L49xx 数据手册 2018 年 9 月 DocID Rev 1 [English Rev 2] 1/

2 目录 AN4860 目录 1 标准和参考文献 概述 显示接口 MIPI 显示屏规格标准 TM32 产品支持的显示接口 不同 TM32 微控制器的 DI 主机可用性 DI 主机的优势 智能架构中的 DI 主机 DI 简介 DI 工作模式 指令模式 视频模式 DI 物理层 PHY 配置 PHY 信令模式 数据通道状态 数据通道工作模式 控制模式 高速传输模式 逸出模式 双向通道和总线转向流程 时钟通道功耗模式 低功耗模式 高速模式 超低功耗状态 (ULP) DI 协议 数据包结构 长数据包 短数据包 数据标识符字节 数据保护 (ECC 和校验和 ) 传输结束 (EoT) 数据包 数据包传输模式 /142 DocID Rev 1 [English Rev 2]

3 目录 主机至显示屏数据类型 视频模式数据类型 指令模式数据类型 显示屏至主机数据类型 视频模式接口时序 指令模式下的撕裂效应信号 DI 主机描述 DI 系统级架构 DI 主机构建模块 工作模式 视频模式 使用同步脉冲的非突发模式 使用同步事件的非突发模式 突发模式 视频模式比较 : 适配指令模式 适配指令模式下的显示刷新示例 : 适配指令模式下的部分刷新示例 适配指令模式的优势 撕裂效应管理 APB 指令模式 何时使用 APB 指令模式? 工作模式选择 DI 中断 低功耗模式 DI 主机配置 DI 主机全局配置 DI 调节器配置 时钟配置 DI PLL 配置 TX 逸出时钟配置 次级时钟源设置 DI 主机 PHY 参数 通道数 PHY 时钟和数字部分控制 时钟通道控制 DI Wrapper PHY 参数 DocID Rev 1 [English Rev 2] 3/142 5

4 目录 AN4860 H 位周期设置 协议流控 DI 主机 LTDC 接口配置 颜色编码配置 视频控制信号极性 DI 工作模式配置 通过 LTDC 接口实现视频模式 视频模式选择 视频模式下的 LP 状态 PHY 转换时序配置 LP 转换配置 LTDC 设置 DI 主机视频时序 DI 时钟设置 DI 视频数据包参数 视频模式下的指令传输 帧回应 通过 LTDC 接口实现适配指令模式 DI 指令模式 停止等待时间配置 指令大小 (CMDIZE) LTDC 停机极性 撕裂效应设置 刷新模式 LTDC 设置 指令传输模式 回应请求 TM32CubeMX 配置示例 DI 主机视频突发模式 引脚排列配置 在 RCC 中使能 HE 以 DI 模式使能 LTDC 以视频模式使能 DI 主机 时钟配置 LTDC 时钟配置 DI 时钟配置 LTDC 和 DI 配置 LTDC 配置 DI 主机配置 /142 DocID Rev 1 [English Rev 2]

5 目录 视频突发模式的生成代码示例 使用同步脉冲的 DI 主机非突发模式 指令配置 显示接口配置 DI 主机适配指令模式 引脚配置 时钟配置 LTDC 时钟配置 LTDC 和 DI 配置 LTDC 配置 DI 主机配置 适配指令模式的生成代码示例 DI 主机性能 DI 链路最大带宽对 LTDC 像素时钟的影响 系统限制对 LTDC 像素时钟的影响 DI 链路带宽估计 视频模式 适配指令模式 DI 主机应用示例 小尺寸显示屏驱动示例 大尺寸显示屏驱动示例 支持的设备 结论 版本历史 DocID Rev 1 [English Rev 2] 5/142 5

6 表格索引 AN4860 表格索引 表 1. TM32 产品显示接口 表 2. 以 DI 主机为特色的 TM32 微控制器 表 3. DI 主机相较于其他显示接口的优势 表 4. 数据通道状态和工作模式 表 5. 逸出模式指令 表 6. 主机至显示屏数据类型 表 7. DC 指令列表 表 8. 显示屏至主机数据类型 表 9. DI 主机低功耗模式 表 10. DI 调节器配置寄存器 表 11. DI PLL 配置寄存器 表 12. TX 逸出时钟配置寄存器 表 13. 次级时钟源设置寄存器 表 14. 通道数配置寄存器 表 15. PHY 时钟和数字部分控制寄存器 表 16. 时钟通道控制寄存器 表 17. H 位周期配置寄存器 表 18. 协议流程控制配置寄存器 表 19. 颜色编码配置寄存器 表 20. 视频控制信号极性寄存器 表 21. 视频模式选择寄存器 表 22. PHY 转换时序配置寄存器 表 23. LP 转换配置寄存器 表 24. 显示时序示例 表 25. DI 主机视频时序寄存器 表 26. DI 视频数据包参数寄存器 表 27. 指令传输模式寄存器 表 28. LP 指令数据包大小寄存器 表 29. 帧回应寄存器 表 30. DI 指令模式寄存器 表 31. 停止等待时间时序配置寄存器 表 32. 指令大小寄存器 表 33. LTDC 停机极性 表 34. 撕裂效应设置寄存器 表 35. 刷新模式寄存器 表 36. 指令传输寄存器 表 37. 回应请求寄存器 表 38. 取决于颜色编码和 DI 链路速度的最大像素时钟频率 表 39. 文档版本历史 表 40. 中文文档版本历史 /142 DocID Rev 1 [English Rev 2]

7 图片目录 图片目录 图 1. 具有帧缓冲器和控制器的显示屏架构 图 2. 没有控制器和帧缓冲器的显示屏架构 图 3. DBI 接口示例 图 4. DPI 接口示例 图 5. DI 接口示例 图 6. 具有 DI 主机的 TM32 产品系统架构 图 7. DI 接口概述 图 8. DI 主机和显示接口 图 9. H 和 LP 信号电平 图 10. 基本的高速数据传输 图 11. 高速数据传输模式 图 12. 使用两个数据通道的高速传输 图 13. 使用两个数据通道 字节数为奇数的高速传输 图 14. 间隔独热编码 图 15. 使用间隔独热编码通信的示例 图 16. LPDT 逸出模式序列 图 17. LPDT 有效负载数据 图 18. ULP 逸出模式序列 图 19. 回应触发示例 图 20. 撕裂效应触发示例 图 21. 复位触发示例 图 22. 总线转向流程 图 23. 时钟 H 进入序列 图 24. 时钟 H 退出序列 图 25. H 模式下时钟通道和数据通道的关系 图 26. 时钟通道 ULP 进入序列 图 27. 时钟通道 ULP 退出序列 图 28. 短和长数据包结构 图 29. 长数据包示例 图 30. 数据标识符字节 图 31. 使用 EoT 数据包的 H 传输 图 32. H 模式下使用一个数据通道的短数据包传输 图 33. H 模式下使用两个数据通道的短数据包传输 图 34. 低功耗模式下的短数据包传输 图 35. H 模式下使用一个数据通道的长数据包传输 图 36. H 模式下使用两个数据通道的长数据包传输 图 37. H 模式下使用两个数据通道 有效负载数据具有奇数个字节的长数据包传输 图 38. 低功耗模式下的长数据包传输 图 39. 颜色模式视频数据包 图 40. 关机 / 开启视频数据包 图 41. 同步事件数据包 图 42. 封装像素流,16 位格式, 数据类型 (0x0E) 图 43. 封装像素流,18 位格式, 数据类型 =(0x1E) 图 44. 松散封装像素流,18 位格式, 数据类型 =(0x2E) 图 45. 封装像素流,24 位格式, 数据类型 =(0x3E) 图 46. 通用短写指令 图 47. 通用长写指令 图 48. 通用读指令 DocID Rev 1 [English Rev 2] 7/142 9

8 图片目录 AN4860 图 49. DC 短写指令 图 50. DC 长写指令 图 51. DC 读指令 图 52. 反向通信序列 图 53. 使用同步脉冲的非突发模式 图 54. 使用同步事件的非突发模式 图 55. 突发模式 图 56. TE 序列 图 57. et_tear_scanline DC 长数据包 图 58. DI 构建模块 图 59. 使用同步脉冲的非突发模式下的帧 图 60. 消隐或 LP 的定义 图 61. 使用同步脉冲的非突发模式下的 VACT 区域 图 62. 包含四个块且空包启用的激活行 图 63. 使用同步事件的非突发模式下的帧 图 64. 使用同步事件的突发模式下的 VACT 区域 图 65. 视频突发模式帧 图 66. 突发模式下的激活行 图 67. 视频模式比较 图 68. 通过 WM/WMC 刷新整个屏幕 图 69. 显示屏部分刷新 图 70. 采用自动刷新的适配指令模式流程示例 图 71. 适配指令模式下的显示刷新 图 72. 撕裂效应请求与响应示例 图 73. 具有双 BTA 的 et_tear_scanline DC 指令 图 74. 来自显示屏的撕裂效应触发信号 图 75. 通过引脚报告 TE 图 76. 通过引脚报告撕裂效应放大图 图 77. DI 时钟方案 图 78. 自动时钟通道控制 图 79. 禁用了自动时钟通道控制并且时钟通道始终处于 H 模式的示例 图 80. 读指令后的 BTA 流程 图 81. LP 模式进入流程 图 82. HBP 区域内禁用 LP 图 83. HBP 区域内使能 LP 图 84. 仅在 VA 区域内使能 LP 模式 图 85. 低功耗模式下最后一行 图 86. DI 视频时序配置寄存器 图 87. 突发模式下的视频行 图 88. 包含四个块且空包启用的配置 图 89. 包含四个块且空包未启用的配置 图 90. 使用同步脉冲的非突发模式下的 LPIZE 计算 图 91. 使用同步事件的突发或非突发模式下的 LPIZE 计算 图 92. 突发模式下 VFP 期间的 28 字节 LP 指令 图 93. 延迟到最后一行的 29 字节 LP 指令 图 94. 使用同步脉冲的非突发模式下的 VLPIZE 计算 图 95. 使用同步事件的非突发模式下的 VLPIZE 计算 图 96. 突发模式下的 VLPIZE 图 97. 突发模式下 VACT 期间的 8 字节 LP 指令 图 98. 帧回应示例 图 99. 帧回应放大图 图 100. 使能了回应请求的通用短写指令 /142 DocID Rev 1 [English Rev 2]

9 图片目录 图 101. 使用 HE 的 RCC 配置 图 102. DI 模式下的 LTDC 配置 图 103. 视频模式下的 DI 主机配置 图 104. 视频模式下使用 PLLAI1 的 LTDC 像素时钟配置 图 105. 视频模式下使用 DI PLL 的 DI 时钟配置 图 106. 视频模式下的 LTDC 参数设置 图 107. 视频模式下的 LTDC 层设置 图 108. 视频模式下的数据和时钟通道配置 图 109. 视频模式下的 PHY 时序配置 图 110. 视频突发模式下的指令配置 图 111. 视频突发模式下的显示接口配置 图 112. 视频非突发模式下的指令配置 图 113. 视频非突发模式下的显示接口配置 图 114. DI 适配指令模式的选择 图 115. 适配指令模式下的 LTDC 时钟配置 图 116. 适配指令模式下的 LTDC 参数配置 图 117. 适配指令模式下的数据和时钟通道配置 图 118. 适配指令模式下的 PHY 时序配置 图 119. 适配指令模式下的指令传输配置 图 120. 适配指令模式下的显示接口配置 图 121. 小尺寸显示屏驱动示例 图 122. 大尺寸显示屏驱动示例 DocID Rev 1 [English Rev 2] 9/142 9

10 标准和参考文献 AN 标准和参考文献 本章列出了本文档中使用的标准和参考文献 MIPI 联盟显示串行接口 (DI) 规范 v 年 11 月 22 日 MIPI 联盟显示总线接口 (DBI-2) 规范 v 年 11 月 16 日 MIPI 联盟显示指令集 (DC) 规范 v 年 11 月 22 日 MIPI 联盟显示像素接口 (DPI-2) 规范 v 年 9 月 15 日 MIPI 联盟立体显示格式 (DF) 规范 v 年 11 月 22 日 MIPI 联盟 D-PHY 规范 v 年 11 月 7 日 10/142 DocID Rev 1 [English Rev 2]

11 概述 2 概述 显示屏串行接口 (DI) 是由 MIPI( 移动产业处理器接口 ) 联盟定义的高速串行协议, 提供显示模块与主机处理器之间的连接 TM32 是市场上首款具有集成 DI 主机的 MCU 产品 (TM32F469/479 TM32F7x8/x9 和 TM32L4R9/9) TM32 DI 主机提供高度集成的解决方案, 这要得益于它的内部 MIPI D- PHY 专用 PLL 和 1.2 V 调节器 DI 主机提供速度高达 1 Gb/s 的高速通信接口 DI 主机允许微控制器使用更少的引脚与显示屏连接, 无需外部电桥 DI 接口完全可配置, 可与目前市售的 DI 兼容显示屏实现轻松连接 应用可受益于 DI 主机支持的轻松连接和更少引脚数, 降低了 PCB 复杂性和系统总成本 DI 主机与 LCD-TFT 显示控制器 (LTDC) 深度集成, 用于简化应用开发和移植 TM32 DI 主机提供可扩展的架构 根据带宽要求, 用户可以选择一个或两个数据通道 2.1 显示接口 根据显示屏是否具有内部控制器和帧缓冲器, 可将显示屏分为两类 : 显示模块具有显示控制器和帧缓冲器 : 它们集成了图形 RAM(GRAM), 用于存储要显示的帧, 并具有控制刷新操作的显示控制器 MCU 使用一组指令更新显示屏的帧缓冲器内容 显示屏依赖其内部控制器和帧缓冲器来执行刷新操作, 无需 MCU 的干预 显示模块无显示控制器和帧缓冲器 : 这些显示屏依赖于 MCU 发送数据和视频时序信息的实时像素流, 以便刷新显示 这些不同类型的显示屏采用不同类型的显示接口 : 至有控制器和帧缓冲器的显示模块的接口 : PI 接口 : 使用的引脚很少 ( 最多 6 个引脚 ), 但速度很慢且不适合动画 并行接口 : 使用并行总线发送指令和数据, 因此拥有的带宽高于 PI 接口 常见的并行接口有 Motorola 6800 总线和 Intel 8080 总线 并行接口需要最多 22 个引脚 (16 个数据信号和 6 个控制信号 ) 显示控制器和 GRAM 帧缓冲器位于显示侧 MCU 发送更新显示屏 GRAM 的指令 更新将一次完成 图 1 显示的是集成了帧缓冲器和显示控制器的显示屏架构及其相应的接口方案 : DocID Rev 1 [English Rev 2] 11/

12 概述 AN4860 图 1. 具有帧缓冲器和控制器的显示屏架构 MCU Moto 6800 Intel 8080 PI GRAM 60 Hz LCD / OLED GRAM@60 Hz PWM LCD Mv43445V1 没有显示控制器和帧缓冲器的显示模块的接口 : RGB 接口 :MCU 提供像素数据和视频时序信号 RGB 接口具有很好的实时性能, 但要求 MCU 侧具有高带宽, 用于对显示屏的馈送 它还需要最多 28 个引脚 :24 RGB 数据 (R[0:7]G[0:7]B[0:7]) 和四个同步信号 (PCLK HYNC VYNC DATAEN) MCU 持续生成像素数据和视频控制信号来驱动显示屏 帧缓冲器位于 MCU 侧 图 2 显示了没有帧缓冲器和显示控制器的显示屏的典型架构 : 图 2. 没有控制器和帧缓冲器的显示屏架构 MCU GRAM RGB ync 60 Hz LCD / OLED GRAM@60 Hz PWM LCD Mv43446V1 12/142 DocID Rev 1 [English Rev 2]

13 概述 2.2 MIPI 显示屏规格标准 MIPI 显示屏工作组规定了主机处理器与显示屏之间的互联 该工作组定义了一组规范, 目的是实现现有协议寻址显示的标准化 : 显示总线接口 (DBI) 涵盖了有显示控制器和帧缓冲器的协议寻址显示模块 它定义了三种接口类型 : A 类, 支持并行 Motorola 6800 总线 B 类, 支持并行 Intel 8080 总线 C 类, 支持 PI 接口 显示指令集 (DC) 规定了适用于支持 MIPI-DBI 接口的显示屏的指令 显示像素接口 (DPI) 支持针对没有控制器和帧缓冲器的显示屏的 RGB 接口 为了以更好的方式驱动现代显示屏,MIPI 显示屏工作组开发了新的协议 为了减少 MCU 和显示屏之间的连线数量,MIPI 显示屏工作组定义了 DI DI 封装了 DBI 指令 ( 称为指令模式 ) 或 DPI 信号 ( 称为视频模式 ), 并将它们以信号的形式传输至显示屏 这允许只使用四个或六个引脚来连接标准显示屏, 并获得与 DPI 相同的性能 DI 可通过单一接口支持所有可能的显示屏架构 ( 有或没有显示控制器和帧缓冲器 ) 2.3 TM32 产品支持的显示接口 所有 TM32 产品均通过 PI 接口支持 MIP-DBI C 类接口 集成了 F()MC( 灵活的同步存储控制器 ) 的 TM32 支持 MIPI-DBI A 类和 B 类接口 请参见应用笔记 TFT LCD 与高密度 TM32F10xxx FMC 的连接 (AN2790) 了解关于通过 FMC 连接显示屏的更多信息 图 3 显示了使用 DBI 接口连接显示屏的 TM32 微控制器 : DocID Rev 1 [English Rev 2] 13/

14 概述 AN4860 Cortex-M DMA 图 3. DBI 接口示例 A B 2220 MHz 16 6 Ctrl RAM FMC DBI GRAM Cortex-M DMA C 620 MHz Ctrl RAM PI DBI GRAM 集成了 LTDC(LCD-TFT 显示控制器 ) 的 TM32 支持 MIPI-DPI 请参见应用笔记 TM32 微控制器 (AN4861) 上的 LCD-TFT 显示控制器 (LTDC) 了解关于该主题的更多信息 图 4 显示的是 TM32 微控制器使用 DPI 接口连接显示屏 : 图 4. DPI 接口示例 Mv43447V1 Cortex-M LTDC DPI RAM FMC 28 R[7:0] + G[7:0] + B[7:0] Hsync + Vsync + Dataen + CLK Mv43448V1 集成了 DI 主机的最新 TM32 产品支持 MIP-DI(TM32F469/479 TM32F7x8/x9 和 TM32L4R9/9) DI 接口可以连接两种类型的显示屏 对于具有 GRAM 和显示控制器的显示屏, 与 DBI 模式一样,DI 主机发送指令以刷新 GRAM 对于没有 GRAM 和显示控制器的显示屏, 与 DPI 模式一样,DI 主机发送像素数据和视频同步事件 14/142 DocID Rev 1 [English Rev 2]

15 概述 图 5 显示的是 TM32 微控制器使用 DI 接口连接显示屏 图 5. DI 接口示例 Cortex-M LTDC DPI RAM FMC DBI DI Mbit/s 1Gbit/s PPI Controller D-PHY DI GRAM Mv43449V1 下面的表 1 总结了 TM32 产品中的不同显示接口方案 表 1. TM32 产品显示接口 传统显示接口 MIPI 显示接口标准 支持有帧缓冲器的显示屏 支持无帧缓冲器的显示屏 引脚数并行 / 串行 TM32 支持 Motorola 6800 DBI A 类有无 12~22 并行 所有具有 F()MC 的 TM32 Intel 8080 DBI B 类有无 12~22 并行 所有具有 F()MC 的 TM32 PI DBI C 类有无 4~6 串行所有 TM32 RGB DPI 无有 20~28 并行 所有具有 LTDC 的 TM32(TM32F4x9 TM32F7x6 TM32F7x7 TM32F7x8 TM32F7x9) - DI 有 (DI: 命令模式 ) 有 (DI 视频模式 ) 4~6 串行 TM32F469 M32F479 TM32F7x8 TM32F7x9 DocID Rev 1 [English Rev 2] 15/

16 概述 AN 不同 TM32 微控制器的 DI 主机可用性 TM32F469/479 系列 TM32F7x8 系列和 TM32F7x9 系列微控制器支持 DI 主机 表 2 详细列出了 TM32 微控制器上的 DI 特性 表 2. 以 DI 主机为特色的 TM32 微控制器 特性 产品 FLAH ( 字节 ) 片上 RAM ( 字节 ) MIPI- DI 主机 LTDC (1) Quad-PI (2) JPEG 编解码器 (3) Chrom-Art 加速器 (4) 最高 AHB 频率 (MHz) (5) 最高 FMC RAM 和 DRAM 频率 (MHz) TM32F469/479 系列 TM32F7x8 系列 TM32F7x9 系列 最多 2M 384k 有有有无有 最多 2M 512k 有有有有有 LTDC 是一种 TFT-LCD 显示控制器 关于 TM32 的 LTDC 接口的更多信息, 请参见应用笔记 AN Quad-PI 接口可以连接外部存储器以扩大应用规模 关于 TM32 的 QPI 接口的更详细信息, 请参见应用笔记 AN JPEG 编解码器为 JPEG 编码和解码提供硬件加速 4. Chrom-Art Accelerator 是一种 T 专有的二维图形加速引擎 5. LTDC 以 AHB 速度获取图形数据 16/142 DocID Rev 1 [English Rev 2]

17 概述 2.5 DI 主机的优势 相较于其他显示接口,DI 主机具有许多优势 表 3. DI 主机相较于其他显示接口的优势 DI 优势 注释 引脚数少更低的 PCB 复杂性低 EMI ( 电磁干扰 ) 可扩展的架构高度集成的解决方案智能架构标准化接口优化工作模式常见的 DI 显示屏的优势 DI 接口大幅降低了引脚要求 它可以提供与 RGB 接口相同的传输速率, 但使用的引脚更少 例如,LTDC 需要 28 个引脚, 而 DI 只需 4 或 6 个引脚 由于要路由的信号更少, 因此降低了 PCB 板复杂性, 无需额外的 PCB 层 得益于其差分信令方案,DI 接口生成的 EMI 水平较低 DI 主机提供可扩展的架构 根据带宽要求, 用户可以选择一个或两个数据通道 DI 主机具有集成的 D-PHY PLL 和调节器, 无需外部组件 DI 主机与 LTDC 控制器一起使用, 后者相当于视频引擎 DI 主机支持 MIPI-DI 规范中描述的所有工作模式 标准化接口提高了与 DI 显示屏的互操作性 TM32 MCU DI 主机具有优化模式, 可与集成了 GRAM( 图形 RAM) 的 DI 显示屏一起使用 此模式降低了 MCU 侧的带宽和存储要求 DI 显示屏被广泛应用于智能手机和平板电脑 对于许多其他嵌入式应用而言, 它们正变得越来越有吸引人 2.6 智能架构中的 DI 主机 TM32 系统架构主要由 32 位多层总线矩阵构成, 它们将各种主设备与从设备互联 LTDC 是总线矩阵上的主设备 它从各种存储器位置获取图形数据 使用 LTDC 显示控制器作为视频推流器, 可以轻松集成 DI 主机 来自 LTDC 的像素和视频时序数据由 DI 主机串行化, 并被发送至显示模块 图 6 显示了 TM32 系统中的 DI 主机互联 DocID Rev 1 [English Rev 2] 17/

18 概述 AN4860 图 6. 具有 DI 主机的 TM32 产品系统架构 4 6 DI Host Cortex-M 28 LCD-TFT DMA Chrom Art (DMA2D) CPU ART FLAH 2 MB RAM FMC QPI LTDC Mv43450V1 18/142 DocID Rev 1 [English Rev 2]

19 DI 简介 3 DI 简介 DI 详细说明了主机处理器和显示模块之间的接口 它建立在现有 MIPI 联盟规范的基础之上, 采用 DPI-2 DBI-2 和 DC 标准中规定的像素格式和指令集 DI 主机将像素数据 信号事件或指令封装到 DI 数据包中, 然后发送给显示屏 DI 主机可以从显示屏回读状态或像素信息 DI 主机通过 PHY 协议接口 (PPI) 将 DI 数据包以并行数据的形式传输至 D-PHY D-PHY 将数据包串行化并通过串行链路发送 在显示屏侧, 数据包被分解为并行数据 信号事件和指令 图 7 提供了主机和显示屏之间的 DI 接口的总览 : 图 7. DI 接口概述 MCU DI D-PHY PPI PHY CLKP CLKP D0P D0N... D3P D3N D-PHY DI PPI PHY Mv43451V1 3.1 DI 工作模式 指令模式 DI 标准定义了 DI 主机和 DI 显示屏的两种基本工作模式 : 指令模式和视频模式 指令模式是指在一项操作中, 表现为向显示模块发送指令和数据 ( 如 DC 规范所定义 ) 支持指令模式的显示模块包含控制器和帧缓冲器 主机处理器通过向显示控制器发送指令 参数和数据来间接控制显示模块的活动 DocID Rev 1 [English Rev 2] 19/

20 DI 简介 AN 视频模式 视频模式是指在一项操作中, 采用实时像素流的形式进行从主机处理器到显示模块的传输 显示模块依赖于主机处理器以足够的带宽提供图像数据, 从而避免显示图像上发生闪烁或其他可见异常现象 3.2 DI 物理层 PHY 配置 DI 物理层基于 MIPI D-PHY 规范, 此规范描述了源同步的高速 (H) 低功耗 (LP) 链路 该链路包含主机处理器提供的一个双倍数据速率 H 时钟通道和一至四个串行数据通道 最小链路配置包含一个时钟通道和一个数据通道 每个通道包含一对连线, 在高速传输模式下以低摆幅差分模式驱动, 在低功耗模式下以单端模式驱动 DI 通信可以是正向 ( 主机至显示屏 ) 或反向 ( 显示屏至主机 ) 所有反向通信 ( 从显示屏至主机 ) 均在低功耗模式下完成, 并且只使用数据通道 0 在指令模式系统中, 通道 0 是双向的, 而在视频模式系统中, 既可以是单向的也可以双向的 所有其他通道均为单向, 仅支持高速模式 图 8 显示了具有一个时钟通道和两个数据通道的 PHY 配置示例 20/142 DocID Rev 1 [English Rev 2]

21 DI 简介 图 8. DI 主机和显示接口 D-PHY D-PHY DI PPI 0 0 PPI DI 1 1 PPI PHY LP H LP Mv43452V PHY 信令模式 DI 物理层中有两个信令模式 : 高速 (H) 模式 : 用于快速数据传输, 在差分模式下使用通道信号, 速度最高 1.5 Gbit/s 低功耗 (LP) 模式 : 主要用于控制目的 可在单端模式下以 10 Mbit/s 的最大传输速率独立驱动通道信号对 图 9 显示了 DI 物理层中 H 和 LP 信号电平的示例 : DocID Rev 1 [English Rev 2] 21/

22 DI 简介 AN4860 图 9. H 和 LP 信号电平 IC 1.2 V~3.3 V 1.2 V LP-RX LP-RX H200 mv H 200 mv Mv43453V1 数据通道状态 DI 发射器有一个 H 发射器和两个 LP 发射器, 前者用于 H-0 或 H-1 的连线差分驱动, 后者用于以单端模式独立驱动差分对 (D P 和 D N ) 的每条线 这导致 H 发射器有两种可能的通道状态 (H-0 和 H-1), 而 LP 发射器有四种可能的通道状态 (LP-00 LP-10 LP-01 和 LP-11) 通道状态反映了工作模式, 用于从一种模式过渡到其他模式 ( 参见表 4) 表 4. 数据通道状态和工作模式 状态码 D P 线电平 D N 线电平 高速突发模式 低功耗控制模式 低功耗逸出模式 H-0 H low H high 差分 0 x x H-1 H high H low 差分 1 x x LP-00 LP low LP low x Bridge pace LP-01 LP low LP high x H-Rqst Mark-0 LP-10 LP high LP low x LP-Rqst Mark-1 LP-11 LP high LP high x TOP ( 回到停止状态 ) 数据通道工作模式 数据通道有三种工作模式 : 控制 高速传输和逸出 控制模式 复位后, 数据通道处于控制模式 (LP-11 停止状态 ) 所有其他模式始于并结束于控制模式 22/142 DocID Rev 1 [English Rev 2]

23 DI 简介 高速传输模式 高速传输始于并结束于停止状态 (LP-11) 为了实现主机与显示屏之间的同步, 需添加头标和尾标序列 在接收器侧, 它们会被移除, 因为它们不属于实际有效负载数据 图 10 显示了基本的高速传输的示例 图 10. 基本的高速数据传输 LP ot 0 1 N-2 N-1 EoT LP Mv43454V1 1. 传输开始 (ot) 流程 在收到 H 请求 (LP-11 LP-01 LP-00) 时, 数据通道进入 H 模式 主机首先驱动 H-0, 然后驱动 H 同步序列 ( ) 以允许从设备同步 然后, 主机继续传输 H 数据 2. 传输结束 (EoT) 流程 在高速突发传输结束后, 主机发送尾标序列 尾标序列与传输的最后一个数据位相反 : 如果最后一个有效负载位是 H-0, 那么发射器发送 H-1 作为尾标序列, 否则发送 H-0 数据通道通过停止状态 LP-11 返回控制模式 图 11. 高速数据传输模式 H LP H LP LP-11 LP-01 LP-00 H-0 H-0 H-1 H-0 H-1 H-0/1 H-0/1 LP-11 top H-Rqst Bridge top D0N D0P Mv43455V1 3. 多通道支持 可使用一个或更多数据通道完成高速传输 图 12 显示了使用两个数据通道的高速传输示例 DocID Rev 1 [English Rev 2] 23/

24 DI 简介 AN4860 图 12. 使用两个数据通道的高速传输 0 LP ot 0 2 N-4 N-2 EoT LP 1 LP ot 1 3 N-3 N-1 EoT LP Mv43456V1 如果传输的字节数不是通道数的整数倍, 则一些通道可能先于其他通道完成高速传输 图 13 显示了一个示例, 其中有两个数据通道和奇数个字节, 导致数据通道 1 先于数据通道 0 完成高速传输并发出 EoT 序列 图 13. 使用两个数据通道 字节数为奇数的高速传输 0 LP ot 0 2 N-3 N-1 EoT LP 1 LP ot 1 3 N-2 EoT LP Mv43457V1 逸出模式 数据通道可通过逸出模式请求流程 (LP-11 LP-10 LP-00 LP-01 LP-00) 进入逸出模式 在进入逸出模式后, 发射器发送 8 位进入指令指示请求的操作 逸出进入指令可以是 : 低功耗数据传输 (LPDT) 超低功耗状态 (ULP) 远程触发信号 表 5 列出了逸出模式支持的不同进入指令 : 表 5. 逸出模式指令 逸出模式操作命令类型进入指令模式 低功耗数据传输 模式 超低功耗状态 模式 未定义 -1 模式 /142 DocID Rev 1 [English Rev 2]

25 DI 简介 表 5. 逸出模式指令 ( 续 ) 逸出模式操作 命令类型 进入指令模式 未定义 -2 模式 复位触发 触发 撕裂效应触发 触发 回应触发 触发 未知 -5 触发 注 : 仅通道 0 支持低功耗数据传输和触发消息 通过逸出模式退出流程退出逸出模式 (LP-10 LP-11) 1. 间隔独热编码 在逸出模式下, 使用间隔独热编码对进入指令和低功耗数据传输 (LPDT) 通信进行编码, 这意味着每个标记状态与空白状态交替出现 因此, 每个符号包含两部分 : 独热阶段 (Mark-0 或 Mark-1) 和空白阶段 间隔独热编码提供高可靠性和从数据流提取时钟的能力 但是, 它需要双倍的数据传输带宽 ( 参见图 14) 图 14. 间隔独热编码 LP-10 Mark-1 LP-00 LP-01 Mark-0 LP-00 D0P D0N Mv43458V1 2. 低功耗时钟 发射器使用低功耗时钟信号进行低功耗通信, 但是此时钟没有传输到接收侧 数据通过间隔独热位编码进行自检, 接收器可从使用异或函数的两路信号恢复时钟 图 15 显示了使用间隔独热编码的数据传输示例 通过对两个信号 (D0P 和 D0N) 应用异或函数获取 LP 时钟 DocID Rev 1 [English Rev 2] 25/

26 DI 简介 AN4860 图 15. 使用间隔独热编码通信的示例 D0P D0N LP CLK = EXOR (D0P, D0N) 3. 低功耗数据传输 在逸出模式进入序列后, 发射器发送 LPDT 进入指令 ( ), 然后是实际有效负载数据 图 16 显示了 LPDT 逸出模式序列 图 16. LPDT 逸出模式序列 Mv43459V1 LP-11 LP-10 LP-Rqst LP-00 LP-01 Mark-0 LP-00 LP-10 Mark-1 LP-11 LP-11 LPDT D0P D0N Mv43460V1 26/142 DocID Rev 1 [English Rev 2]

27 DI 简介 数据按照 LB(least significant bit) 先行发送, 对于多字节有效负载, 首先传输最低有效字节 在 LPDT 过程中, 可通过维持线上的 pace 状态 (LP-00) 暂停通道 图 17 显示了 LPDT 有效负载数据传输的示例 图 17. LPDT 有效负载数据 0 0x92 1 0x07 0 b0 0 b1 1 b2 0 b3 1 b4 0 b5 0 b6 1 b7 LP-00 0 b0 1 b1 1 b2 1 b3 0 b4 0 b5 0 b6 0 b7 D0P D0N Mv43461V1 4. 超低功耗状态 为了降低功耗,DI 主机可使数据通道进入超低功耗状态 (ULP) 这是通过以下流程实现的 : 进入逸出模式 (LP-11 LP-10 LP-00 LP-01 LP-00) 发送 ULP 进入指令 ( ) 使通道信号保持 LP-00 状态 通过 Mark-1(LP-10) 退出 ULP 状态, 之后处于停止状态 (LP-11) 图 18 显示了 ULP 逸出模式序列 图 18. ULP 逸出模式序列 LP-11 LP-10 LP-Rqst LP-00 LP-01 Mark-0 LP-00 LP-10 Mark-1 LP-11 LP-11 ULP ULP LP-00 D0P D0N Mv43462V1 DocID Rev 1 [English Rev 2] 27/

28 DI 简介 AN 触发 触发信令是一种消息传送系统, 用于向接收侧发送标志 可以正向或反向发送 DI 中使用了三种触发消息 : 回应触发 : 显示屏向 DI 主机发送的消息, 用于指示最后一次传输已接收且无错误 这是反向通信 ( 参见图 19) 撕裂效应触发 : 显示屏用来将内部时序通知给主机 这是反向通信 ( 参见图 20) 复位触发信号 : 由主机发送, 用于复位显示 ( 参见图 21) 图 19. 回应触发示例 LP-11 LP-10 LP-Rqst LP-00 LP-01 Mark-0 LP-00 LP-10 Mark-1 LP-11 LP D0P D0N Mv43463V1 28/142 DocID Rev 1 [English Rev 2]

29 DI 简介 图 20. 撕裂效应触发示例 LP-11 LP-10 LP-Rqst LP-00 LP-01 Mark-0 LP-00 LP-10 Mark-1 LP-11 LP D0P D0N Mv43464V1 图 21. 复位触发示例 LP-11 LP-10 LP-Rqst LP-00 LP-01 Mark-0 LP-00 LP-10 Mark-1 LP-11 LP D0P D0N Mv43465V1 DocID Rev 1 [English Rev 2] 29/

30 DI 简介 AN 双向通道和总线转向流程 DI 在数据通道 0 上仅支持双向数据链路 为允许反向传输, 可使用总线转向 (BTA) 流程调换数据通道方向 从停止状态 (LP-11) 开始 BTA 在接收器获得总线所有权后, 反向传输可以开始 然后, 接收器必须通过相同的转向流程将总线所有权还给主机 图 22 显示了 BTA 序列 图 22. 总线转向流程 LP-11 LP-10 LP-00 LP-10 LP-00 LP-00 LP-00 LP-10 LP-11 D0P D0N Mv43466V 时钟通道功耗模式 可用三种不同的功耗模式驱动 DI CLK 通道 : 低功耗模式 超低功耗状态和高速时钟模式 低功耗模式 在低功耗模式下, 时钟通道处于 LP-11 停止状态 所有其他模式始于并结束于 LP 模式 高速模式 通过驱动 H 进入序列 (LP-11 LP-01 LP-00 H-0), 时钟通道从 LP 模式进入 H 模式 ( 参见图 23) 此后, 时钟通道进入 H 模式并开始切换 H-0 H-1 30/142 DocID Rev 1 [English Rev 2]

31 DI 简介 图 23. 时钟 H 进入序列 LP H LP-11 top LP-01 H-Rqst LP-00 Bridge H-0 H-0/H-1 ClkN ClkP Mv43467V1 时钟通道通过退出序列 (H-0 LP-11) 退出 H 模式 ( 参见图 24) 图 24. 时钟 H 退出序列 H LP H-0/H-1 H-0 LP-11 top ClkN ClkP Mv43468V1 高速时钟在数据通道发送高速数据之前启动 在高速数据通道停止后, 高速时钟继续计时 ( 参见图 25) DocID Rev 1 [English Rev 2] 31/

32 DI 简介 AN4860 图 25. H 模式下时钟通道和数据通道的关系 LP-11 top LP-01 H- Rqst LP-00 Bridge H-0 H-0/H-1 H-0/H-1 H-0/H-1 H-0 LP-11 top LP-11 LP-11 LP-11 LP-11 LP-11 LP-11 LP-11 LP-11 H LP-11 top LP-01 LP-00 H-Rqst Bridge H-0 H-0 H-1 H-0 H-1 H-0/1 H-0/1 LP-11 top D0P D0N ClkN ClkP Mv43469V1 超低功耗状态 (ULP) 数据通道支持逸出模式, 而时钟通道则不支持 但是, 时钟通道支持 ULP( 逸出模式的子集 ) 时钟通道可使用 ULP 进入序列 (LP-11 LP-10 LP-00) 从停止状态进入 ULP, 如图 26 所示 32/142 DocID Rev 1 [English Rev 2]

33 DI 简介 图 26. 时钟通道 ULP 进入序列 top ULP-Rqst ULP LP-11 LP-10 LP-00 ClkN ClkP Mv43470V1 时钟通道使用 ULP 退出序列 (LP-11 LP-10 LP-00) 从 ULP 状态进入 LPM, 如图 27 所示 ULP 图 27. 时钟通道 ULP 退出序列 ULP top LP-00 LP-10 LP-11 ClkN ClkP Mv43471V1 3.3 DI 协议 DI 是一种基于数据包的协议 并行数据和指令通过封包协议和包头封装到数据包并被解包 数据包结构 底层协议通信定义了两种数据包结构 : 长数据包和短数据包 请参见图 28: DocID Rev 1 [English Rev 2] 33/

34 DI 简介 AN4860 图 28. 短和长数据包结构 [5:0] [7:6] ID ID ECC WC ID 0 1 ECC Mv43472V1 按字节发送数据, 最低有效位优先 对于多字节字段, 例如字计数和校验和, 先发送最低有效字节 图 29 显示了长数据包的示例 图 29. 长数据包示例 DI WC L WC M ECC C L C M 0x29 0x01 0x00 0x06 0x01 0x0E 0x1E LB MB LB MB LB MB LB MB LB MB Mv44677V1 长数据包 长数据包主要用于大数据块 ( 例如像素数据 ) 的传输 它们由三部分组成 : 包头 (PH) 有效负载数据和包尾 (PF) 34/142 DocID Rev 1 [English Rev 2]

35 DI 简介 32 位数据包包头包含 : 8 位数据 ID 16 位字计数, 定义了有效负载数据的字节长度 8 位 ECC( 纠错码 ), 用于保护数据包包头 有效负载数据包含应用特定的数据 它主要用于传输像素数据或指令参数 通过字计数定义其长度 其长度可介于 0 至 个字节之间 包尾包含 16 位校验和 (C) 它由发射器计算, 被接收器用来检查接收的数据是否无错误 长数据包的最小长度为 6 字节, 有效负载数据为 0 4 个 PH 字节 2 个 PF 字节 最大长度为 字节 4 个 PH 字节 有效负载数据为 字节 2 个 PF 字节 短数据包 短数据包由四个字节组成 : 一个字节用于数据 ID 两个字节用于指令或有效负载数据 一个字节用于 ECC 它们主要用于短指令传输和对时序敏感的信息 ( 例如视频同步事件 ) 数据标识符字节 任何数据包的第一个字节均为 DI( 数据标识符 ) 字节 DI 字节由虚拟通道 (VC) 标识符和数据类型 (DT) 组成 ( 参见图 30) 图 30. 数据标识符字节 B7 B6 B5 B4 B3 B2 B1 B0 VC DT VC DT Mv44678V1 1. 虚拟通道标识符 DI 主机可使用包头的虚拟通道 ID 字段, 通过标记指令或数据块服务于最多四台外设 VC 标识数据被定向到的外设 2. 数据类型字段 DT[5:0] 数据类型字段指定数据包是长还是短数据包类型 它还指定有效负载数据的数据包格式和内容 DocID Rev 1 [English Rev 2] 35/

36 DI 简介 AN4860 数据保护 (ECC 和校验和 ) DI 标准提供两种数据保护机制 :ECC 和校验和 1. 纠错码 纠错码 (ECC) 字节允许修正单比特位错误和检测二比特位错误 ECC 为短数据包提供稳定的保护, 短数据包通常用于传输关键信息 它也为长数据包包头提供了很好的保护, 长数据包包头包括数据标识符和字计数字段 2. 校验和 长数据包中的有效负载数据通过 16 位校验和提供保护, 校验和只能指示有效负载中存在一个还是更多错误 传输结束 (EoT) 数据包 D-PHY 使用 EoT 序列发送 H 传输结束信号, 但此序列可能被接收器解读为有效数据 为增加协议的稳定性,DI 发射器可以发送 EoTp( 传输结束数据包 ) 以通知高速传输结束 此机制以增加开销 ( 每次传输增加四个额外字节 ) 为代价提供更稳定的环境 图 31 显示了使能 EoT 数据包的 H 传输示例 图 31. 使用 EoT 数据包的 H 传输 EoT LP ot P P LgP P EoT LP Mv43473V 数据包传输模式 短和长数据包都可以在 H 或 LP 模式下传输 此外, 在 H 模式下发送的数据包可以在可用数据通道间进行分割 图 32 显示了 H 模式下使用一个数据通道的短数据包传输 图 32. H 模式下使用一个数据通道的短数据包传输 0 LP ot ID 0 1 ECC EoT LP Mv43474V1 图 33 显示了 H 模式下使用两个数据通道的短数据包传输 36/142 DocID Rev 1 [English Rev 2]

37 DI 简介 图 33. H 模式下使用两个数据通道的短数据包传输 0 LP ot ID 1 EoT LP 1 LP ot 0 ECC EoT LP Mv43475V1 注 : 图 34 显示了 LP 模式下的短数据包传输 在 LP 模式下, 只有数据通道 0 用于传输 图 34. 低功耗模式下的短数据包传输 0 LP LPDT ID 0 1 ECC LP Mv43476V1 图 35 显示了 H 模式下使用一个数据通道的长数据包传输 图 35. H 模式下使用一个数据通道的长数据包传输 0 LP ot ID WC LB WC MB ECC C 0 C LB EoT WC-1 MB LP Mv43477V1 在 H 模式下, 只能使用多个通道进行数据传输 图 36 显示了 H 模式下使用两个数据通道的长数据包传输 图 36. H 模式下使用两个数据通道的长数据包传输 0 LP ot ID WC MB 0 WC-2 C LB EoT LP 1 LP ot WC LB C ECC 1 EoT LP WC-1 MB Mv43478V1 DocID Rev 1 [English Rev 2] 37/

38 DI 简介 AN4860 如果有效负载数据的数量不是通道数的整数倍, 则一些通道可能先于其他通道完成高速传输, 提早一个周期 ( 字节 ) 发送了 EoT 图 37 显示了使用两个数据通道的示例 在本例中, 有效负载数据具有奇数个字节, 导致数据通道 1 在数据通道 0 之前完成高速传输 图 37. H 模式下使用两个数据通道 有效负载数据具有奇数个字节的长数据包传输 0 LP WC C ot ID 0 EoT MB WC-3 WC-1 MB LP 1 LP ot WC LB ECC 1 C LB EoT WC-2 LP Mv43479V1 图 38 显示了 LP 模式下的长数据包传输 图 38. 低功耗模式下的长数据包传输 0 LP LPDT ID WC LB WC MB ECC 0 WC-1 C LB C MB LP Mv43480V 主机至显示屏数据类型 主机至显示屏数据类型可以是短数据包或长数据包 它们可以是视频或指令数据类型 表 6 中显示了主机至显示屏数据类型 :. 表 6. 主机至显示屏数据类型 数据类型说明 Packet DI 模式 0x01 同步事件,V 同步开始短视频 0x11 同步事件,V 同步结束短视频 0x21 同步事件,H 同步开始短视频 0x31 同步事件,H 同步结束短视频 0x08 传输结束数据包 (EoTp) 短二者兼有 0x02 颜色模式 (CM) 关闭指令短视频 0x12 颜色模式 (CM) 打开指令短视频 0x22 关闭外设指令短视频 0x32 开启外设指令短视频 0x03 通用短写指令, 无参数短指令 0x13 通用短写指令,1 个参数短指令 38/142 DocID Rev 1 [English Rev 2]

39 DI 简介 表 6. 主机至显示屏数据类型 ( 续 ) 数据类型 说明 Packet DI 模式 0x23 通用短写指令,2 个参数 短 指令 0x04 通用读指令, 无参数 短 指令 0x14 通用读指令,1 个参数 短 指令 0x24 通用读指令,2 个参数 短 指令 0x05 DC 短写指令, 无参数 短 指令 0x15 DC 短写指令,1 个参数 短 指令 0x06 DC 读指令, 无参数 短 指令 0x37 设置最大返回数据包大小 短 指令 0x09 空包, 无数据 长 视频 0x19 消隐数据包, 无数据 长 视频 0x29 通用长写指令 长 指令 0x39 DC 长写指令 /Write_LUT 长 指令 0x0C 松散封装像素流 20 位 YCbCr,4:2:2 格式 长 视频 0x1C 封装像素流 24 位 YCbCr,4:2:2 格式 长 视频 0x2C 数据包像素流 16 位 YCbCr,4:2:2 格式 长 视频 0x0D 数据包像素流 30 位 RGB, 格式 长 视频 0x1D 数据包像素流 36 位 RGB, 格式 长 视频 0x3D 数据包像素流 12 位 YCbCr,4:2:0 格式 长 视频 0x0E 数据包像素流 16 位 RGB,5-6-5 格式 长 视频 0x1E 数据包像素流 18 位 RGB,6-6-6 格式 长 视频 0x2E 松散封装像素流 18 位 RGB,6-6-6 格式 长 视频 0x3E 封装像素流 24 位 RGB,8-8-8 格式 长 视频 DocID Rev 1 [English Rev 2] 39/

40 DI 简介 AN4860 视频模式数据类型 视频模式数据类型主要用于传输同步事件和像素数据 同步事件和像素数据包以 H 模式发送, 因为它们传输的是时序关键信息 其他视频模式数据类型用于颜色模式和关闭控制 它们可以在 H 或 LP 模式下发送 注 : 在下面显示的所有示例中,VC = 0 1. 关机和颜色模式 颜色模式指令是允许在正常模式和低颜色模式之间切换显示模块的短数据包 低频颜色模式用于节能 ( 参见图 39) 图 39. 颜色模式视频数据包 0x02 0x00 0x00 0x0B 0x12 0x00 0x00 0x18 ID 0 1 ECC ID 0 1 ECC 关机和开启指令是用于关闭或开启显示模块的短数据包 ( 参见图 40) 图 40. 关机 / 开启视频数据包 Mv43481V1 0x22 0x00 0x00 0x1E 0x32 0x00 0x00 0x0D ID 0 1 ECC ID 0 1 ECC Mv43482V1 2. 同步事件同步事件通过短数据包发送, 因为短数据包更适合传输时序精确的信息 ( 参见图 41) 40/142 DocID Rev 1 [English Rev 2]

41 DI 简介 图 41. 同步事件数据包 VYNC VYNC 0x01 0x00 0x00 HYNC start 0x07 0x11 0x00 0x00 HYNC end 0x14 ID 0 1 ECC ID 0 1 ECC 0x21 0x00 0x00 0x12 0x31 0x00 0x00 0x01 ID 0 1 ECC ID 0 1 ECC 3. 封装像素流 封装像素流 (PP) 数据包是以像素的格式向视频模式显示模块传输 RGB 图像数据的长数据包 数据包包含 DI 字节 2 字节 WC ECC 字节 长度 WC 字节的有效负载和 2 字节校验和 DI 协议定义了不同颜色编码的封装像素流 : 封装像素流,16 位格式 请参见图 42 封装像素流,18 位格式 请参见图 43 松散封装像素流,18 位格式 请参见图 44 封装像素流,24 位格式 请参见图 45 图 42. 封装像素流,16 位格式, 数据类型 (0x0E) Mv43483V1 0 5 R 0 R G 4 0 G B 5 0 B 4 R 0 R G 4 0 G B 5 0 B 4 V. ECC N Mv43484V1 DocID Rev 1 [English Rev 2] 41/

42 DI 简介 AN4860 图 43. 封装像素流,18 位格式, 数据类型 =(0x1E) R 0 R G 5 0 G B 5 0 B R 5 0 R G 5 0 G B 5 0 B R 5 0 R G 5 0 G B 5 0 B 5 V. ECC Mv44129V1 图 44. 松散封装像素流,18 位格式, 数据类型 =(0x2E) V. ECC R 0 6 R 5 G 0 G 5 6 B 0 6 B 5 R 0 6 R 5 G 0 6 G 5 B 0 6 B 5 1 N Mv44130V1 图 45. 封装像素流,24 位格式, 数据类型 =(0x3E) V. ECC R 0 8 R G G B B 7 R 0 8 R G G B B 7 1 N 1 pixel Mv44131V1 42/142 DocID Rev 1 [English Rev 2]

43 DI 简介 指令模式数据类型 指令模式数据类型以 H 或 LP 模式发送 它们用于对 / 从显示屏寄存器和帧缓冲器执行写入 / 读取 1. 通用指令 有三种类型的通用指令 : 通用短写指令 请参见图 46 通用长写指令 请参见图 47 通用读指令 请参见图 48 图 46. 通用短写指令 x03 0x00 0x00 ECC 0x13 0x00 0x01 0x ECC ID 0 1 ECC ID 0 1 ECC ID 0 1 ECC Mv44132V1 图 47. 通用长写指令 0x29 WC LB WC MB ECC 0 1 WC Mv44133V1 图 48. 通用读指令 x04 0x00 0x00 ECC 0x14 0x00 ECC 0x ECC ID 0 1 ECC ID 0 1 ECC ID 0 1 ECC Mv44134V1 DocID Rev 1 [English Rev 2] 43/

44 DI 简介 AN DC 指令 DC 是 MIPI 联盟定义的标准化指令集, 旨在用于指令模式显示屏 DC 指令列于表 7 中 包含 0 或 1 个参数的 DC 指令使用短数据包发送, 包含 1 个以上参数的 DC 指令使用长数据包发送 有三种类型的 DC 指令 : DC 短写指令 请参见图 49 使用短数据包以 DT 0x05 发送无参数 DC 短写指令 DC 指令索引位于数据 0 字段 数据 1 字段未使用, 它被置为 0 具有 1 个参数的 DC 短写指令采用 DT 0x15 DC 指令索引位于数据 0 字段, 参数位于数据 1 字段 DC 长写指令 请参见图 50 DC 读取 请参见图 51 读指令后必须有 BTA, 用于将总线所有权交给显示屏, 以便显示屏发送响应 响应可以是 DC 短或长读响应 ( 参见表 8) 图 49. DC 短写指令 DC 0 DC 1 0x05 DC 0x00 ECC 0x15 DC ECC ID 0 1 ECC ID 0 1 ECC Mv44135V1 图 50. DC 长写指令 DC 0x39 WC LB WC MB ECC DC 0 WC Mv44136V1 44/142 DocID Rev 1 [English Rev 2]

45 DI 简介 图 51. DC 读指令 DC 0x06 DC 0x00 ECC ID 0 1 ECC Mv44137V1 下面的表 7 显示了 DC 指令列表 DocID Rev 1 [English Rev 2] 45/

46 DI 简介 AN4860 表 7. DC 指令列表 指令十六进制码说明 enter_idle_mode 39h 显示面板上使用部分色深 enter_invert_mode 21h 显示的图像颜色反转 enter_normal_mode 13h 整个显示区用于图像显示 enter_partial_mode 12h 部分显示区用于图像显示 enter_sleep_mode 10h 显示面板的电源断开 exit_idle_mode 38h 显示面板上使用完整色深 exit_invert_mode 20h 显示的图像颜色不反转 exit_sleep_mode 11h 显示面板的电源接通 get_3d_control 3Fh 获取显示模块三维模式 get_address_mode 0Bh 获取从主机到显示模块和从帧存储器到显示设备的数据传输顺序 get_blue_channel 08h 获取位于 (0, 0) 的像素的蓝色分量 get_diagnostic_result 0Fh 获取外设自诊断结果 get_display_mode 0Dh 从外设获取当前显示模式 get_green_channel 07h 获取位于 (0, 0) 的像素的绿色分量 get_pixel_format 0Ch 获取当前像素格式 get_power_mode 0Ah 获取当前功耗模式 get_red_channel 06h 获取位于 (0, 0) 的像素的红色分量 get_scanline 45h 获取当前扫描行 get_signal_mode 0Eh 获取显示模块信令模式 nop 00h 无操作 read_ddb_continue A8h 从最后一个读取位置继续读取 DDB read_ddb_start A1h 从提供的位置读取 DDB read_memory_continue 3Eh 在最后一个 read_memory_continue 或 read_memory_start 后继续从外设读取图像数据 read_memory_start 2Eh 从 set_column_address 和 set_page_address 提供的位置开始, 从外设向主机处理器接口传输图像数据 set_3d_control 3Dh 显示面板上使用三维模式 set_address_mode 36h 设置从主机到显示模块和从帧存储器到显示设备的数据传输顺序 set_column_address 2Ah 设置列范围 set_display_off 28h 消隐显示设备 set_display_on 29h 在显示设备上显示图像 set_gamma_curve 26h 选择显示设备使用的 Gamma 曲线 set_page_address 2Bh 设置页面范围 46/142 DocID Rev 1 [English Rev 2]

47 DI 简介 表 7. DC 指令列表 ( 续 ) 指令 十六进制码 说明 set_partial_columns 31h 定义显示设备上部分显示区域中的列数 set_partial_rows 30h 定义显示设备上部分显示区域中的行数 set_pixel_format 3Ah 定义界面上使用的每像素位数 set_scroll_area 33h 定义显示设备上的垂直滚动和固定区域 set_scroll_start 37h 定义垂直滚动起点 set_tear_off 34h 同步信息不从显示模块发送至主机处理器 set_tear_on 35h 在 VFP 开始时, 同步信息从显示模块发送至主机处理器 set_tear_scanline 44h 当显示设备刷新到提供的扫描行时, 同步信息从显示模块发送至主机处理器 set_vsync_timing 40h et VYNC timing. soft_reset 01h 软件复位 write_lut 2Dh 使用提供的数据填写外设查找表 write_memory_continue write_memory_start 3Ch 2Ch 从最后一个写入位置开始, 从主机处理器接口向外设传输图像信息 从 set_column_address 和 set_page_address 提供的位置开始, 从主机处理器向外设传输图像数据 3. 设置最大返回数据包大小 set maximum return packet size 指令允许主机处理器对来自外设的响应数据包的大小进行限制 最大返回数据包大小的初始值为一个字节 为了获得一个以上的字节, 主机必须在发送读指令之前发送该指令, 以所需数据包大小为参数 注 : 最大返回数据包大小不得超过主机读 FIFO 的大小, 以免发生上溢 DI 主机读 FIFO 的大小为 32 x 32 位字 显示屏至主机数据类型 所有指令模式系统均支持反向通信 另一方面, 对于视频模式系统而言, 对反向通信的支持是可选的 与正向传输一样, 显示屏至主机的传输使用相同的短和长数据包结构 DocID Rev 1 [English Rev 2] 47/

48 DI 简介 AN4860 显示屏至主机的通信只能在主机使用 BTA 序列将总线所有权给予显示屏后开始 在发送响应后, 显示屏通过 BTA 序列将总线所有权还给主机 图 52 显示了反向通信序列的示例 请注意, 显示屏至主机的传输发生在 LP 模式下, 使用数据通道 0 图 52. 反向通信序列 LPDT WC LB WC MB C LB C MB LPDT ECC ID 0 1 WC-1 ID 0 1 CMD BTA H2P BTA P2H Mv44138V1 下面的表 8 列出了显示屏至主机的数据包类型 表 8. 显示屏至主机数据类型 数据类型说明 Packet 0x02 回应和报告错误短 0x08 传输结束数据包 (EoTp) 短 0x11 通用短读响应返回 1 字节 0x12 通用短读响应返回 2 字节 短 0x1A 通用长读响应 长 0x1C DC 长读响应长 短 48/142 DocID Rev 1 [English Rev 2]

49 DI 简介 表 8. 显示屏至主机数据类型 ( 续 ) 数据类型说明 Packet 0x21 0x22 DC 短读响应返回 1 字节 DC 短读响应返回 2 字节 短 短 视频模式接口时序 视频模式外设要求实时传输像素数据 DI 支持多种格式的视频模式数据传输 : 使用同步脉冲的非突发模式 : 使外设能够精确地重建原始视频时序, 包括同步脉宽 请参见图 53 如果没有足够的时间切换至 LP 模式, 则使用消隐数据包取代 LP 模式下的时间间隔 使用同步事件的非突发模式 : 类似于上述模式, 但无需同步脉宽的精确重建, 因此取代了单一同步事件 请参见图 54 突发模式 :RGB 像素数据包经过时间压缩, 在扫描行期间留下更多时间用于 LP 模式 ( 节能 ) 或用于将其他传输复用到 DI 链路上 请参见图 55 注 : 为了精确的时序重建, 应考虑数据包开销 ( 包括数据 ID ECC 和校验和字节 ) DI 主机支持全部三种视频模式数据包序列 DI 显示屏支持至少一种上述模式 图 53. 使用同步脉冲的非突发模式 t L t L t L t L t L t L t L t L V H A H E B H L L P H A H E B L L P H H A H E B L L P V H A H E B L L P H H A H E B L L P H H A H E B L L P H H A H E B L L P H H A H E B L L P V VA lines VBP lines VFP lines t L t HBP t HACT t HFP H HA H E H H HBP RGB HFP HA HBP RGB HFP E VACT lines Mv44697V1 DocID Rev 1 [English Rev 2] 49/

50 DI 简介 AN /142 DocID Rev 1 [English Rev 2] 图 54. 使用同步事件的非突发模式图 55. 突发模式 指令模式下的撕裂效应信号撕裂效应 (TE) 是一种视觉现象, 即显示设备在一个屏幕画面上显示来自两个或更多帧的信息 当主机执行的显示屏 GRAM 更新与显示屏的扫描进度不同步时, 将产生此种现象 撕裂效应信令是一种同步机制, 允许将显示屏侧的时序事件通知主机 它用在显示屏具有自己的控制器并使用其内部 GRAM 刷新显示的指令模式系统中 在指令模式系统中, 显示屏在每次到达特定扫描行时通过 TE 信令通知主机 此操作使主机知道何时更新显示屏 GRAM 不会导致撕裂效应 当需要 TE 报告时,DI 主机发送 set_tear_on 或 set_tear_scanline DC 指令, 然后执行双 BTA( 总线转向 ) 流程将总线所有权交给显示屏 Mv44698V1 V t L t L t L t L t L t L t L t L B L L P H V VA lines VBP lines VFP lines t L t HBP t HACT t HFP H RGB H RGB VACT lines HBP HFP HBP HFP B L L P H B L L P H B L L P H B L L P H B L L P H B L L P H B L L P Mv44699V1 V t L t L t L t L t L t L t L t L B L L P H V VA lines VBP lines VFP lines t L t HBP t HACT t HFP H RGB H VACT lines HBP HFP HBP HFP B L L P H B L L P H B L L P H B L L P H B L L P H B L L P H B L L P B L L P RGB B L L P

51 DI 简介 因为显示屏的 DI 协议层以回应触发信号或错误报告来响应第一个 BTA, 然后通过第二个 BTA 将总线所有权还给主机 ( 因为它不解读 DC 指令 ), 所以需要两个 BTA 为允许 TE 报告, 主机必须执行第二 BTA 以将总线所有权交给显示屏 在到达扫描行后, 显示屏立即以 TE 触发信号 ( ) 做出响应 图 56 显示了撕裂效应序列 图 56. TE 序列 TE DC set_tear_on/ set_tear_ca nline BTA H2P Ack BTA P2H BTA H2P TE BTA P2H LP-11 Mv44139V1 注 : 1. BTA H2P 是由主机发起的 BTA 流程, 用于将总线所有权交给外设 BTA P2H 是由外设发起的 BTA 流程, 用于将总线所有权交给主机 et_tear_scanline 以与 set_tear_on 相同的方式使能 TE 报告, 但 et_tear_scanline 还定义应发生 TE 报告的扫描行 图 57 中显示了 et_tear_scanline DC 长数据包, 当显示到 533 行时需要 TE 报告 ( 就本例而言 ) set_tear_scanline 通常用于初始化阶段的 TE 扫描行编程, 然后, 主机在每次需要使能 TE 报告时发送 set_tear_on et_tear_scanline 指令是长 DC 写指令 需要两个参数来定义 TE 扫描行 使用两个字节发送 TE 扫描行, 最高有效字节优先 图 57. et_tear_scanline DC 长数据包 DC et_tear_scanline 0x39 0x03 0x00 ECC 0x44 0x02 0x15 ID WC Lbyte WC Mbyte 32 ECC DC set_tear_sc anline Mbyte Lbyte C Lbyte C Mbyte 16 Mv44140V1 DocID Rev 1 [English Rev 2] 51/

52 DI 主机描述 AN DI 主机描述 本节描述 TM32 DI 主机系统级架构和工作模式, 并提供一些根据应用需要选择合适工作模式的指南 4.1 DI 系统级架构 DI 主机与 LTDC 深度集成 它依赖于 LTDC 获取像素数据并提供视频同步信号 DI 主机有两种系统接口 : 帧缓冲器 LTDC 接口 此接口允许 DI 主机从 LTDC 捕获像素数据和视频同步信号, 并将它们封装到 DI 数据包中 当处于视频模式时, 为视频数据包 ( 视频同步事件 像素数据包流 ) 当处于适配指令模式时, 为 memory_write_start(wm) 和 memory_write_continue(wmc)dc 指令 APB 接口 此接口用于 DC 和通用指令模式数据包的传输 这些数据包使用 APB 寄存器访问进行构建 它可以在适配指令模式或视频模式下并发访问, 以便将 DC 或通用数据包传输给显示屏 DI 主机构建模块 DI 系统构建模块为 : DI Wrapper: 将 LTDC 与 DI 主机互连, 以便在视频或适配指令模式下重定向像素数据和视频控制信号 DI Wrapper 还控制 DI 调节器 DI PLL 和 D-PHY 的一些特定功能 DI 主机控制器 : 构建长或短 DI 数据包并生成相应的 ECC 和 CRC 代码 数据包按字节发送至 D-PHY 用于序列化 如果使用多个通道,DI 主机还在可用的 D-PHY 通道之间执行数据分割 D-PHY: 将来自 DI 主机控制器的数据串行化并通过串行链路发送 内部 PLL: 生成 D-PHY 使用的 H 时钟 内部调节器 : 为 PLL 和 D-PHY 提供 1v2 电源 图 58 所示为 DI 构建模块 52/142 DocID Rev 1 [English Rev 2]

53 DI 主机描述 图 58. DI 构建模块 DI LCD_CLK LCD_HYNC PLL LTDC LCD_VYNC LCD_DE LCD_R[7:0] ync RGB CLKP CLKN D0P LCD_G[7:0] DI DI PPI D-PHY D0N LCD_B[7:0] D1P Ctrl D1N APB Mv44682V1 4.2 工作模式 TM32 DI 主机支持 DI 规范 1.1 版中定义的所有工作模式 它支持指令模式和视频模式序列 ( 突发模式 使用同步脉冲的非突发模式 使用同步事件的非突发模式 ) TM32 DI 主机还支持增强的指令模式, 以便使用集成 GRAM 的显示屏实现优化操作 可用于将图形数据传输至显示屏的三种工作模式为 : 视频模式 它用于通过高速链路进行由 LTDC 直接生成的 RGB 数据和相关同步信号 (Vsync Hsync) 的流传输 LTDC 接口捕获数据和同步信号, 并将它们传输至 FIFO 接口 接口上存在两种不同数据流 : 视频控制信号和像素数据 DI 主机使用两种数据流构建 DI 视频数据包, 然后通过 DI 链路传输数据包 流传输在 DI 主机和 LTDC 使能后立即开始 这种连续刷新是连接无图形 RAM 的显示屏的最佳方式 适配指令模式 此模式是连接具有自己的内部图形 RAM 的显示屏的最佳方式 DI 主机只捕获来自 LTDC 的一个完整帧并将其转换为一系列 DC 写指令以更新显示屏图形 RAM 如果在 DI 主机中置位了控制位, 将自动完成此独热刷新 APB 指令模式此模式用于通过高速链路发送用于配置的指令, 与使用 PI 时一样 使用 DI 主机 APB 接口发出指令 DocID Rev 1 [English Rev 2] 53/

54 DI 主机描述 AN 视频模式 DI 主机视频模式支持 DI 规范中定义的三种工作模式 视频模式用于没有集成能够保留整个帧的图形 RAM 的显示屏 视频模式显示屏没有内部控制器, 它依赖于 DI 主机提供连续像素流 使用同步脉冲的非突发模式 在非突发模式下, 处理器使用 DI 主机的分区属性将视频行传输划分为若干像素块, 选择性地将它们与空包交替排列 这样做的目的是使 LTDC 接口输入像素带宽与 DI 链路带宽相匹配 在该模式下, 主机控制器和显示屏无需存储整行像素数据 此模式只要求存储一个视频数据包的内容, 最大限度降低了存储要求 此模式使外设能够精确地重建原始视频时序, 包括同步脉宽 图 59 显示了使用同步脉冲的非突发模式下的典型帧 54/142 DocID Rev 1 [English Rev 2]

55 DI 主机描述 图 59. 使用同步脉冲的非突发模式下的帧 HA HBP HACT HFP Hsync DATAEN VA V HE VE HE LP LP VBP H HE LP H HE LP PP NULL PP NULL LP VACT H HE LP PP NULL PP NULL LP H HE LP PP NULL PP NULL LP VFP H HE H HE LP LP Mv44142V1 HA(Hsync 激活 ) 周期由 H(Hsync 开始 ) 消隐和 HE(Hsync 结束 ) 数据包组成 此区域中的数据包以高速模式传输,HA 周期内链路不进入 LP DI 主机自动计算使 H 和 HE 数据包之间的时序与 HA 周期相匹配所需的消隐数据包大小 当 DI 主机检测到 Vsync 上升沿 ( 假设 Vsync 信号高电平有效 ) 时,DI 主机通过 Vsync 开始 (V) 数据包而不是 H 数据包启动 HA 周期 当检测到 Vsync 下降沿时,DI 主机发送 Vsync 结束 (VE) 数据包而不是 H 数据包标记 VA 周期结束 Vsync 激活 (VA) 区域内的其他行以 H 数据包开头 在垂直激活 (VACT) 周期以外, 链路在 HA 周期后进入 LP 模式, 直至水平行结束 在 VACT 区域内,DI 主机传输上述 HA 周期, 然后链路进入 LP 或发送消隐数据包, 持续的时序周期等于水平后沿 (HBP) 周期 然后,DI 主机分一块或多块发送 PP( 封装像素流 ) 数据包, 最后的空包用于将像素传输时序与水平激活 (HACT) 周期相匹配 DocID Rev 1 [English Rev 2] 55/

56 DI 主机描述 AN4860 注 : 一旦 HACT 周期结束,DI 主机进入 LP 或发送消隐数据包, 持续时间等于水平前沿 (HFP) 周期 当区域标记有消隐或 LP 时, 表示 DI 主机可以在整个周期时间内发送高速消隐数据包, 或者 DI 主机可以将链路置于低功耗模式 DI 主机能够计算为了匹配周期时序, 消隐数据包中需要的字节数 如果是低功耗模式,DI PHY 将在进入低功耗模式之前发出传输结束序列 然后, 在开始新的高速传输之前,DI PHY 发出传输开始序列 DI 主机需要一些来自用户的输入, 以便了解低功耗转换 (EoT 和 ot 序列 ) 的开销, 以及在特定周期内是否可以切换至低功耗模式 图 60 显示了消隐或低功耗区域的两种可能方案 图 60. 消隐或 LP 的定义 LP H EoT LP ot Mv44143V1 在 VACT 周期内, 有许多种不同的水平行配置 图 61 显示了 VACT 区域行可能有的不同配置 56/142 DocID Rev 1 [English Rev 2]

57 DI 主机描述 图 61. 使用同步脉冲的非突发模式下的 VACT 区域 HA HBP HACT HFP DATAEN LTDC Hsync H HE LP PP NULL LP H H HE LP PP+NULL PP LP H PP H HE H HE LP LP PP 1 PP 2 LP H PP NULL PP NULL LP H 1+NULL 2+NULL Mv44144V1 链路可以在 HBP 和 HFP 周期内进入 LP, 或者 DI 主机在该周期内没有足够时间进行 H 和 LP 模式之间的转换时发送消隐数据包 在 HACT 周期内,DI 主机必须在与 LTCD HACT 周期相匹配的时序周期内发送像素数据 根据 DI 和像素时钟频率,DI 主机可使用一个或更多块发送像素数据 每块只能包含一个封装像素流 (PP) 数据包或具有空包的 PP 数据包 第 节 : 通过 LTDC 接口实现视频模式中讨论了非突发模式下块数和空包大小的选择 图 62 显示了包含四个块的激活行 每块包含一个 PP 数据包和一个空包 DocID Rev 1 [English Rev 2] 57/

58 DI 主机描述 AN4860 图 62. 包含四个块且空包启用的激活行 使用同步事件的非突发模式在该模式下, 无需同步脉宽的精确重建, 因此取代了单一同步事件 在该模式下 : 只传输每个同步脉冲的开头 以与 LTDC 相同的速率执行传输 如果没有足够的时间切换至 LP 模式, 则使用消隐数据包取代 LP 模式下的时间间隔 图 63 显示了使用同步事件的非突发模式下的典型帧 58/142 DocID Rev 1 [English Rev 2]

59 DI 主机描述 图 63. 使用同步事件的非突发模式下的帧 HA HBP HACT HFP Hsync DATAEN VA V H LP LP VBP H LP H LP PP NULL PP NULL LP VACT H LP PP NULL PP NULL LP H LP PP NULL PP NULL LP VFP H H LP LP Mv44146V1 以 V 数据包开头的行决定了 VA 区域的开始 帧中的所有其他行以 H 数据包开头 在未激活区域 (VA VBP VFP), 链路在发送 H 数据包后进入 LP, 直至下一行 在 VACT 区域,DI 主机发送 H 数据包, 然后进入 LP 或发送消隐数据包, 直至 HA + HBP 周期结束 HACT 区域与使用同步脉冲的非突发模式相同 图 64 显示了使用同步事件的突发模式下的 VACT 区域 DocID Rev 1 [English Rev 2] 59/

60 DI 主机描述 AN4860 图 64. 使用同步事件的突发模式下的 VACT 区域 HA HBP HACT HFP DATAEN LTDC Hsync H LP PP NULL LP H H LP PP+NULL PP LP H PP H H LP LP PP 1 PP 2 LP H PP NULL PP NULL LP H 1+NULL 2+NULL Mv44147V1 对于非突发模式的 VACT 区域, 同步事件和同步脉冲的区别仅在 HA 周期内 DI 主机发送 H 数据包以通知 HA 周期的开始 然后, 链路进入 LP 或主机发送消隐数据包, 直至 HACT 区域开始 何时使用非突发模式? 非突发模式为像素传输提供了更好的速率匹配 此模式能够 : 只在存储器中存储一定量的像素, 无需完整像素行 ( 对 DI 主机中 RAM 的要求更低 ) 使用仅支持少量像素缓冲 ( 少于一个完整像素行 ) 的设备进行操作 突发模式 在视频突发模式下,RGB 像素数据包经过时间压缩, 在扫描行期间留下更多时间用于 LP 模式 ( 节能 ) 或用于将其他传输复用到 DI 链路上 在该模式下, 整个激活像素行在 FIFO 中进行缓冲并以单个数据包进行传输, 无中断 此传输模式要求 DI 有效负载像素 FIFO 具有在其内部存储整行有效像素数据的容量 60/142 DocID Rev 1 [English Rev 2]

61 DI 主机描述 最好在 LTDC 带宽与 DI 链路带宽的差异较大时使用此模式 突发模式使 DI 主机能够在一次数据突发传输中快速发出整个激活视频行, 然后返回低功耗模式 图 65 显示了视频突发模式下的典型帧 与使用同步事件的非突发模式的区别在于 HACT 区域 在突发模式下, 在 HACT 区域内, 使用一个数据包以最大速度发送 RGB 数据, 然后链路进入 LP 模式 图 65. 视频突发模式帧 HA HBP HACT HFP Hsync DATAEN VA V H LP LP VBP H LP H LP PP LP VACT H LP PP LP H LP PP LP VFP H H LP LP Mv44148V1 图 66 显示了包含使用 PP 数据包发送的 RGB 像素数据的视频激活行 由于 DI 链路带宽高于来自 LTDC 的 DI 输入带宽, 链路长时间处于 LP 模式 DocID Rev 1 [English Rev 2] 61/

62 DI 主机描述 AN4860 图 66. 突发模式下的激活行 何时使用突发模式? 在下列情况下使用突发模式 : 显示设备支持在一次数据包突发传输中接收完整像素行, 以避免接收缓冲区发生上溢 DI 输出带宽应高于 LTDC 接口输入带宽, 以使链路每行进入低功耗状态一次 视频模式比较 : 图 67 显示了三种不同视频模式格式之间的比较 使用同步脉冲的非突发模式是传输视频时序信息的最准确模式, 但它不允许在 HA 和 HACT 区域内进入 LP 使用同步事件的非突发模式允许在 HA 区域内进入 LP 突发模式是能效最高的模式, 因为即使是在 HACT 区域内, 也允许进入 LP 模式 62/142 DocID Rev 1 [English Rev 2]

63 DI 主机描述 图 67. 视频模式比较 HA HBP HACT HFP DATAEN LTDC Hsync H HE LP PP NULL PP NULL LP H H LP PP NULL PP NULL LP H H LP PP LP H Mv44149V 适配指令模式 适配指令模式是一种经过充分优化的工作模式, 用于连接具有自己的图形 RAM 的显示屏 此模式自动刷新具有 LTDC 的显示屏图形 RAM, 不会产生任何 CPU 或 DMA 负载 使用 LTDC 执行 GRAM 刷新操作 : DI 主机控制 LTDC, 使能它并持续一个帧 来自 LTDC 的 RGB 数据被捕获, 并通过一系列的 DC 长写指令数据包发送至显示屏 一旦图形 RAM 完全刷新,DI 主机自动停止 LTDC 且 DI 链路进入低功耗模式 当帧缓冲器准备发送时, 用户只通过置位一个位来控制显示屏的刷新操作 只要无需更新帧缓冲器内容, 显示屏即使用其内部图形 RAM 进行刷新操作 当显示屏的更新并不频繁时, 这一点十分有用, 可最大限度减少 MCU 侧的带宽使用量和总功耗 为了缩短刷新持续时间, 可以链路的最大速度执行刷新 必须特别注意 LTDC 侧的带宽要求 用户可以只刷新帧缓冲器的一部分, 以便提高动画速度并降低 MCU 侧的带宽要求 DocID Rev 1 [English Rev 2] 63/

64 DI 主机描述 AN4860 适配指令模式仅支持 DC( 显示指令集 ) WM(write_memory_start) 和 WMC (write_memory_continue) 指令 为实现正常操作, 还需要其他指令 ( 例如显示配置指令 ) 和撕裂效应初始化 这些指令必须通过 APB 接口发送 适配指令模式下的显示刷新示例 : 在适配指令模式下,DI 主机自动执行刷新过程 DI 主机使能 LTDC, 后者从帧缓冲器获取像素数据并传递给 DI 主机 DI 主机将像素数据存储到专用 FIFO 中, 然后将其封装到 WM 和 WMC DC 指令中 在图 68 所示的示例中, 一个五行的帧可分五个 DC 长写指令进行传输 : 一个 Write_Memory_tart(WM) 和四个 Write_Memory_Continue(WMC) CMDIZE 参数定义了每个 WM/WMC 指令中要传输的像素数 在本例中,CMDIZE 被设置为等于行长 ( 以像素为单位 ), 因此每个 DC 指令封装了包含四个像素的一整行 图 68. 通过 WM/WMC 刷新整个屏幕 ID WC ECC DC CMD WM WMC WMC WMC WMC 5 4 0x39 0xD 0x00 ECC 0x2C Pixel 0 Pixel 3 0x39 0xD 0x00 ECC 0x3C Pixel 4 Pixel 7 0x39 0xD 0x00 ECC 0x3C Pixel 8 Pixel 11 0x39 0xD 0x00 ECC 0x3C Pixel 12 Pixel 15 0x39 0xD 0x00 ECC 0x3C Pixel 16 Pixel 19 5 WM/WMCCMDIZE = 4 Mv44150V1 适配指令模式下的部分刷新示例适配指令模式支持部分刷新功能, 允许刷新屏幕的特定部分, 无需发送整个屏幕 只重新发送部分屏幕而非整个屏幕可以 : 减少系统带宽, 因为只需从帧缓冲器获取一部分像素 缩短刷新时间, 提高动画速度 降低功耗, 因为 DI 链路处于 LP 模式的时间更长 最后, 减少帧缓冲器存储所需的内存占用 ( 可以只存储帧的一部分 ) 在图 69 所示的示例中, 只传输了中心的像素 CMDIZE 被设置为每个 DC 指令中要发送的像素数, 在本例中为 2 64/142 DocID Rev 1 [English Rev 2]

65 DI 主机描述 注 : 为了选择显示屏侧要刷新的区域, 用户可能需要通过 APB 接口发送 DC 指令 (set_column_address 和 set_page_address) 此外, 用户必须重新编程 LTDC 参数, 以便选择要获取的像素窗口 请参见 TM32cube 指令模式示例了解关于所需设置的更详细信息 图 69. 显示屏部分刷新 WM WMC WMC ID WC ECC DC CMD 0x39 0xD 0x00 ECC 0x2C Pixel 5 Pixel 6 0x39 0xD 0x00 ECC 0x3C Pixel 9 Pixel 10 0x39 0xD 0x00 ECC 0x3C Pixel 13 Pixel Mv44151V1 图 70 显示了适配指令模式的基本流程 一旦帧缓冲器准备就绪, 用户发送 et_tear_on 指令以激活显示屏侧的 TE 报告 当显示屏刷新到编程的扫描行时, 它发送 TE 触发消息 如果使能了自动刷新功能, 在收到 TE 事件后, 主机通过发送 WM/WMC DC 指令自动刷新显示屏 如果自动刷新功能未使能, 则这种情况下只需通过在 DI Wrapper 中置位一个位 (LTDC_EN 位 ) 来执行刷新 当刷新操作终止时,EndOfRefresh 事件被发送至 DI 主机, 现在开始计算下一帧 图 70. 采用自动刷新的适配指令模式流程示例 FB et_tear_on Mv44152V1 DocID Rev 1 [English Rev 2] 65/

66 DI 主机描述 AN4860 适配指令模式的优势 适配指令模式提供许多优势 : 它可以实现集成度更高的解决方案 图像计算和 GRAM 更新不得同时发生 这样可避免从帧缓冲器获取数据时 LTDC 与 DMA2D 图形引擎之间的并发问题 MCU 侧有一个帧缓冲器足以 帧缓冲器可嵌入内部 MCU RAM( 色深为 16 bpp 的 320 x 320 显示屏需要约 200 KB 的帧缓冲器 ) 低功耗 : 只要无需更新帧, 显示屏即使用其图形 RAM 进行刷新, 并且可以将链路置于低功耗模式 支持部分刷新 : 用户可以选择只更新屏幕的一部分 这样可以缩短刷新时间, 降低 MCU 侧的带宽使用率和功耗 像素时钟可设置为最高频率, 从而允许在更短周期内使用最大带宽 图 71 显示了适配指令模式下的显示刷新示例 DI 主机发送 DC 指令以更新帧, 然后回到 LP 模式 图 71. 适配指令模式下的显示刷新 66/142 DocID Rev 1 [English Rev 2]

67 DI 主机描述 撕裂效应管理 撕裂效应允许显示屏与 DI 主机之间的完美同步, 以便在具有自己的图形 RAM 的显示屏上执行刷新操作 撕裂效应信令可通过两种方式来执行 : 通过链路, 无需任何额外的引脚 或使用额外的引脚 通过链路报告撕裂效应当通过链路报告撕裂效应时,DI 主机发送 set_tear_on 或 set_tear_scanline 指令, 并通过 BTA 流程将总线所有权交给显示屏 在首个 BTA 后, 显示屏将以回应触发信号做出响应, 并将总线所有权还给主机 主机将开始第二个 BTA 流程, 以便将总线所有权交给显示屏 一旦显示屏刷新到编程的扫描行, 将向 DI 主机发送触发信号, 并将总线所有权还给 DI 主机 可以发起中断以启动图形 RAM 刷新, 或者用户可以选择执行自动刷新 图 73 显示了通过 DI 链路报告的撕裂效应 图 72. 撕裂效应请求与响应示例 图 73 显示了具有双 BTA 的 et_tear_scanline 指令的放大图 DocID Rev 1 [English Rev 2] 67/

68 DI 主机描述 AN4860 图 73. 具有双 BTA 的 et_tear_scanline DC 指令 当显示屏刷新到指定的扫描行时, 它通过 BTA 流程发送撕裂效应触发信号, 将总线所有权还给 DI 主机 图 74 显示了撕裂效应触发消息的放大图 然后,DI 主机可以使用 WM/WMC DC 指令开始显示刷新操作 68/142 DocID Rev 1 [English Rev 2]

69 DI 主机描述 图 74. 来自显示屏的撕裂效应触发信号 通过引脚报告撕裂效应 当通过引脚报告撕裂效应时,DI 主机发送 set_tear_on 或 set_tear_scanline DC 指令 然后, 显示屏在刷新到编程的扫描行时切换专用引脚以触发 DI 主机 set_tear_on 或 set_tear_scanline DC 指令只能发送一次, 然后显示屏将生成连续同步信号 即使需要额外的引脚, 此机制也能避免通过 DI 主机与显示屏之间的链路进行多次交换 可通过引脚切换发起中断以启动图形 RAM 刷新 然后,DI 主机通过发送 WM/WMC DC 指令开始刷新操作 可在检测到 TE 中断时自动执行或通过软件使能刷新 图 75 显示的是通过 GPIO 报告 TE 当显示模块刷新到编程的扫描行时, 会在 TE 引脚上生成脉冲 图 76 显示了通过 GPIO 报告的撕裂效应放大图 DocID Rev 1 [English Rev 2] 69/

70 DI 主机描述 AN4860 图 75. 通过引脚报告 TE 70/142 DocID Rev 1 [English Rev 2]

71 DI 主机描述 图 76. 通过引脚报告撕裂效应放大图 APB 指令模式 APB 指令模式用于通过 DI 主机 APB 寄存器接口发送指令 通用指令或 DC 指令可在启动时发送用于显示配置或在应用运行时发送用于维护操作 所有指令可在高速或低功耗模式下发送, 因为某些显示屏在启动时只接受低功耗通信 也可在视频流传输期间发送指令 DI 主机调度器根据编程时序自动评估是否有足够的时间在视频传输期间插入指令 所有指令可通过软件全面编程, 这使 DI 主机能够支持所有标准 DC 指令和所有取决于显示屏的自定义指令 何时使用 APB 指令模式? APB 指令模式主要用在显示屏初始化阶段和显示屏上的维护操作 它与视频模式或适配指令模式同时工作 DocID Rev 1 [English Rev 2] 71/

72 DI 主机描述 AN 工作模式选择 选择视频模式或适配指令模式对解决方案的架构和成本有很大影响 从微控制器的角度来看, 适配指令模式是成本优化解决方案的首选 由于视频模式不要求显示屏侧有图形 RAM, 此解决方案适合大尺寸显示屏, 大尺寸显示屏出于成本优化的考虑不携带图形 RAM MCU 侧的带宽和内存使用限制与当前基于 LTDC 的解决方案相同 大部分情况下, 帧缓冲器的双倍缓冲需要外部 RAM 适配指令模式需要具有图形 RAM 的显示屏 这种显示屏的成本稍高, 但大多数低于 480 x 480 的小尺寸显示屏都嵌入了图形 RAM 因此, 小尺寸显示屏的适配指令模式不需要外部 RAM, 因为帧缓冲可以存储在内部 MCU RAM 中 由于无需外部 RAM, 这样可以显著减少 MCU 上的带宽问题 总 BOM 成本和解决方案集成 4.4 DI 中断 DI 主机有许多种中断, 用于监控所有通信时序和事件 请参见相关的 TM32 参考手册了解所有中断源的详细描述 DI Wrapper 主机或 DI 主机均可以生成中断 所有中断均合并成一个中断行进入中断控制器 除了协议相关中断,DI 主机还提供中断用于管理 : 调节器事件 PLL 事件 撕裂效应事件 ( 仅在指令模式下 ) 刷新结束事件 ( 仅在指令模式下 ) 72/142 DocID Rev 1 [English Rev 2]

73 DI 主机描述 4.5 低功耗模式 在运行和睡眠模式下,DI 主机激活 DI 主机中断可导致设备退出睡眠模式 在停止模式下,DI 主机冻结, 其寄存器内容被保留 在待机模式下,DI 主机掉电, 之后必须重新初始化 表 9 显示了 DI 主机低功耗模式 表 9. DI 主机低功耗模式 模式运行睡眠停止待机 说明激活 激活 外设中断导致设备退出睡眠模式 冻结 外设寄存器内容被保留 掉电 在退出待机模式后, 必须重新初始化外设 DocID Rev 1 [English Rev 2] 73/

74 DI 主机配置 AN DI 主机配置 本节描述了配置和使用 DI 主机所需的底层硬件寄存器 关于完整的编程序列, 请参见相关的 TM32 参考手册 配置过程分为两部分 : 全局初始化 : 通用于所有工作模式 : 视频模式或适配指令模式 工作模式配置 : 本节取决于选择的工作模式, 即视频模式或适配指令模式 注 : APB 指令模式与视频模式和适配指令模式同时使用 由于会导致高延迟, 它未被优化用来单独刷新显示屏, 即使可以实现 因此, 这里只重点介绍视频模式和适配指令工作模式配置 5.1 DI 主机全局配置 本节描述通用于所有工作模式的 DI 主机配置 下面将详细描述调节器 PLL PHY 流控和 LTDC 接口配置 DI 调节器配置 DI 主机具有专用的 1.2 V 内部调节器, 用于向 D-PHY 和 PLL 提供电源 表 10 显示了配置 DI 调节器所需的寄存器 表 10. DI 调节器配置寄存器 说明 使能调节器等待调节器就绪 寄存器字段 DI_WRPCR.REGEN DI_WIR.RR 时钟配置 通过 DI Wrapper 控制提供 1.2 V 电压的 DI 调节器 通过将 DI_WRPCR 寄存器的 REGEN 位置来使能调节器 当调节器就绪时, 置位 DI_WIR 寄存器的 RRIF 位 通过直接使能 1.2 V 调节器完成 D-PHY 的电源开 / 关 本节显示了 DI 主机需要的不同时钟配置 : 使用 DI 主机内部 PLL 的 H 时钟 用于 LP 通信的 TX 逸出时钟 DI PLL 关闭时的超低功耗状态模式需要次级时钟源 74/142 DocID Rev 1 [English Rev 2]

75 DI 主机配置 DI PLL 配置 TM32 DI 主机通过 DI Wrapper 控制专用 DI PLL 表 11 显示了 DI PLL 配置寄存器 表 11. DI PLL 配置寄存器 说明配置 PLL 环路分频因子配置 PLL 输出分频因子配置 PLL 输入分频因子使能 PLL 等待 PLL 锁定 寄存器字段 DI_WRPCR.NDIV DI_WRPCR.ODF DI_WRPCR.IDF DI_WRPCR.PLLEN DI_WIR.PLL DI PLL 的输入时钟为 HE( 高速外部 ) 振荡器时钟 PLL 输出时钟是馈送至 D-PHY 的 H 时钟 H 时钟是全频时钟 它必须处于 80 MHz 至 500 MHz 的范围内 D-PHY 使用 H 时钟生成半频 DDR 时钟, 并使用时钟通道传输至显示屏 这意味着对于 500 Mbit/s 每通道的速率,PLL 输出必须是 500 MHz, 并且传输的时钟通道为 250 MHz DDR 时钟 D-PHY 将 H 时钟除以 8 以生成 lane_byte_clk, 并将其馈送至 DI 主机 使用以下公式计算 lane_byte_clk: FVCO = (HE / IDF) x 2 x NDIV Lane_Byte_CLK= FVCO /(2 x ODF x 8),FVCO 必须处于 500 MHz 至 1 GHz 的范围内 计算示例要获得每通道 500 Mbit/s 的速率, 必须配置 DI PLL 以输出 500 MHz H 时钟, 并且馈送至 DI 主机的 lane_byte_clk 必须等于 500 MHz/8 = 62.5 MHz 使用 25 MHz HE 振荡器时, 可使用这些参数得到 lane_byte_clk = 62.5 MHz: IDF = 1,NDIV = 20,ODF = 1 Lane_byte_clk = ((25/1) x 2 x 20) / (2x1x8) = 62.5 MHz 图 77 显示了 DI 时钟方案 DocID Rev 1 [English Rev 2] 75/

76 DI 主机配置 AN4860 图 77. DI 时钟方案 PLLM xn /R PLL HE PLLR /IDF DI PLL x2 x20 xndiv /2 /ODF fvco 500 MHz H CLK 62.5 MHz Lane_byte_clock /8 /TXECKDIV Txescclk 20 MHz To_clk /TOCKDIV DI Host Rxclkesc 20 MHz /2 D-PHY DDR Mv44696V1 TX 逸出时钟配置 TX 逸出时钟用在 LP 模式下 在 LP 模式下, 需要两个周期的 tx_esc_clk 传输一个比特位 表 12 显示了用于配置 TX 逸出时钟的寄存器 表 12. TX 逸出时钟配置寄存器 说明 TX 逸出时钟分频 寄存器字段 DI_CCR.TXECKDIV 注 : TX 逸出时钟的计算如下 : TX escape CLK = Lane_byte_clk / TXECKDIV 必须编程 TXECKDIV 以确保 TX 逸出时钟小于 20 MHz 必须将 TX 预分频器设置为大于 2 的值 预分频器值 0 或 1 将禁用 TX 逸出时钟的生成 次级时钟源设置 可以从 DI-PHY 或从主 PLL 的特定输出 (PLLR) 馈送 DI 主机 lane_byte_clock 源 在超低功耗状态下,DI PLL 可能已关闭 这种情况下,lane_byte_clock 源为 PLLR 表 13 显示了在两个时钟源之间进行选择时使用的寄存器位 76/142 DocID Rev 1 [English Rev 2]

77 DI 主机配置 表 13. 次级时钟源设置寄存器 说明 DI 时钟源选择 寄存器字段 DCKCFGR2.DIEL 当 DI-PHY 用作 DI lane_byte_clk 源时, 必须清除此位 这是正常工作模式 在 DI PLL 和 DI-PHY 关闭的情况下, 当 PLLR 用作 DI lane_byte_clk 源时, 必须置位此位 DI 主机 PHY 参数 本节介绍从 DI 主机控制的 D-PHY 参数 通道数 DI 主机提供使用一个或两个数据通道的可扩展架构 表 14 显示了用于通道数编程的寄存器字段 表 14. 通道数配置寄存器 说明 设置激活数据通道的数量 寄存器字段 DI_PCONFR.NL 通道数取决于应用的带宽要求 每个 DI 通道的最大数据速率为 500 Mbit/s, 在双数据通道模式下, 总速率为 1Gbit/s 请参见第 7 节 :DI 主机性能来获取更多关于如何评估所需通道数的信息 PHY 时钟和数字部分控制 DI 主机提供对 D-PHY 数字部分和时钟通道模块的控制 表 15 显示了用于控制 D-PHY 时钟和数字部分的寄存器字段 表 15. PHY 时钟和数字部分控制寄存器 说明 D-PHY 数字部分控制使能 D-PHY 时钟通道模块 寄存器字段 DI_PCTLR.DEN DI_PCTLR.CKE DI_PCTLR.DEN 字段可使 D-PHY 退出复位 必须置位 DI_PCTLR.CKE 以使能 D-PHY 时钟通道 时钟通道控制 DI 主机提供特定的功能用于时钟通道控制 表 16 显示了用于时钟通道控制的不同寄存器字段 DocID Rev 1 [English Rev 2] 77/

78 DI 主机配置 AN4860 表 16. 时钟通道控制寄存器 说明 自动时钟通道控制 D-PHY 时钟控制 寄存器字段 DI_CLCR.ACR DI_CLCR.DPCC 自动时钟通道控制用户可以选择让 DI 主机自动控制何时让时钟通道进入 LP 状态 这是通过将 DI_CLCR.ACR 位置为 1 来实现的, 并且还必须将 DI_CLCR.DPCC 置为 1 以使能时钟的 H 模式 图 78 显示的是使能了自动时钟通道控制的示例 DI 主机自动停止以 H 模式提供时钟, 并在时间允许时将其置于停止状态 LP-11 图 78. 自动时钟通道控制 注 : 在视频模式下,DI 主机根据 PHY 转换时序提供的时序 (DI_CLTCR.H2LP_TIME 和 DI_CLTCR.LP2H_TIME) 来决定是否可以让时钟通道进入 LP 模式, 具体讨论见第 节 : 通过 LTDC 接口实现视频模式 78/142 DocID Rev 1 [English Rev 2]

79 DI 主机配置 图 79 显示的是禁用了自动时钟通道控制并且时钟通道始终处于 H 模式的示例 图 79. 禁用了自动时钟通道控制并且时钟通道始终处于 H 模式的示例 手动时钟通道控制还可以通过 DI 主机时钟通道配置寄存器的 DI_CLCR.DPCC 位手动控制时钟通道状态 可通过清除 DI_CLCR.DPCC 将时钟通道手动置于 LP 状态 DI Wrapper PHY 参数 本节介绍从 DI Wrapper 控制的 D-PHY 参数 H 位周期设置 D-PHY 需要知道 PLL 提供的高速时钟频率 该值通过 DI Wrapper 指示给 D-PHY 表 17 显示了 DI Wrapper 内部用于设置 H 位周期的寄存器字段 表 17. H 位周期配置寄存器 说明 设置 H 模式下的位周期 (0.25 ns 的倍数 ) 寄存器字段 DI_WPCR0.UIX4 DocID Rev 1 [English Rev 2] 79/

80 DI 主机配置 AN4860 此字段以 0.25 ns 的倍数的形式定义了高速模式下的位周期, 它被用作由 D-PHY 管理的所有时序的时基 通过 DI_WPCR0.UIX4 字段配置单位间隔 如果该周期不是 0.25 ns 的倍数, 则应将驱动值向下舍入 注 : 此字段为必填字段 为避免 DI 主机与 PHY 之间的时序不匹配问题, 必须正确设定此字段 示例 : 对于 500 Mbit/s 的链路速度, 来自 PLL 并被馈送到 PHY 的 H 时钟输出为 500 MHz, 位周期为 2 ns 因此, 将 UIX4 设定为 2 / 0.25 = 8. 单位间隔是时钟周期的一半, 因此 UI= 1 / (2 x 250 MHz) = 2 ns, 因此将 UIX4 设定为 协议流控 DI 主机提供流程控制功能, 包括 EoTp 发送和接收 ECC 和 CRC 接收以及总线转向控制 注 : 正向的 ECC 和 CRC 生成是强制性的, 并且始终使能 表 18 显示了用于流程控制设置的寄存器字段 表 18. 协议流程控制配置寄存器 说明 EoTp 发送使能 EoTp 接收使能总线转向使能 ECC 接收使能 CRC 接收使能 寄存器字段 DI_PCR.ETTXE DI_PCR.ETRXE DI_PCR.BTAE DI_PCR.ECCRXE DI_PCR.CRCRXE EoTp 发送和接收一次 H 传输中可能存在多个数据包 始终在 PHY 层使用专用 EoT 序列发送传输结束信号 为了增强系统的总体稳定性,DI 在协议层定义了专用的 EoT 数据包 (EoTp) 此机制以增加开销 ( 每次传输增加四个额外字节 ) 为代价提供更稳定的环境 在 H 传输结束时发送 EOTp 之后, 链路进入 LP 状态 ( 请参见第 节 : 传输结束 (EoT) 数据包获取更详细信息 ) DI 主机通过分别置位 DI_PCR.ETTXE 和 DI_PCR.ETRXE 支持 EoTp 的发送和接收 总线转向当需要反向通信 ( 例如读取 回应和撕裂效应请求 ) 时, 必须使能总线转向 图 80 显示了读指令的示例,DI_PCR.BTAE 置位时 DI 主机自动启动 BTA 流程 80/142 DocID Rev 1 [English Rev 2]

81 DI 主机配置 图 80. 读指令后的 BTA 流程 ECC 和 CRC 接收 DI 主机可检查已接收数据包的 ECC 和 CRC 字段的值 分别通过置位 DI_PCR.ECCRXE 和 DI_PCR.CRCRXE 来使能此检查 DI 主机 LTDC 接口配置 DI 主机 LTDC 接口允许颜色编码和视频信号极性控制 颜色编码配置 表 19 显示了用于控制颜色编码的寄存器字段 表 19. 颜色编码配置寄存器 说明 DI Wrapper 颜色编码配置 DI 主机颜色编码配置松散封装版本,18 位配置 寄存器字段 DI_WCFGR. COLMUX DI_LCOLCR.COLC DI_LCOLCR.LPE LTDC 输出始终为 24 位 RGB R[7:0]G[7:0]B[7:0] DI Wrapper 允许将 LTDC 输出映射至 DI 主机输入 必须为 DI Wrapper 和 DI 主机选择相同的颜色格式 此颜色格式将应用于 DI 输出数据包 DocID Rev 1 [English Rev 2] 81/

82 DI 主机配置 AN4860 可用的颜色编码为 : 000:16 位配置 1 001:16 位配置 2 010:16 位配置 3 011:18 位配置 1 100:18 位配置 2 101:24 位 不同的 16 位和 18 位配置对 DI 输出数据包无影响 用户可以任选其一, 只要在 DI Wrapper(DI_WCFGR. COLMUX) 和 DI 主机 (DI_LCOLCR.COLC) 中设定了相同配置 如果选择了任意 16 位配置,DI 主机将输出 565 颜色编码 如果选择了任意 18 位配置,DI 主机将输出 666 颜色编码 但视频模式 18 位配置是一个例外,DI_LCOLCR.LPE 位在松散和非松散数据包配置之间进行选择 ( 请参见图 43 和图 44 了解非松散和松散 18 位数据包 ) 对于视频模式 18 位颜色格式, 如果使用 18 位松散数据包版本, 则用户必须置位 DI_LCOLCR.LPE 注 : 注 : 在视频模式下, 得益于封装像素流包头中的数据类型字段, 显示屏能够获知使用的颜色格式 ( 请参见视频模式数据类型第 40 页 ) 在指令模式下, 主机需使用 set_pixel_format DC 指令将颜色格式通知显示屏 DI 主机颜色编码定义了通过 DI 链路传输的 DI 数据包中的像素编码方式 它不同于图像源颜色格式 图像源颜色格式必须与 LTDC 层输入颜色格式一致 可以同时使用 16 位编码的图像源和 24 位编码的 DI 主机输出数据包 视频控制信号极性可通过 LTDC 接口控制视频控制信号 (Hsync Vsync 和 DATA ENABLE) 的极性 表 20 显示了视频控制信号极性的寄存器字段 表 20. 视频控制信号极性寄存器 说明配置 HYNC 极性配置 VYNC 极性配置 DATA ENABLE 极性 寄存器字段 DI_LPCR.HP DI_LPCR.VP DI_LPCR.DEP 可通过 DI LTDC 接口进行视频控制信号 (Hsync Vsync 和 DE) 极性的编程 编程值必须与 LTDC 控制信号极性设置一致, 这意味着 DI 和 LTDC 中的极性必须相同, 但 DE 信号除外 LTDC 全局控制寄存器可以设置 NOT DE 信号的极性 在所有 DI 模式下,LTDC NOT DE 极性必须设置为低电平有效, 因此 DI DE 极性必须为高电平有效 不能反过来使用 82/142 DocID Rev 1 [English Rev 2]

83 DI 主机配置 5.2 DI 工作模式配置 本节介绍特定于所使用工作模式的配置设置 用户可以选择视频模式或适配指令模式 通过 LTDC 接口实现视频模式 本节介绍特定于视频模式的 DI 主机配置 视频模式选择用户必须从三种可用的视频模式中选择一种 视频模式选择寄存器如表 21 所示 表 21. 视频模式选择寄存器 说明 配置视频模式类型 寄存器字段 DI_VMCR.VMT 三种视频模式类型为 : 00: 使用同步脉冲的非突发模式 01: 使用同步事件的非突发模式 1x: 突发 视频模式下的 LP 状态 DI 规范建议定期结束 H 传输并使数据通道进入 LP 状态 这样可实现 PHY 同步 每个扫描行应发生一次向 LP 状态的转换 如果不能, 则必须每帧发生一次向 LP 状态的转换 PHY 转换时序配置 在视频模式下,DI 主机需要关于 H 和 LP 状态之间 PHY 转换时序开销的信息 在表 22 中描述的寄存器中设置这些时序 表 22. PHY 转换时序配置寄存器 说明 寄存器字段 时钟通道计时器 配置 D-PHY 时钟通道从高速到低功耗模式转换所需的最长时间, 以通道字节时钟周期来衡量配置 D-PHY 时钟通道从低功耗到高速模式转换所需的最长时间, 以通道字节时钟周期来衡量 DI_CLTCR.H2LP_TIME DI_CLTCR.LP2H_TIME 数据通道计时器 配置 D-PHY 数据通道从高速到低功耗模式转换所需的最长时间, 以通道字节时钟周期来衡量配置 D-PHY 数据通道从低功耗到高速模式转换所需的最长时间, 以通道字节时钟周期来衡量 DI_DLTCR.H2LP_TIME DI_DLTCR.LP2H_TIME DocID Rev 1 [English Rev 2] 83/

84 DI 主机配置 AN4860 这些时序允许 DI 主机获知 LP 向 H 和 H 向 LP 转换的开销, 以便了解在视频消隐周期内是否有足够的时间进入 LP 模式 必须在 DI_DLTCR 寄存器中为数据通道置位 LP2H_TIME 和 H2LP_TIME 对于时钟通道, 仅当使能了 自动时钟通道控制 时, 要在 DI_CLTCR 寄存器中置位 LP2H_TIME 和 H2LP_TIME LP2H_TIME 反映了 PHY 从 LP 切换到 H 需要的最长时间, 而 H2LP_TIME 反映了 PHY 从 H 切换到 LP 需要的最长时间 DI 主机将消隐周期与总转换时间进行比较, 以便了解是否能够在消隐周期内切换到 LP 如果 ( 周期时序 )>( 总转换时间 ), 则 DI 主机请求 D-PHY 进入 LP 如果 ( 周期时序 )<( 总转换时间 ), 则 DI 主机在该周期内以 H 模式发送消隐数据包 PHY 转换时序 : 数据通道 LP2H= 17 lanebyteclk H2LP= 18 lanebyteclk 时钟通道 LP2H= 36 lanebyteclk H2LP= 28 lanebyteclk 总转换时间的计算 : 仅数据通道进入 LP 转换时间 =H2LP_TIME( 数据 )+ LP2H_TIME( 数据 ) 时钟通道和数据通道进入 LP 转换时间 = H2LP_TIME( 时钟 )+ LP2H_TIME( 时钟 ) 计算示例 本例假设 : H2LP_TIME = 18 个 lane_byte 时钟周期 LP2H_TIME = 17 个 lane_byte 时钟周期 HFP 周期 = 35 个 pixel_clock 周期 H2LP_TIME +LP2H_TIME = 35 个 lane_byte 时钟周期 HFP > (H2LP + LP2H), 因此 DI 主机在 HFP 区域进入 LP 84/142 DocID Rev 1 [English Rev 2]

85 DI 主机配置 注 : 必须认真设置 H2LP_TIME 和 LP2H_TIME 值, 以便反映 PHY 在低功耗和高速模式之间切换所需的最长时间, 否则, 如果提供给 DI 主机的时序短于转换所需的实际时序, 则 DI 主机可以在短于 PHY 转换时间的周期内请求 LP 转换 ; 这会导致视频时序违规 编程时序不得远大于 PHY 实际需要的时序, 因为 DI 主机将使用此时序进行内部计算 LP 转换配置在 DI_VMCR 中配置低功耗转换以定义允许进入低功耗模式的视频周期 - 如果有时间这样做 表 23 显示了用于每个区域的 LP 设置编程的寄存器字段 表 23. LP 转换配置寄存器 说明低功耗水平前沿使能低功耗水平后沿使能低功耗垂直激活使能低功耗垂直前沿使能低功耗垂直后沿使能低功耗垂直同步激活使能 寄存器字段 DI_VMCR.LPHFPE DI_VMCR.LPHBPE DI_VMCR.LPVAE DI_VMCR.LPVFPE DI_VMCR.LPVBPE DI_VMCR.LPVAE 图 81 显示了基本的 LP 模式进入流程 如果在一个区域内禁用了 LP 进入,DI 主机将发送消隐数据包而不是进入 LP 模式 如果在一个区域内使能了 LP 进入,DI 主机将检查周期长度是否足够用来进入和退出 LP 模式 这是通过将区域的周期与 H2LP 和 LP2H 转换时序进行比较来实现的 DocID Rev 1 [English Rev 2] 85/

86 DI 主机配置 AN4860 图 81. LP 模式进入流程 H LP > H2LP + LP2H LP HBP 区域内禁用 LP 模式当 VMCR.LPHBPE=0 时,DI 主机在 HBP 周期内以 H 模式发送消隐数据包 然后, 它使用封装像素流数据包发送像素数据 ( 参见图 82) 图 82. HBP 区域内禁用 LP Mv44688V1 86/142 DocID Rev 1 [English Rev 2]

87 DI 主机配置 HBP 区域内使能 LP 模式当 VMCR.LPHBPE=1 时, 如果 HBP 周期 >H2LP+LP2H, 则 DI 主机在 HBP 周期内进入 LP 然后, 它返回 H 模式并使用封装像素流数据包发送像素数据 ( 参见图 83) 图 83. HBP 区域内使能 LP VA 区域内仅使能 LP 模式 图 84 显示了 VA 区域内仅使能 LP 模式的示例 DocID Rev 1 [English Rev 2] 87/

88 DI 主机配置 AN4860 图 84. 仅在 VA 区域内使能 LP 模式 注 : 帧的最后一行总是进入 LP 模式, 即使没有为 VFP 区域使能 LP 模式 这是为了确保 DI 链路在每一帧至少进入 LP 模式一次 对所有区域禁用 LP 模式 TM32 DI 主机确保主机在每一帧至少进入 LP 状态一次 这发生在帧的最后一行, 即使没有在 DI_VMCR 寄存器中配置任何要进入 LP 的区域 ( 参见图 85) 88/142 DocID Rev 1 [English Rev 2]

89 DI 主机配置 图 85. 低功耗模式下最后一行 LTDC 设置 DI 主机依赖 LTDC 进行像素数据和视频控制信号的流传输 LTDC 配置对 DI 主机的正常工作至关重要 LTDC 视频时序从显示屏数据手册获取帧的垂直和水平时序 由于 DI 规范建议在每个扫描行进入 LP 状态, 用户可以选择一个水平时序, 以使 DI 链路能够在每个扫描行进入 LP 状态一次 ( 只要时序符合显示时序规范 ) 关于显示时序示例, 请参见表 24 DocID Rev 1 [English Rev 2] 89/

90 DI 主机配置 AN4860 项目 表 24. 显示时序示例 规格 最小值 典型 最大值 垂直时序 单位 VA H VBP H VFP H 垂直消隐周期 H VACT H 垂直刷新速率 Hz 水平时序 HA PCLK HBP PCLK HFP PCLK 水平消隐周期 PCLK HACT 800 PCLK fpclk MHz 选择水平时序, 以允许每个扫描行转换到 LP 模式一次 以像素时钟为单位的水平时序 : HA = 5,HBP = 35,HACT = 800,HFP = 35 具有这些 HBP 和 HFP 值时, 链路在 HBP 和 HFP 周期均进入 LP 模式, 详细说明见 PHY 转换时序配置第 83 页 以行为单位的垂直时序 : VA = 2,VBP = 20,VACT = 480,VFP = 20 LTDC 像素时钟设置根据以下公式设置像素时钟 : pixel_clock = (VA+VBP+VACT+VFP) x (HA+HBP+HACT+HFP) x 帧率计算示例 : 以 pixel_clock 为单位的水平时序 : HA = 5,HBP = 35,HACT = 800,HFP = 35 以行为单位的垂直时序 : VA = 2,VBP = 20,VACT = 480,VFP = 20 刷新速率 = 60 fps pixel_clock = ( ) x ( ) x 60= 522 x 875 x 60 = 27.4 MHz 请参见第 7 节 :DI 主机性能以获取支持的最大像素时钟的更详细信息 90/142 DocID Rev 1 [English Rev 2]

91 DI 主机配置 DI 主机视频时序 必须为 DI 主机提供显示视频时序信息 表 25 显示了用于配置视频时序的 DI 主机寄存器 表 25. DI 主机视频时序寄存器 说明 寄存器字段 帧水平时序 设置以通道字节时钟周期为单位的水平同步激活 (HA) 持续时间设置以通道字节时钟周期为单位的水平后沿 (HBP) 持续时间时序设置以通道字节时钟周期进行计数的水平行时间 (HA+HBP+HACT+HFP) DI_VHACR.HA DI_VHBPCR.HBP DI_VLCR.HLINE 帧垂直时序 配置以水平行数来衡量的垂直激活 (VA) 持续时间配置以水平行数来衡量的垂直后沿 (VBP) 持续时间配置以水平行数来衡量的垂直前沿 (VFP) 持续时间配置以水平行数来衡量的垂直激活 (VACT) 持续时间 DI_VVACR.VA DI_VVBPCR.VBP DI_VVFPCR.VFP DI_VVACR.VA DI 主机中视频时序的长度必须与 LTDC 中的相同 LTDC 中的值表示为 pixel_clock 周期数, DI 中的编程值表示为通道字节时钟周期数 图 90 中描述了视频时序寄存器 DocID Rev 1 [English Rev 2] 91/

92 DI 主机配置 AN4860 图 86. DI 视频时序配置寄存器 DI_VVACR.VA DI_VVBPCR.VBP DI_VVACR.VA DI_VHACR.HA (lanebyteclk) DI_VHBPCR.HBP (lanebyteclk) DI_VPCR.VPIZE (Pixel) * DI_VCCR.NUMC HFP (lanebyteclk) DI_VVFPCR.VFP DI_VLCR.HLINE (lanebyteclk) Mv35877V1 帧水平时序 配置水平同步持续时序 (DI_VHACR.HA), 以通道字节时钟周期数表示 LTDC 水平同步激活周期的时间长度 配置水平后沿持续时序 (DI_VHBPCR.HBP), 以通道字节时钟周期数表示 LTDC 水平后沿周期的时间长度 配置水平行时序 (DI_VLCR.HLINE), 以通道字节时钟周期数表示 LTDC 视频行的时间长度 帧垂直时序 使用 LTDC 垂直同步激活周期中现有的行数配置垂直同步持续时序 (DI_VVACR.VA) 使用 LTDC 垂直后沿周期中现有的行数配置垂直后沿持续时序 (DI_VVBPCR.VBP) 使用 LTDC 垂直前沿周期中现有的行数配置垂直前沿持续时序 (DI_VVFPCR.VFP) 使用 LTDC 垂直激活周期中现有的行数配置垂直激活持续时序 (DI_VVACR.VA) 配置示例 : DI_VLCR.HLINE = (HA + HBP + HACT + HFP) x (lane_byte_clk / pixel_clock) = ( ) x (62.5 / 27.4) = 1995 DI_VHACR.HA = HA x (lane_byte_clk/pixel_clock) = 5 x (62.5 / 27.4) = 11 DI_VHDPCR.HBP = HBP x (lane_byte_clk/pixel_clock) = 35 x (62.5 / 27.4) = 80 垂直行配置 : DI_VVACR.VA = 2 DI_VVBPCR.VBP = 20 DI_VVFPCR.VFP = 20 DI_VVACR.VA = /142 DocID Rev 1 [English Rev 2]

93 DI 主机配置 DI 时钟设置 DI 时钟取决于使用的视频模式 : 突发模式 : 在突发模式下, 可以将 DI 时钟设置为最大值, 以使链路处于低功耗模式的周期更长 支持的最大 lane_byte_clock 为 62.5 MHz 非突发模式 : 应配置 DI 非突发模式, 使 DI 输出像素比与 LTDC 接口输入像素比相匹配 下面一节对此进行了讨论 DI 视频数据包参数 表 26 显示了配置视频激活区域内的视频数据包所需的 DI 主机寄存器 表 26. DI 视频数据包参数寄存器 说明以像素为单位配置视频数据包大小配置块数以字节为单位配置空包大小 寄存器字段 DI_VPCR.VPIZE DI_VCCR.NUMC DI_VNPCR.NPIZE 视频数据包参数配置取决于选择的视频模式 : 突发模式在突发模式下,VPIZE 必须等于整行的长度 ( 以像素为单位 ) 因此, 可将块数设置为 0, 以便在一个数据包中传输视频行 在发送封装像素流后, 为了节能, 链路进入 LP 模式 无需空包 (NPIZE = 0) 图 87 显示了突发模式下的视频行 DocID Rev 1 [English Rev 2] 93/

94 DI 主机配置 AN4860 图 87. 突发模式下的视频行 非突发模式应配置 DI 非突发模式, 使 DI 输出像素比与 LTDC 接口输入像素比相匹配 这是通过将像素行 (HACT 区域 ) 划分为若干像素块并选择性地将它们与空包进行交织来实现的 以下等式允许在非突发模式下设置 DI 主机传输参数 两个等式用于平衡在 DI 上输出像素所需的时间 ( 等式右侧 ) 与从 LTDC 输入像素所需的时间 ( 等式左侧 ) 当空包启用时 : 公式 1 lanebyteclkperiod x NUMC (VPIZE x bytes_per_pixel NPIZE) / number_of_lanes = pixels_per_line x LTDC_clock_period 当空包禁用时 : 公式 2 lanebyteclkperiod x NUMC (VPIZE x bytes_per_pixel + 6) / number_of_lanes = pixels_per_line x LTDC_clock_period 94/142 DocID Rev 1 [English Rev 2]

95 DI 主机配置 注 : VPIZE = 视频数据包大小,NUMC = 块数 包含四个块且空包启用的配置示例 : 使用视频时序参数计算 Pixel_clock( 参见 LTDC 设置第 89 页 );pixel_clock = MHz 在本例中,Lane_byte_clk 被设置为它的最大速度 :62.5 MHz 设置每个数据包的像素和块数以与行宽匹配 : 以像素为单位的行宽 = VPIZE x NUMC VPIZE 取决于显示屏中的 FIFO 大小 在本例中, 我们将 VPIZE 设置为 200 像素, 并将块数设置为 4 使用上述等式 2,DI 输出像素的速度快于从 LTDC 输入像素的速度 : DI 像素输出时间 = 4(200 x 3 + 6) / (2 x 62.5 MHz) = 19 us LTDC 接口像素输入时间 = 800 / 27.4 MHz = 29 us 这要求使用空包, 以便使用上述等式 1 平衡 LTDC 和 DI 吞吐率 计算空包大小 : 使用上述等式 1 计算 NPIZE 4 x (200 x NPIZE) / (62.5 x2) = 800 x 1 / 27.4 NPIZE=299 字节 图 87 显示了包含四个块且空包启用的视频激活行 : 图 88. 包含四个块且空包启用的配置 DocID Rev 1 [English Rev 2] 95/

96 DI 主机配置 AN4860 包含四个块且空包未启用的配置示例 为避免使用空包, 必须使用上述等式 2 平衡 DI 和 LTDC 吞吐率 本例使用四个块的配置,lane_byte_clk 的计算如下 : Lane_byte_clk = pixel_clock x NUMC x (VPIZE x bytes_per_pixel + 6) / (pixels_per_line x num_lanes) = MHz 图 89 显示了包含四个块且没有空包的视频激活行,DI 链路为 41.2 MHz 图 89. 包含四个块且空包未启用的配置 注 : 必须根据显示屏的内部 FIFO 大小设置视频数据包大小 (VPIZE) 和后续的块数 (NUMC) 例如, 如果内部 FIFO 仅能容纳 200 个像素, 则块数必须大于 4, 以确保 VPIZE 等于或小于 200 个像素 视频模式下的指令传输 在视频传输过程中,DI 主机允许在消隐区域通过 APB 通用接口发送指令 可在低功耗或高速模式下发送指令 如果在 H 模式下传输指令,DI 主机将自动确定每个指令可以发送的区域, 无需编程或计算 96/142 DocID Rev 1 [English Rev 2]

97 DI 主机配置 对于 LP 指令,DI 主机需要来自用户的输入来确定可以传输指令的合适区域 指令传输模式表 27 显示了视频模式下在 H 和 LP 指令传输模式之间进行选择时使用的寄存器位 表 27. 指令传输模式寄存器 说明 配置是否在低功耗模式下传输指令 寄存器字段 DI_VMCR.LPCE 如果 DI_VMCR.LPE = 1, 则在 LP 模式下发送指令, 否则在 H 模式下发送指令 注 : 一些显示屏需要在 LP 模式下发送初始化指令 这种情况下, 必须在初始化阶段使能 LP 指令传输 LP 指令数据包大小 当 LP 指令传输使能时, 用户必须使用表 28 中定义的寄存器字段, 将最大允许数据包大小 ( 以字节为单位 ) 通知 DI 主机 表 28. LP 指令数据包大小寄存器 说明 最大数据包大小 VACT 最大数据包大小 寄存器字段 DI_LPMCR LPIZE DI_LPMCR VLPIZE 注 : 注 : 当在 H 视频模式传输 (DI_VMCR.LPCE=1) 期间将 DI 主机配置为发送低功耗 (LP) 指令时, 必须以字节为单位计算在水平前沿 (HFP) 垂直同步激活 (VA) 垂直后沿 (VBP) 和垂直前沿 (VFP) 区域内以 LP 模式传输指令的可用时间 LPIZE:VACT 区域的最大数据包大小此字段用于 LP 模式下的指令传输 它定义在 VA VBP 和 VFP 区域内可嵌入行中的最大数据包的大小 ( 以字节为单位 ) VLPIZE:VACT 区域内的最大数据包大小此字段用于 LP 模式下的指令传输 它定义 VACT 区域的 HFP 期间可嵌入行中的最大数据包的大小 ( 以字节为单位 ) 正确地配置 LPIZE 和 VLPIZE 很重要 如果 LPIZE 和 VLPIZE 大于实际可用时间, 则可能导致视频时序违规 另一方面, 如果 LPIZE 和 VLPIZE 大幅小于可用时序, 则许多指令会被延迟到帧的最后一行 建议避免在帧的最后一行发送多行指令 如果必须发送大量指令, 用户可以禁用 DI 视频模式并在 DI 指令模式下发送指令, 然后重新使能视频模式 LPIZE 计算 图 90 显示了使用同步脉冲的视频非突发模式下的 LPIZE 计算 DocID Rev 1 [English Rev 2] 97/

98 DI 主机配置 AN4860 图 90. 使用同步脉冲的非突发模式下的 LPIZE 计算 t L t H1 t H -> LP t LPDT t LPDT t LP -> H H HA HE Hà LP EscEntry LPDT outvact_lpcmd_time EscExit 2 tecclk LPà H Mv35870V1 图 91 显示了使用同步事件的视频突发模式和视频非突发模式下的 LPIZE 计算 图 91. 使用同步事件的突发或非突发模式下的 LPIZE 计算 t L t H1 t H -> LP t LPDT t LPDT t LP -> H H Hà LP EscEntry LPDT outvact_lpcmd_time EscExit 2 tecclk LPà H Mv35871V1 其中 tl = 行时间 = (HA + HBP + HACT + HFP) / PCLK; th1 使用同步脉冲的非突发模式 : th1= HA 脉冲的时间 = tha = HA / PCLK 使用同步事件的突发模式或非突发模式 : th1= 发送 H 数据包 = 4 字节的时间 / (lane_byte_clk x Number_Lanes) th->lp = 进入低功耗模式的时间 ; tlp->h = 退出低功耗模式的时间 ; tlpdt = 与逸出模式逸出 LPDT 指令和逸出退出相关的 D-PHY 时序 根据 D-PHY 规范, 此值在 LP 模式下始终为 11 位 ( 或 22 个 TX 逸出时钟周期 ); tecclk = 逸出时钟周期 = DI_CCR.TXECKDIV /lane_byteclk 2 tecclk = DI 主机实现引起的延迟 98/142 DocID Rev 1 [English Rev 2]

99 DI 主机配置 计算示例 : tl = ( ) / MHz = 31.9 us th1 使用同步脉冲的非突发模式 : th1=tha =5/27,429 MHz=0,182us 使用同步事件的突发模式或非突发模式 : th1 = 4 / (62.5 x 2) = us th->lp = 291 ns( 这是 D-PHY 特定的时序 ) tlp->h = 264 ns( 这是 PHY 特定的时序 ) tecclk = 4 / 62.5 = ns tlpdt = 22 x tecclk = 使用同步事件的突发和非突发模式下的 LPIZE 计算 : LPIZE = ( ( )) / (2 x 8 x 0.064) = 使用同步脉冲的非突发模式下的 LPIZE 计算 : LPIZE = ( ( )) / (2 x 8 x 0.064) = 为了获得一些余量, 两种情况下要编程的 LPIZE 均为 28 字节 图 92 显示了消隐区域内以 LP 模式发送的 28 字节指令 指令嵌入消隐周期不会导致时线违规 DocID Rev 1 [English Rev 2] 99/

100 DI 主机配置 AN4860 图 92. 突发模式下 VFP 期间的 28 字节 LP 指令 图 93 显示了未嵌入激活或消隐区域的 29 字节指令 这种情况下,DI 主机将指令延迟到帧的最后一行 100/142 DocID Rev 1 [English Rev 2]

101 DI 主机配置 图 93. 延迟到最后一行的 29 字节 LP 指令 VLPIZE 计算图 94 显示了使用同步脉冲的视频非突发模式下的 VLPIZE 计算 图 94. 使用同步脉冲的非突发模式下的 VLPIZE 计算 t L t HA t HBP t HACT t H -> LP t LPDT t LPDT t LP -> H H HA HE HBP HACT Hà LP EscEntry LPDT invact_lpcmd_time EscExit 2 tecclk LPà H Mv35872V1 图 95 显示了使用同步事件的视频非突发模式下的 VLPIZE 计算 DocID Rev 1 [English Rev 2] 101/

102 DI 主机配置 AN4860 图 95. 使用同步事件的非突发模式下的 VLPIZE 计算 t L t HA t HBP t HACT t H -> LP t LPDT t LPDT t LP -> H H HA HBP HACT Hà LP EscEntry LPDT invact_lpcmd_time EscExit 2 tecclk LPà H Mv35890V1 图 96 显示了视频突发模式下的 VLPIZE 计算 图 96. 突发模式下的 VLPIZE t L t HA t HBP t HACT t H -> LP t LPDT t LPDT t LP -> H H HA HBP HACT Hà LP EscEntry LPDT invact_lpcmd_time EscExit 2 tecclk LPà H Mv35873V1 其中 tl = 行时间 = (HA + HBP + HACT + HFP) / PCLK; tha = HA 脉冲的时间 = HA / PCLK; thbp = 水平后沿的时间 = HBP / PCLK; thact = 视频激活的时间 非突发模式 :pixels_per_line / PCLK 突发模式 : 视频激活经过时间压缩, 计算如下 thact = (VPIZE x Bytes_per_Pixel) / (Number_Lanes x tlane_byte_clk); tecclk = 逸出时钟周期 = DI_CCR.TXECKDIV / lane_byteclk 计算示例 : tl = 行时间 = ( ) / 27.4 MHz = 31.9 us tha = 5 / 27.4 MHz = us thbp = 35 / 27.4 MHz = 1.27 us thact 非突发模式 : thact =800 / 27.4 MHz = us 突发模式 : thact = (800 x 3) / (2 x 62.5 MHz) = 19.2 us 突发模式下的 VLPIZE VLPIZE = ( ( )) / (2 x 8 x ) = /142 DocID Rev 1 [English Rev 2]

103 DI 主机配置 突发模式 VACT 区域允许 8 字节长数据包 非突发模式下的 VLPIZE VLPIZE = ( ( )) / (2 x 8 x 0.064) = VACT 区域不允许数据包 图 97 显示了视频激活行期间以 LP 模式发送的 8 字节指令 发送指令不会导致激活行的时序违规 图 97. 突发模式下 VACT 期间的 8 字节 LP 指令 注 : 对于允许的字节数 (LPIZE 和 VLPIZE), 用户可使用 10% 的余量来避免视频时序问题 帧回应为确保显示屏正确地接收了帧,DI 主机可以要求帧回应 表 29 显示了视频模式下用于使能帧回应的寄存器位 表 29. 帧回应寄存器 说明 帧总线转向回应使能 寄存器字段 DI_VMCR.FBTAAE DocID Rev 1 [English Rev 2] 103/

104 DI 主机配置 AN4860 注 : 在帧的最后一行, 主机执行 BTA 流程 然后, 显示屏获得总线所有权, 如果之前的所有数据包均已接收且无错误 ( 意味着显示屏已正确接收帧 ), 则发送回应触发信号 之后, 显示屏执行 BTA 序列以将总线所有权还给 DI 主机 如果显示屏遇到之前数据包中的错误, 它将以错误报告做出响应 必须将 DI_PCR.BTAE 置为 1, 以便使能总线转向 (BTA) 请求 图 98 和图 99 显示了视频模式下帧回应触发信号的示例 图 98. 帧回应示例 104/142 DocID Rev 1 [English Rev 2]

105 DI 主机配置 图 99. 帧回应放大图 通过 LTDC 接口实现适配指令模式 本节描述与适配指令模式相关的 DI 主机设置 DI 指令模式必须同时在 DI 主机和 DI Wrapper 中选择适配指令模式 ( 参见表 30) 表 30. DI 指令模式寄存器 说明 选择视频传输模式 : 视频模式或适配指令模式将 DI 主机设置为视频或指令模式 寄存器字段 DI_WCFGR.DIM DI_MCR.CMDM 在 DI Wrapper 配置寄存器中选择适配指令模式 (DI_WCFGR.DIM=1) 在 DI 主机模式配置寄存器中选择指令模式 (DI_MCR.CMDM=1) DocID Rev 1 [English Rev 2] 105/

106 DI 主机配置 AN4860 停止等待时间配置 表 31 中的寄存器字段用于配置停止状态后请求高速传输的最小等待周期 表 31. 停止等待时间时序配置寄存器 说明 配置停止状态后请求高速传输的最小等待周期 寄存器字段 DI_PCONFR.W_TIME 发射器 D-PHY 为了保证所有数据通道在新的高速传输开始前处于停止状态, 必须使用 W_TIME 显示屏在接收新的高速传输之前可能还需要一段特定的时间 必须在显示屏的数据手册中检查此时间 编程值必须是主机 W_Time 和显示屏 W_TIME 中的最大者 注 : DI 主机的最小 W_Time 是 10 lanebyteclk 指令模式 指令大小 (CMDIZE) 用户必须以像素为单位, 定义适配指令模式中用于刷新显示屏的 GRAM 的 DC 长写指令 (WM 和 WMC) 大小 在表 32 所述的寄存器中设置指令大小 表 32. 指令大小寄存器 说明 该字段以像素为单位配置 LTDC Write memory 指令的最大允许大小 寄存器字段 DI_LCCR.CMDIZE DI 主机像素 FIFO 大小为 960 个 32 位字 这意味着 : 在 24 bpp 模式下, 该字段应不超过 1280 像素 在 16 bpp 模式下, 该字段应不超过 1920 像素 LTDC 停机极性帧刷新完成后, 选择使 LTDC 停止的 Vync 边沿 Vsync 边沿如表 33 中所示进行设置 表 33. LTDC 停机极性 说明 配置 DI 包装器 VYNC 极性 寄存器字段 DI_WCFGR.VPOL 可以在 Vsync 的下降沿或上升沿停止 LTDC 边沿极性必须与 LTDC 接口的 Vsync 极性一致 : 如果 DI_LPCR.VP 为高电平有效, 则 LTDC 必须在上升沿停止 如果 DI_LPCR.VP 为低电平有效, 则 LTDC 必须在下降沿停止 106/142 DocID Rev 1 [English Rev 2]

107 DI 主机配置 撕裂效应设置 使用表 34 中所述的寄存器管理指令模式下的撕裂效应 表 34. 撕裂效应设置寄存器 说明 TE 源 TE 极性撕裂效应回应请求使能 寄存器字段 DI_WCFGR.TERC DI_WCFGR.TEPOL DI_CMCR.TEARE 通过链路报告撕裂效应 TE 源为了通过链路报告 TE, 必须将 DI Wrapper 配置寄存器的撕裂效应源 (DI_WCFGR.TERC) 置为 0 TE 回应请求当通过链路报告撕裂效应时, 必须置位 DI 主机指令模式配置寄存器的 DI_CMCR.TEARE 位 注 : 注意 : 必须置位 DI 主机协议配置寄存器的 DI_PCR.BTAE 位, 以便允许 TE 报告的反向通信 通过引脚报告撕裂效应 TE 源为了通过外部引脚报告 TE, 必须将撕裂效应源 (TERC) 置为 1 TE 极性当通过 GPIO 链路使用 TE 时, 在编程时必须考虑显示屏中的 TE 极性 DI 主机支持两种极性 ( 低和高 ) 刷新模式 DI 主机支持两种开始显示屏刷新操作的模式 表 34 显示了用于选择刷新模式的寄存器字段 表 35. 刷新模式寄存器 说明 自动刷新 寄存器字段 DI_WCFGR.AR 如果每次接收到撕裂效应事件时需要自动更新显示屏, 则置位 DI Wrapper 配置寄存器 (DI_WCFGR) 的自动刷新 (AR) 位 自动刷新 : 在接收到 TE 事件后自动置位 DI_WCR.LTDCEN 手动刷新 : 在接收到 TE 事件后, 软件负责通过置位 DI_WCR.LTDCEN 位以刷新 GRAM DocID Rev 1 [English Rev 2] 107/

108 DI 主机配置 AN4860 LTDC 设置 在适配指令模式下,DI 主机从 LTDC 输入像素流 当 DI 以适配指令模式工作时,LTDC 像素速率和视频时序具有特定的配置 LTDC 像素时钟设置 像素时钟频率无需匹配显示屏像素时钟, 因为它依赖其内部控制器生成时序信息 在适配指令模式下, 必须选择 LTDC 像素时钟以确保以下要求 : 最小像素时钟必须足够快, 以确保 GRAM 刷新时间短于显示屏内部刷新频率, 从而避免视觉伪影 最大像素时钟必须与系统限值一致, 以免 LTDC 侧发生 FIFO 欠载问题 请参见第 7 节 :DI 主机性能了解关于适配指令模式下像素时钟最小值和最大值的更详细信息 LTDC 视频时序 由于显示屏不依赖于主机获取时序信息, 因此可以将所有垂直和水平消隐周期 (HA HBP HFP VA VBP VFP) 设置为最小值 1, 但用户必须分别以行长和每帧行数正确地设置 HACT 和 VACT 指令传输模式 可在高速或低功耗模式下发送或接收所有指令, 具体取决于指令类型 在 DI 主机指令模式配置寄存器 (DI_CMCR) 中为其中的每一个编程专用配置位 ( 参见表 36) 表 36. 指令传输寄存器 说明最大读数据包大小 DC 长写传输 DC 短读 0 参数传输 DC 短读 1 参数传输 DC 短写 0 参数传输通用长写传输通用短读 2 参数传输通用短读 1 参数传输通用短读 0 参数传输通用短写 2 参数传输通用短写 1 参数传输通用短写 0 参数传输 寄存器字段 DI_CMCR.MRDP DI_CMCR.DLWTX DI_CMCR.DR0TX DI_CMCR.DW1TX DI_CMCR.DW0TX DI_CMCR.GLWTX DI_CMCR.GR2TX DI_CMCR. GR1TX DI_CMCR. GR0TX DI_CMCR.GW2TX DI_CMCR.GW1TX DI_CMCR.GW0TX 108/142 DocID Rev 1 [English Rev 2]

109 DI 主机配置 注 : 一些显示屏需要在 LP 模式下发送初始化指令 这种情况下, 必须在初始化阶段的 LP 模式下配置用于显示屏初始化的指令 在初始化阶段后, 可以重新配置指令以在高速模式下发送 这对于 DC 长写指令特别重要, 这类指令用于容纳显示屏刷新期间使用的 WM 和 WMC DC 指令 回应请求 DI 主机可在发送每条指令后请求回应 这是通过置位 DI_ CMCR.ARE 位来使能的 ( 参见表 37) 表 37. 回应请求寄存器 说明 在每次数据包传输后使能回应请求 寄存器字段 DI_ CMCR.ARE 注 : 当此功能使能时,DI 主机在发送每个指令后开始 BTA 流程 显示屏获得总线所有权, 并回复一个应答出发, 在出错时回复错误报告 然后, 显示屏发送 BTA 以将总线所有权还给 DI 主机 在适配指令模式下的刷新操作期间, 应避免使用此功能, 因为它会增加许多开销, 延长显示屏刷新时间 此功能十分有用, 可提高系统安全性并尽快检测到错误 因此, 其使用情况取决于应用需要 图 100 显示的是使能了回应请求的写指令示例 DocID Rev 1 [English Rev 2] 109/

110 DI 主机配置 AN4860 图 100. 使能了回应请求的通用短写指令 110/142 DocID Rev 1 [English Rev 2]

111 TM32CubeMX 配置示例 6 TM32CubeMX 配置示例 TM32CubeMX 工具可用于配置 DI 主机外设 本节介绍在不同工作模式下配置 DI 主机所需的基本配置步骤 : 视频突发模式 具有同步脉冲的视频非突发模式和适配指令模式 本节还提供在不同工作模式下配置 LTDC 和 DI 主机的软件代码示例 关于更多完整示例, 用户可参考 TM32Cube 示例 在 TM32F769I 探索板上有生成好的示例 由于 DI 主机使用 LTDC 作为视频推流器, 因此必须完成 LTDC 配置 这些示例显示了基本的 LTDC 配置 应用笔记 AN4861 中提供了关于 LTDC 配置的更多信息 6.1 DI 主机视频突发模式 本节介绍了在视频突发模式下配置 DI 主机所需的不同步骤 仅介绍了必须的设置 引脚排列配置 在 RCC 中使能 HE DI 要求使用 HE( 高速外部 ) 振荡器作为 DI PLL 的时钟输入 图 101 显示了如何配置 RCC ( 复位和时钟控制 ) 以使能 HE 图 101. 使用 HE 的 RCC 配置 以 DI 模式使能 LTDC 必须使能 LTDC 并设置为 DI 模式 请注意,LTDC 用作视频推流器, 用于对 DI 的馈送 因此在 DI 模式下,LTDC 输出通过芯片内部连接到 DI 主机, 这意味着 LTDC 不需要引脚配置 图 102 所示为 LTDC 配置 DocID Rev 1 [English Rev 2] 111/

112 TM32CubeMX 配置示例 AN4860 图 102. DI 模式下的 LTDC 配置 以视频模式使能 DI 主机 为 DI 主机选择视频模式 ( 参见图 103) 图 103. 视频模式下的 DI 主机配置 注 : DI 主机使用专用引脚, 无需复用功能配置 时钟配置 在时钟配置阶段, 必须配置 DI PLL( 对于 DI 主机和 PHY) 和 PLLAI( 对于 LTDC) LTDC 时钟配置 根据显示要求设置 LTDC 像素时钟频率 请参见 LTDC 设置第 89 页中的 LTDC 像素时钟设置了解视频模式下的像素时钟设置 在本例中, 像素时钟频率设置为 27.4 MHz 图 104 显示了将像素时钟设置为 27.4 MHz 所需的 PLLAI1 设置 112/142 DocID Rev 1 [English Rev 2]

113 TM32CubeMX 配置示例 图 104. 视频模式下使用 PLLAI1 的 LTDC 像素时钟配置 DI 时钟配置 本例显示了用于生成不同 DI 时钟的 DI PLL 配置 图 105 显示了 DI PLL 的配置示例 本例中的链路速率为每通道 500 Mbit/s, lane_byte_clock 设置为 62.5 MHz 图 105. 视频模式下使用 DI PLL 的 DI 时钟配置 必须选择逸出模式时钟预分频器值以生成 TX LP 传输期间使用的逸出时钟 此时钟不得超过 20 MHz 注 : 必须将 TX 预分频器设置为大于 2 的值 预分频器值 0 或 1 将禁用 TX 逸出时钟的生成 LTDC 和 DI 配置 LTDC 配置 本节介绍使用 DI 接口显示图像所需的 LTDC 设置 LTDC 参数设置图 105 显示了 LTDC 参数设置 DocID Rev 1 [English Rev 2] 113/

114 TM32CubeMX 配置示例 AN4860 图 106. 视频模式下的 LTDC 参数设置 垂直和水平视频时序 : 用户输入显示时序,TM32CubeMX 自动生成要在 LTDC 寄存器中编程的相应值 视频信号极性 : 这些信号被馈送到 DI 主机 用户必须输入 LTDC 的极性, 然后 TM32CubeMX 才能确保在 DI 中自动设置相应极性 建议保持默认的 LTDC 信号极性 ( 所有信号均为低电平有效 ) LTDC 层设置 图 107 显示了 LTDC 层设置 本例中只使用了一层 114/142 DocID Rev 1 [English Rev 2]

115 TM32CubeMX 配置示例 图 107. 视频模式下的 LTDC 层设置 窗口位置定义 : 本例使用宽 320 个像素 高 240 行的图像, 屏幕的剩余部分填充以层默认颜色 选择窗口位置, 使图像显示在屏幕中心 像素参数设置 : 必须根据源图像颜色格式设置像素参数 本例中使用的图像的颜色格式为 ARGB8888 混合参数设置 : 本例中只使用一层, 用于混合的常量 α 参数为 255 DocID Rev 1 [English Rev 2] 115/

116 TM32CubeMX 配置示例 AN4860 帧缓冲器参数 : 将帧缓冲器的开始地址设置为图像源开始地址 在本例中, 将其设置为源图像上的一个指针 (life_augmented_argb8888) 分别以图像宽度和高度设置帧缓冲器长度和行数 本例中使用 320 x 240 图像 层默认颜色设置 : 所显示图像以外的所有区域均采用默认颜色, 在本例中为白色 DI 主机配置 数据和时钟通道配置 图 108 显示了 DI 数据和时钟通道设置 图 108. 视频模式下的数据和时钟通道配置 通道数选择 : 本例中使用了 2 个通道 时钟通道控制模式 : 本例中始终提供时钟通道 BTA 请求 : 如需反向通信 ( 读请求 帧回应请求或其他 ), 则必须使能 BTA 请求 在本例中不需要 116/142 DocID Rev 1 [English Rev 2]

117 TM32CubeMX 配置示例 PHY 时序配置 图 109 显示了 DI PHY 时序配置 图 109. 视频模式下的 PHY 时序配置 数据通道转换时序 : 保留默认的 LP 至 H 和 H 至 LP 转换时序, 如上图所示 必须完成数据通道转换时序配置 时钟通道转换时序 : 仅当 自动时钟通道控制 设置为 时间允许时不提供时钟通道 时, 才需要这些时序 将视频模式下停止状态 (W_TIME) 后请求高速传输的最小等待周期设置为 0 DocID Rev 1 [English Rev 2] 117/

118 TM32CubeMX 配置示例 AN4860 指令传输配置 图 110 显示了指令传输配置 图 110. 视频突发模式下的指令配置 指令传输模式 : 在低功耗模式下使能指令传输 在本例中, 由于必须在 LP 模式下发送显示屏初始化指令, 因此必须配置 最大 LP 指令大小 : 必须按 DI 视频数据包参数章节所示进行计算 设置 VACT 区域内的 LP 最大数据包大小 = 8 字节设置垂直消隐区域内的 LP 最大数据包大小 = 28 字节更多详细信息, 请参见视频模式下的指令传输 在本例中无需读指令, 因此保留读指令时序 0 118/142 DocID Rev 1 [English Rev 2]

119 TM32CubeMX 配置示例 显示接口配置 图 111 显示了 DI 显示接口配置 : 图 111. 视频突发模式下的显示接口配置 颜色编码选择 : 允许用户选择通过链路传输的 DI 数据包的颜色格式 此设置独立于图像源的 LTDC 层颜色格式 图像源可使用 565 颜色格式,DI 主机设置为 24 位颜色格式 在本例中, 使用封装像素流以 24 位格式发送像素流 视频模式配置 : 选择视频突发模式 设置视频数据包大小 : 在突发模式下, 将视频数据包大小设置为完整视频行长 ( 以像素为单位 ) 如果需要, 使能帧 BTA 回应 本例中不使用此设置 从 LTDC 配置检索帧的垂直和水平时序 TM32CubeMX 根据 LTDC 视频设置 通道字节时钟和 LTDC 像素时钟自动计算值 建议对所有区域使能 LP 转换 DI 主机自动根据区域长度和 PHY 转换检查是否能够执行转换 如果需要, 用户可以禁用特定区域内的 LP 转换, 但不建议这样做 DocID Rev 1 [English Rev 2] 119/

120 TM32CubeMX 配置示例 AN 视频突发模式的生成代码示例 在完成配置阶段后,TM32CubeMX 为用户提供使用不同工具链生成代码的能力 本节显示了 TM32CubeMX 生成的部分代码, 并高亮显示了需要用户添加到 用户代码 部分的用于显示屏复位和初始化的代码部分 /* 主要功能 */ /* 使能 I-Cache */ CB_EnableICache(); /* 使能 D-Cache */ CB_EnableDCache(); /* MCU 配置 */ /* 复位所有外设, 初始化 Flash 接口和 ystick */ HAL_Init(); /* 配置系统时钟 */ ystemclock_config(); /* 初始化所有配置的外设 */ /*HE 的 GPIO 初始化 */ MX_GPIO_Init(); /*DI 主机初始化,DI 在该阶段尚未启动 */ MX_DIHOT_DI_Init(); /*LTDC 初始化 在该阶段使能 LTDC */ MX_LTDC_Init(); /* 用户代码开始 2 这是唯一需要用户修改的部分 */ /* 通过 XRE 信号进行 LCD 显示屏硬件复位 */ BP_LCD_Reset(); /* 启动 DI 主机 这将使能 DI 主机和 Wrapper 必须在 LTDC 使能后执行 */ HAL_DI_tart(&hdsi); /*LCD 显示屏初始化 : 这将发送显示屏初始化指令 参数为颜色格式和方向 LCD 显示屏颜色格式必须与 DI 主机颜色格式一致 */ OTM8009A_Init(OTM8009A_FORMAT_RGB888, OTM8009A_ORIENTATION_LANDCAPE); /* 用户代码结束 2*/ /* 全局初始化 */ static void MX_DIHOT_DI_Init(void){ hdsi.instance = DI; hdsi.init.automaticclocklanecontrol = DI_AUTO_CLK_LANE_CTRL_DIABLE; hdsi.init.txescapeckdiv = 4; hdsi.init.numberoflanes = DI_TWO_DATA_LANE; /* 每通道 500mbps 速率的 DI PLL 配置 Lane_byte_clock 为 62,5 Mhz*/ PLLInit.PLLNDIV = 20; PLLInit.PLLIDF = DI_PLL_IN_DIV1; PLLInit.PLLODF = DI_PLL_OUT_DIV1; 120/142 DocID Rev 1 [English Rev 2]

121 TM32CubeMX 配置示例 if (HAL_DI_Init(&hdsi, &PLLInit)!= HAL_OK) { Error_Handler(); } /* 视频模式初始化 */ VidCfg.VirtualChannelID = 0; /*DI 主机颜色格式配置 使用封装像素流以 24 位格式发送图像数据 */ VidCfg.ColorCoding = DI_RGB888; VidCfg.LooselyPacked = DI_LOOELY_PACKED_DIABLE; /* 视频模式配置 */ VidCfg.Mode = DI_VID_MODE_BURT; /* 视频数据包配置 */ VidCfg.Packetize = 800; VidCfg.NumberOfChunks = 0; VidCfg.NullPacketize = 0; /* 信号极性配置 LTDC 和 DI 极性相同, 具有相反极性的 DATA ENABLE 除外 */ VidCfg.HPolarity = DI_HYNC_ACTIVE_LOW; VidCfg.VPolarity = DI_VYNC_ACTIVE_LOW; VidCfg.DEPolarity = DI_DATA_ENABLE_ACTIVE_HIGH; /* 视频时序配置 从 LTDC 配置进行检索 */ VidCfg.HorizontalyncActive = 11; VidCfg.HorizontalBackPorch = 80; VidCfg.HorizontalLine = 1994; VidCfg.VerticalyncActive = 2; VidCfg.VerticalBackPorch = 20; VidCfg.VerticalFrontPorch = 20; VidCfg.VerticalActive = 480; /* 指令传输模式和最大 LP 数据包大小 */ VidCfg.LPCommandEnable = DI_LP_COMMAND_ENABLE; VidCfg.LPLargestPacketize = 29; VidCfg.LPVACTLargestPacketize = 8; /*LP 转换配置 建议在所有区域使能 LP 转换 */ VidCfg.LPHorizontalFrontPorchEnable = DI_LP_HFP_ENABLE; VidCfg.LPHorizontalBackPorchEnable = DI_LP_HBP_ENABLE; VidCfg.LPVerticalActiveEnable = DI_LP_VACT_ENABLE; VidCfg.LPVerticalFrontPorchEnable = DI_LP_VFP_ENABLE; VidCfg.LPVerticalBackPorchEnable = DI_LP_VBP_ENABLE; VidCfg.LPVerticalyncActiveEnable = DI_LP_VYNC_ENABLE; /* 流程控制配置 */ VidCfg.FrameBTAAcknowledgeEnable = DI_FBTAA_DIABLE; if (HAL_DI_ConfigVideoMode(&hdsi, &VidCfg)!= HAL_OK) { DocID Rev 1 [English Rev 2] 121/

122 TM32CubeMX 配置示例 AN4860 Error_Handler(); } /*LTDC 初始化 */ LTDC_LayerCfgTypeDef playercfg; hltdc.instance = LTDC; /*LTDC 信号极性 */ hltdc.init.hpolarity = LTDC_HPOLARITY_AL; hltdc.init.vpolarity = LTDC_VPOLARITY_AL; hltdc.init.depolarity = LTDC_DEPOLARITY_AL; hltdc.init.pcpolarity = LTDC_PCPOLARITY_IPC; /* 符合显示时序的视频时序配置 */ hltdc.init.horizontalync = 4; hltdc.init.verticalync = 1; hltdc.init.accumulatedhbp = 39; hltdc.init.accumulatedvbp = 21; hltdc.init.accumulatedactivew = 839; hltdc.init.accumulatedactiveh = 501; hltdc.init.totalwidth = 874; hltdc.init.totalheigh = 521; if (HAL_LTDC_Init(&hltdc)!= HAL_OK) { Error_Handler(); } /*LTDC 层初始化 */ /* 窗口位置配置 */ playercfg.windowx0 = 240; playercfg.windowx1 = 560; playercfg.windowy0 = 120; playercfg.windowy1 = 360; /* 输入像素颜色格式 它必须与源图像颜色格式一致 */ playercfg.pixelformat = LTDC_PIXEL_FORMAT_ARGB8888; /* 混合参数 */ playercfg.alpha = 255; playercfg.alpha0 = 0; playercfg.blendingfactor1 = LTDC_BLENDING_FACTOR1_CA; playercfg.blendingfactor2 = LTDC_BLENDING_FACTOR2_CA; /* 帧缓冲器参数 */ playercfg.fbtartadress = (uint32_t) life_augmented_argb8888; playercfg.imagewidth = 320; playercfg.imageheight = 240; /* 背景颜色配置 本例中为白色背景 */ playercfg.backcolor.blue = 255; 122/142 DocID Rev 1 [English Rev 2]

123 TM32CubeMX 配置示例 playercfg.backcolor.green = 255; playercfg.backcolor.red = 255; if (HAL_LTDC_ConfigLayer(&hltdc, &playercfg, 0)!= HAL_OK) { Error_Handler(); } 6.2 使用同步脉冲的 DI 主机非突发模式 指令配置 大部分配置与突发模式配置类似, 指令配置和显示接口配置除外 图 112 显示了指令传输配置 图 112. 视频非突发模式下的指令配置 相比于视频突发模式, 在非突发模式下,VACT 区域内用于指令传输的余量较少 在本例中, 该周期内不允许传输指令, 因此必须将 VACT 期间的 LP 最大数据包设置为 0 更多详细信息, 请参见视频模式下的指令传输 显示接口配置 图 113 显示了 DI 显示接口配置 DocID Rev 1 [English Rev 2] 123/

124 TM32CubeMX 配置示例 AN4860 图 113. 视频非突发模式下的显示接口配置 视频模式选择 : 在本例中, 选择使用同步脉冲的非突发模式 视频数据包大小 : 必须根据显示屏中的可用行缓冲区大小进行设置 在本例中, 视频数据包大小设置为 200 像素 自动根据以下参数计算块数 : 在 LTDC 中配置的激活宽度和数据包大小 ( 块数 = 激活宽度 / 视频数据包大小 ) 空包大小 : 必须计算以字节为单位的空包大小 本例中需要 299 字节 关于计算的更多详细信息, 请参见 DI 视频数据包参数 6.3 DI 主机适配指令模式 引脚配置 RCC 和 LTDC 引脚排列配置与视频突发模式相同 只需更改 DI 主机配置并设置为适配指令模式 在引脚排列配置部分选择 DI 主机适配指令模式 ( 参见图 114) 124/142 DocID Rev 1 [English Rev 2]

125 TM32CubeMX 配置示例 图 114. DI 适配指令模式的选择 注 : 如需通过引脚报告撕裂效应, 则必须选择 使用 TE 引脚的适配指令模式 此选项配置 TE 使用引脚 时钟配置 DI 时钟配置与视频模式相同 本例中保留相同的 lane_byte_clock 频率, 即 62.5 MHz LTDC 时钟配置 在适配指令模式下, 为了缩短刷新时间, 将 LTDC pixel_clock 设置为支持的最高频率 像素时钟 = 通道速率 x 通道数 / bit_per_pixel 在 24 位颜色模式下, 使用两个数据通道, 每个通道的速率为 500 Mbit/s, 则 LTDC 像素时钟为 500 mbs x 2 / 24 = 41.7 MHz 图 115 显示了如何配置 PLLAI 以将 LTDC 像素时钟设置为 41.7 MHz 图 115. 适配指令模式下的 LTDC 时钟配置 LTDC 和 DI 配置 LTDC 配置 关于 LTDC 层设置, 请参见视频模式示例 ( 参见第 6.1 节 :DI 主机视频突发模式 ) DocID Rev 1 [English Rev 2] 125/

126 TM32CubeMX 配置示例 AN4860 LTDC 参数的配置与视频模式相同, 视频消隐时序除外 ( 参见图 116) 图 116. 适配指令模式下的 LTDC 参数配置 在适配指令模式下, 可将水平消隐时序设置为最小值, 即 1 个像素时钟, 并将垂直消隐时序设置为最小值, 即 1 行 这是因为显示屏依赖其内部显示控制器生成视频时序 126/142 DocID Rev 1 [English Rev 2]

127 TM32CubeMX 配置示例 DI 主机配置 数据和时钟通道配置图 117 显示了适配指令模式下的 DI 数据和时钟通道设置 图 117. 适配指令模式下的数据和时钟通道配置 数据通道数选择 : 本例中使用了 2 个数据通道 如需通过链路报告撕裂效应, 则用户必须使能 : 总线转向请求 撕裂效应回应请求本例中不使用撕裂效应报告 DocID Rev 1 [English Rev 2] 127/

128 TM32CubeMX 配置示例 AN4860 PHY 时序配置 图 118 显示了 DI PHY 时序配置 要配置的唯一一个参数是停止等待时间时序 图 118. 适配指令模式下的 PHY 时序配置 在指令模式下, 必须设置停止状态后请求高速传输的最小等待周期, 即停止等待时间 (W_Time) DI 主机需要的 W_Time 为 10 个通道字节时钟周期 如果显示屏需要更长的停止等待时间, 则用户必须使用显示屏 W_TIME 编程此字段 128/142 DocID Rev 1 [English Rev 2]

129 TM32CubeMX 配置示例 指令传输配置 图 119 显示了指令传输配置 图 119. 适配指令模式下的指令传输配置 可单独将每种指令类型设置为以 LP 或 H 模式发送 一些显示屏需要在 LP 模式下发送初始化指令 这种情况下, 用户必须使能以低功耗模式传输指令 然后, 在显示屏的初始化完成后, 用户必须重新使能高速传输 ( 特别是用于帧刷新的 DC 长写指令 ) DocID Rev 1 [English Rev 2] 129/

130 TM32CubeMX 配置示例 AN4860 显示接口配置 图 120 显示了 DI 显示接口配置 图 120. 适配指令模式下的显示接口配置 颜色编码选择 : 本例中使用了 24 位颜色模式 在指令模式下, 主机必须将使用的颜色格式通知显示屏 这可以通过发送 DC 短指令 set_pixel_format 来完成 可在显示屏初始化阶段执行 在本例中, 最大指令大小设置为 800 像素, 将帧的每一行封装在 1 个 WM 或 WMC DC 指令中 刷新模式选择 : 在本例中, 通过使能 LTDC 手动完成刷新 适配指令模式的生成代码示例 本节显示了 TM32CubeMX 为适配指令模式配置生成的代码 用户必须在 用户代码 部分添加与显示屏复位和初始化相关的几部分 /* 主要功能 */ /* 使能 I-Cache */ CB_EnableICache(); /* 使能 D-Cache */ CB_EnableDCache(); /* MCU 配置 */ 130/142 DocID Rev 1 [English Rev 2]

131 TM32CubeMX 配置示例 /* 复位所有外设, 初始化 Flash 接口和 ystick */ HAL_Init(); /* 配置系统时钟 */ ystemclock_config(); /* 初始化所有配置的外设 */ /*HE 的 GPIO 初始化 */ MX_GPIO_Init(); /*DI 主机初始化,DI 在该阶段尚未启动 */ MX_DIHOT_DI_Init(); /*LTDC 初始化 在该阶段使能 LTDC */ MX_LTDC_Init(); /* 用户代码开始 2 这是唯一需要用户修改的部分 */ /* 通过 XRE 信号进行 LCD 显示屏硬件复位 */ BP_LCD_Reset(); /* 启动 DI 主机 这将使能 DI 主机和 Wrapper 必须在 LTDC 使能后执行 */ HAL_DI_tart(&hdsi); /*LCD 显示屏初始化 : 这将发送显示屏初始化指令 参数为颜色格式和方向 颜色格式必须与 DI 主机颜色格式一致 */ OTM8009A_Init(OTM8009A_FORMAT_RGB888, OTM8009A_ORIENTATION_LANDCAPE); /* 使能指令的高速传输 这发生在根据一些显示屏的要求在 LP 模式下完成显示屏初始化时 */ /* 由于使用 DC 长写指令完成显示屏刷新, 停止 DI 并仅在高速模式下重新配置 DC 长写指令 */ HAL_DI_top(&hdsi_eval); /* 配置指令模式 */ dsilpcmdinit.lpgenhortwritenop = DI_LP_GW0P_ENABLE; dsilpcmdinit.lpgenhortwriteonep = DI_LP_GW1P_ENABLE; dsilpcmdinit.lpgenhortwritetwop = DI_LP_GW2P_ENABLE; dsilpcmdinit.lpgenhortreadnop = DI_LP_GR0P_ENABLE; dsilpcmdinit.lpgenhortreadonep = DI_LP_GR1P_ENABLE; dsilpcmdinit.lpgenhortreadtwop = DI_LP_GR2P_ENABLE; dsilpcmdinit.lpgenlongwrite = DI_LP_GLW_ENABLE; dsilpcmdinit.lpdcshortwritenop = DI_LP_DW0P_ENABLE; dsilpcmdinit.lpdcshortwriteonep = DI_LP_DW1P_ENABLE; dsilpcmdinit.lpdcshortreadnop = DI_LP_DR0P_ENABLE; dsilpcmdinit.lpdcslongwrite = DI_LP_DLW_DIABLE; dsilpcmdinit.lpmaxreadpacket = DI_LP_MRDP_ENABLE; dsilpcmdinit.acknowledgerequest = DI_ACKNOWLEDGE_DIABLE; /* 初始化命令模式 */ HAL_DI_ConfigCommand(&hdsi_eval, &dsilpcmdinit); DocID Rev 1 [English Rev 2] 131/

132 TM32CubeMX 配置示例 AN4860 HAL_DI_tart(&hdsi_eval); /* 手动刷新 这将在 DI Wrapper 控制寄存器中使能 LTDCEN 位 */ HAL_DI_Refresh(&hdsi); /* 用户代码结束 2 */ /* 全局初始化 */ hdsi.instance = DI; hdsi.init.automaticclocklanecontrol = DI_AUTO_CLK_LANE_CTRL_DIABLE; hdsi.init.txescapeckdiv = 4; hdsi.init.numberoflanes = DI_TWO_DATA_LANE; /*DI PLL 配置 这会将链路速率设置为 500 mbps Lane_byte_clock 为 62,5 Mhz*/ PLLInit.PLLNDIV = 20; PLLInit.PLLIDF = DI_PLL_IN_DIV1; PLLInit.PLLODF = DI_PLL_OUT_DIV1; if (HAL_DI_Init(&hdsi, &PLLInit)!= HAL_OK) { Error_Handler(); } /* 指令传输配置 */ /* 使能 LP 模式的指令传输 对于某些显示屏, 必须在初始化阶段完成 在显示屏初始化完成后, 必须为 DC 长写指令禁用 LP 传输 */ LPCmd.LPGenhortWriteNoP = DI_LP_GW0P_ENABLE; LPCmd.LPGenhortWriteOneP = DI_LP_GW1P_ENABLE; LPCmd.LPGenhortWriteTwoP = DI_LP_GW2P_ENABLE; LPCmd.LPGenhortReadNoP = DI_LP_GR0P_ENABLE; LPCmd.LPGenhortReadOneP = DI_LP_GR1P_ENABLE; LPCmd.LPGenhortReadTwoP = DI_LP_GR2P_ENABLE; LPCmd.LPGenLongWrite = DI_LP_GLW_ENABLE; LPCmd.LPDcshortWriteNoP = DI_LP_DW0P_ENABLE; LPCmd.LPDcshortWriteOneP = DI_LP_DW1P_ENABLE; LPCmd.LPDcshortReadNoP = DI_LP_DR0P_ENABLE; LPCmd.LPDcsLongWrite = DI_LP_DLW_ENABLE; LPCmd.LPMaxReadPacket = DI_LP_MRDP_ENABLE; LPCmd.AcknowledgeRequest = DI_ACKNOWLEDGE_DIABLE; if (HAL_DI_ConfigCommand(&hdsi, &LPCmd)!= HAL_OK) { Error_Handler(); } /* 适配指令配置 */ CmdCfg.VirtualChannelID = 0; /* 选择 DI 主机颜色格式 */ 132/142 DocID Rev 1 [English Rev 2]

133 TM32CubeMX 配置示例 CmdCfg.ColorCoding = DI_RGB888; CmdCfg.Commandize = 800; CmdCfg.TearingEffectource = DI_TE_DILINK; CmdCfg.TearingEffectPolarity = DI_TE_RIING_EDGE; /* DI 主机信号极性 LTDC 和 DI 极性相同, 具有相反极性的 DATA ENABLE 除外 */ CmdCfg.HPolarity = DI_HYNC_ACTIVE_LOW; CmdCfg.VPolarity = DI_VYNC_ACTIVE_LOW; CmdCfg.DEPolarity = DI_DATA_ENABLE_ACTIVE_HIGH; CmdCfg.VyncPol = DI_VYNC_FALLING; /* 使用手动刷新 */ CmdCfg.AutomaticRefresh = DI_AR_DIABLE; CmdCfg.TEAcknowledgeRequest = DI_TE_ACKNOWLEDGE_DIABLE; if (HAL_DI_ConfigAdaptedCommandMode(&hdsi, &CmdCfg)!= HAL_OK) { Error_Handler(); } /*LTDC 配置 */ hltdc.instance = LTDC; hltdc.init.hpolarity = LTDC_HPOLARITY_AL; hltdc.init.vpolarity = LTDC_VPOLARITY_AL; hltdc.init.depolarity = LTDC_DEPOLARITY_AL; hltdc.init.pcpolarity = LTDC_PCPOLARITY_IPC; /* 视频时序配置 在适配指令模式下, 可将垂直和水平消隐设置为 1 */ hltdc.init.horizontalync = 0; hltdc.init.verticalync = 0; hltdc.init.accumulatedhbp = 1; hltdc.init.accumulatedvbp = 1; hltdc.init.accumulatedactivew = 801; hltdc.init.accumulatedactiveh = 481; hltdc.init.totalwidth = 802; hltdc.init.totalheigh = 482; /* 背景颜色配置 */ hltdc.init.backcolor.blue = 0; hltdc.init.backcolor.green = 0; hltdc.init.backcolor.red = 0; if (HAL_LTDC_Init(&hltdc)!= HAL_OK) { Error_Handler(); } /*LTDC 层配置与视频突发模式示例相同 */ DocID Rev 1 [English Rev 2] 133/

134 DI 主机性能 AN DI 主机性能 DI 主机性能受 DI 链路带宽的物理极限和系统限制的影响 7.1 DI 链路最大带宽对 LTDC 像素时钟的影响 每个通道支持的最大 DI 链路速度为 500 Mbit/s 当使用两个数据通道时, 总链路速度为 1 Gbit/s 这是等效像素时钟与 DI 主机配置之间的关系 根据颜色编码 使用的数据通道数和数据通道速率, 可按以下方式计算等效像素时钟 : 像素时钟 = (lane_rate x number_of_lanes) / bits_per_pixel 例如, 当使用两个速率为 500 Mbit/s 的数据通道时, 总数据速率为 1 Gbit/s: 每个像素编码 16 位 : 最大等效像素时钟为 1 Gbit/s / 16 bpp = 62.5 MHz 每个像素编码 24 位 : 最大等效像素时钟为 1 Gbit/s / 24 bpp = 41.5 MHz 表 38 显示了根据颜色编码和 DI 链路速度得到的最大像素时钟频率 表 38. 取决于颜色编码和 DI 链路速度的最大像素时钟频率 - 1 个数据通道 (500 Mbit/s) 2 个数据通道 (1 Gbit/s) 24 bpp MHz MHz 16 bpp MHz 62.5 MHz 7.2 系统限制对 LTDC 像素时钟的影响 最大等效像素时钟可能受系统限制的影响 根据应用使用情况, 系统限制可能要求减小 LTDC 像素时钟 请参见应用笔记 TM32 微控制器上的 LCD-TFT 显示控制器 (LTDC) 了解关于系统限制对支持的最大像素时钟的影响的更多信息 7.3 DI 链路带宽估计 视频模式 本节旨在评估视频模式和适配指令模式需要的 DI 链路带宽 在视频模式下,LTDC 像素时钟和最小链路 BW( 带宽 ) 受显示时序的影响 134/142 DocID Rev 1 [English Rev 2]

135 DI 主机性能 可使用以下公式计算像素时钟 : 像素时钟 = 总宽 x 总高 x 刷新频率使用以下公式计算驱动显示屏所需的最小 DI 链路 BW: 最小 DI 链路 BW = 像素时钟 x 色深以具有以下时序的显示屏为例 : HA = 5,HBP = 35,HACT = 800,HFP = 35 VA = 2,VBP = 20,VACT = 480,VFP = 20 刷新速率 = 60 fps 色深 = 24 bpp 像素时钟 = 875 x 522 x 60 = 27.4 MHz 最小链路 BW = 657 Mbit/s 这是驱动显示屏所需的最小链路 BW 由于最大通道速率为 500 Mbit/s, 仅使用一个通道无法驱动此显示屏 可通过两个最小通道速率为 328 Mbit/s 的通道来驱动此显示屏 注 : 上述链路 BW 只给出了要使用的最小必要 BW 和通道数的估算值 视频模式类型 ( 突发对比非突发 ) 和协议开销会影响链路 BW 的选择 在突发模式下,DI 链路 BW 可能会增加 这确保了 DI 主机以足够快的速度发送像素数据, 从而长时间处于 LP 模式 在非突发模式下, 必须对 DI 链路 BW 计算进行细微调整, 以考虑 DI 视频数据包参数第 93 页中等式 1 和 2 所示的协议开销 请注意, 在两种情况下, 即使 DI BW 增加,LTDC 像素时钟仍必须保留使用显示视频时序计算的值 适配指令模式 在适配指令模式下, 最大 GRAM 刷新时间受显示屏内部刷新频率的影响 为避免视觉伪影和撕裂, 最长允许刷新时间必须小于 1/( 显示屏刷新频率 ) 使用以下公式计算最长允许刷新时间 : 最长刷新时间 = 1 / 显示屏刷新频率 例如, 如果显示屏的内部刷新频率为 60 Hz, 则最长允许刷新时间为 1/60 Hz = 16.6 ms 可使用以下公式计算 DI 链路 BW: DI 链路 BW = FB 大小 / 刷新时间 = HACT x VACT x 色深 / 刷新时间 使用最长刷新时间计算最小链路 BW 它是可以避免显示屏侧视觉伪影的最小 BW 最小 DI 链路 BW = HACT x VACT x 色深 / 最长刷新时间 DocID Rev 1 [English Rev 2] 135/

136 DI 主机性能 AN4860 例如对于 320 x 320 显示屏, 色深为 16 bpp, 显示屏内部刷新频率为 60 Hz: FB 大小 (KB) = 320 x 320 x 2/1024 = 200 KByte 最小链路宽度 = 320 x 320 x 16 / = 102 Mbit/s 使用一个速率为 102 Mbit/s 的通道可支持此带宽 可使用以下公式计算 LTDC 像素时钟 : LTDC 像素时钟 = DI 链路 BW / 色深 在本例中,LTDC 像素时钟 = 102 / 16 = 6.3 MHz 如果系统使用单缓冲区存储帧缓冲, 则必须使 GRAM 刷新时间最小化, 以便提供足够的时间用于图形计算 这可以通过增加 DI 链路速度来实现 GRAM 刷新时间的计算如下 : 刷新时间 = HACT x VACT x 色深 / DI 链路 BW 如果链路速度增加至 500 Mbit/s, 则刷新显示屏 GRAM 所需的时间为 : 刷新时间 = 320 x 320 x 16 / 500 ~ 3 ms 这为图形计算留下了 16.6ms - 3ms = 13.6ms 的时间 注 : 当 DI 链路速度增加时, 像素时钟也会增加 在本例中,LTDC 像素时钟增加至 500 / 16 = MHz, 但用户必须注意系统限制, 以免 LTDC 侧发生 FIFO 欠载问题 必须根据以下因素评估可保证最短刷新时间的最大链路速度 : 最大 DI 链路物理限制 ( 请参见第 7.1 节 :DI 链路最大带宽对 LTDC 像素时钟的影响 ) 系统限制对 LTDC 像素时钟的影响 ( 请参见第 7.2 节 : 系统限制对 LTDC 像素时钟的影响 ) 136/142 DocID Rev 1 [English Rev 2]

137 DI 主机应用示例 8 DI 主机应用示例 本节提供了使用 DI 主机驱动显示屏的一些用例 DI 主机工作模式是根据显示屏特性来选择的 第 7 节 :DI 主机性能中介绍了对链路带宽和帧缓冲器大小的要求 8.1 小尺寸显示屏驱动示例 在本例中, 驱动的是像素分辨率为 320 x 320 色深为 16bpp 的小尺寸显示屏 显示屏集成了内部 GRAM, 用于存储帧缓冲 因此, 可使用指令模式驱动显示屏 需要的帧缓冲器大小为 200 KByte, 可嵌入内部 RAM 为了在 MCU 侧使用单缓冲区, 将通道速率设置为 500 Mbit/s, 以便加快刷新速度并为图形计算留下更多时间 图 121 显示了以指令模式驱动的小尺寸显示屏的配置示例 图 121. 小尺寸显示屏驱动示例 CLK D0 Ctrl GRAM 200 KB FB 500Mb/s MIPI DI GRAM 16bpp Mv45214V1 8.2 大尺寸显示屏驱动示例 在本例中, 驱动的是色深为 24 bpp 的 800 x 480 显示屏 该显示屏没有集成内部 GRAM, 因此必须使用视频模式 需要的帧缓冲器大小约为 1 MByte, 因此必须使用外部存储设备 可通过 FMC 驱动外部 RAM 或 DRAM, 以便存储帧缓冲 为确保显示屏侧所需的刷新速率, 必须使用两个通道 图 122 显示了以视频模式驱动的大尺寸显示屏的配置示例 DocID Rev 1 [English Rev 2] 137/