untitled

立 益 數 路 1

TTL 數 IC 流 TTL 數 IC 7400 TTL( TTL, standard TTL) 74S00 TTL(Schottky TTL) 74LS00 率 TTL (Low power Schottky TTL) 74F00 TTL 74ALS00 TTL CMOS 數 IC CD4000 series CMOS 74C00 CMOS TTL CMOS 74HC00 CMOS IC 74HCLS CMOS IC, 74LS 74AC/ACLS CMOS, 來 74ALS 2

TTL 數 IC 流 ( 74LS00 例 ) 1 ( V CC 7.0V) V CC = 4.75V ~ 5.25V 2 流 流 V V V V OH OL IH IL > 2.7V < 0.5V > 2.0V < 0.8V I I I I OH OL IH IL > 0.4mA < 0.8mA > 20µ A < 0.4mA 3

74 列 TTL 邏 路 流 TABLE Common electrical specifications for TTL Logic Circuits 7400 74LS00 74S00 74ALS00 74AS00 74F00 Output Voh(min)(V) 2.4 2.7 2.7 2.5 2.5 2.5 Ioh(max)(mA) -0.4-0.4-1.0-0.4-2.0-1.0 Vol(max)(V) 0.4 0.5 0.5 0.5 0.5 0.5 Iol(max)(mA) 16.0 8.0 20.0 8.0 20.0 20.0 Input Vih(min)(V) 2.0 2.0 2.0 2.0 2.0 2.0 Iih(max)(uA) 40.0 20.0 50.0 20.0 20.0 20.0 Vil(max)(V) 0.8 0.8 0.8 0.8 0.8 0.8 Iil(max)(mA) -1.6-0.4-2 -0.1-0.5-0.6 Supply current Icc(typ)(mA) 8.0 1.6 15.0 1.0 6.4 4.4 4

CMOS 邏 路 (40 74 列 ) 流 TABLE Common electrical specifications for CMOS Logic Circuits CD4011 74C00 74HC00 74HCLS00 74AC11000 74ACT11000 Output Voh(min)(V) 4.6 2.4 3.84 3.84 3.8 3.8 Ioh(max)(mA) -0.36-0.36-4.0-4.0-24.0-24.0 Vol(max)(V) 0.4 0.4 0.33 0.33 0.44 0.44 Iol(max)(mA) 0.36 0.36 4.0 4.0 24.0 24.0 Input Vih(min)(V) 3.5 4.0 3.15 2.0 3.15 2.0 Iih(max)(uA) 1.0 1.0 1.0 1.0 1.0 1.0 Vil(max)(V) 1.5 1.0 0.9 0.8 1.35 0.8 Iil(max)(uA) 1.0-1.0-1.0-1.0-1.0-1.0 Supply current Icc(typ)(u) 0.004 0.01 20 20 40 40 5

數 IC 流 數 IC 流 了 數 IC 數 了 數 路 例 路 NOT Gate NOT Gate 兩 Gate 1.2V 裡 路 便 數 IC 流 6

流 列 數 (1) V IH, VIL, VOH, VOL (2) 流 I IH, I IL, IOH, IOL 7 7

數 IC 力 力 兩 類數 IC 力 不 VNH = VOH VIH V = V V NL IL OL 8

IOH I OL 說 IOH 數 IC 流 LS TTL 例 V OH = 2. 7V 2.7V LS TTL 流 流 降 不 2.7V 流 便 I OH IOL 不 0.5V 流 數 IC 流 9 9

I IH I IL 說 IIH 數 IC 流 LS TTL 例 I IH 2.0µ A 流 20µ A LS TTL 流 I IL 流 0.4mA TTL IC 流 10 10

力 (Fan out) 說 數 IC 力 數 IC 類 IC 邏 數 數 IC I OH, IOL, I IH, I IL 參數 數 IC 流 降 流 流 類數 IC 數 (Fan out) 11

路 (Open Collector) TTL 數 IC 路 邏 不 路 路 流 力不 CMOS 數 IC 了 TTL 數 IC 流不 路 路 數 IC Vcc 量 來 流來 Vce 12 12

路 數 利 了 數 路 利 流 13

Wired-AND 數 IC 不 連 路 數 IC 若 連 AND Wired-AND 利 路 數 IC 數 路 利 (Relay) 數 IC 14

7404 7414 IC 7404 7414 數 IC 74 列 14 16 20pin 74 列 IC 7404 7414 6 15

邏 16

路 TTL 數 IC 路 路說 數 IC 流 流 流 路 1. 利 clock 路 2. 路 U1 R1 C1 U2 路 R1 U1 不 來 U3 3. U1 量 IC U3 IC 4. U2 U2 流 降 不 量 U3 5. 不 74 列 IC 數 不 17

路 說 18 17

路 說 19

U1 U1 U3 量 V OH VOL 列 數 V IH V IL IC 不 數 IC 數 20

理 數 路 路 不 理 路 不 量 V IH V IL 不 路 V IH V IL 異 異 力 21

1. 7404 TTL IC 7414 TTL IC 2. 理論 數 IC 類 路 TTL IC 22 21

路 路 理 IC 不 路 理 數 IC 23

參數 1 利 7404 7414 路 2 利 量 3 利 7404 7414 V OH, VOL, VIH, VIL, VNH, VNL 4 利 7404 7414 5 率 24

流 流 流 (Current source) 流 (Current sink) 兩類 1 流 Current Source--- IC 流 流 2 流 Current Sink--- IC 流 流 3 流 流 路 (Fan Out) 力 數 數量 流 流 1. 利 7404 路 ( 流 ) 2. 量 1K 流 3 0.4V 錄 流 流 I OL 4 流 數 路 流 1 利 7404 路 ( 流 ) 2 量 1K 流 3 2.4V 錄 流 流 I OH 4 流 數 路 25 24

路 路 1 路 --- 流量 2 不 3 流 力 4 wired-and 5 路 6 路 IC ---7406,7407 路說 1 利 7406 路 ( 流 ) 2 量 1K 流 3 0.4V 錄 流 流 I OL 4 流 數 路 5 路 26

數 IC 數 IC (1) Open pin 理數 IC 不 來 不 不 理 若 來 IC IC 不 (2) I CC switching noise 數 IC 來 利葉 數 路 路 理 (3) Fan out 數 IC 數 10 連 數不 不 數不 流 (4) Power dissipation 數 IC 利 CMOS 率 數 IC 路 若 IC 數 路 率 不 路 路 了 IC 路 (a) 流 漣 (b) 流 落 IC 路 27

數 IC 不 理 (1) IC 類例 (SOP) 邏 路 行 Y=ABC+DEF 邏 林 數 行 邏 兩 AND 兩 OR 若 路 利 NAND IC 行 邏 (2) 不 28

不 狀 Icc I CC 數 IC 數 路 數 IC Vcc GND 0.1uF 濾 29

Flip-Flop 1 識 2 (synchronous) 異 (asynchronous) 3 (edge trigger) (level trigger) (tri-state) A flip-flop is a memory device which can assume one of two stable output states, which has a pair of complementary outputs, and which has one or more inputs that can cause the output state to change. 兩 (synchronous) 異 (asynchronous): A synchronous logic system is one in which all the clocked devices share a common clock signal. If not, then it is called as asynchronous. 異 異 不 clock 異 來 30 29

異 clock 異 路 clock 31

類 類 R-S D J-K T 32

IC (1)R-S IC R-S IC 兩 R-S (a) 利 7474 7476 類 IC R-S reset set 利 來 R-S (b) 利 兩 NAND NOR 連 R-S 33

IC (2)D 7474 兩 D IC 了 D CLR PRE R-S 74373 D IC byte memory 74373 路 (latch) 34

IC (3)J-K 7476 兩 J-K IC 7474 CLR PRE (4)T IC T IC 利 J-K 來 T J-K 兩 兩 連 T 35

R-S R-S R reset( =Low=0) S set( =High=1) R-S 行 reset set IC R-S 勵 R-S 數 IC (active) R-S 兩 兩 不 36

R-S R-S 說 裡 S 1 R 0 Q Q 兩 兩 R-S Q Q 不 理 Input-output waveforms for NAND R-S R S latch 37

R-S IC 路 利 reset( ) IC 說 7474D IC 利 CLR 連 RC 路 路 7474 reset 7474 (0) (initialization) 數 IC 不 略 38

R-S CPU 路 8051CPU 0000H 行 利 行 CPU reset CR 路 ( 路 ) CR 路 8051CPU RESET 8051 行 reset 8051 0000H 行 39

R-S 數 路 數 路 數狀 數 狀 狀 數 7476 7476 reset 利 RC 路 數 000 數 40

D D (1) D D 兩 (1)Delay (2)Data 料 D (3) 兩 (1) (Truth table) D (2) 勵 (Excitation table) 勵 邏 IC 狀 兩 D Q n+1 = Q n D Data D D (bit) (1)D (2)D 狀 (3)D 勵 41

D D Enable D IC 不 ( ) Delay Delay 42

D IC D IC 類 D D 74373 8 D IC IC C OC 43

J-K J-K (1) J-K IC 行 RS 數 RS R S 不 JK 裡 JK 來 RS (1)J-K (3)J-K 勵 (2)J-K 勵 RS 不 44

J-K J-K 參 勵 便 了 45

T T 利 JK 兩 IC JK 行 兩 JK 1 0 JK 0 JK 1 狀 T ----> Toggle 46

T T 兩 利 T 數 JK 率 clock 1/2 1/2 clock 1/4 類 數 47 46

數 IC 數 IC (edge trigger) (level trigger) 類 (1) (2) (3) (4) (1) 數 IC 路 類 (2) (3) 數 路 異 (synchronous) 異 (asynchronous): A synchronous logic system is one in which all the clocked devices share a common clock signal. If not, then it is called as asynchronous. 異 異 不 clock 異 來 48

74373 D IC 49

74374 D IC 50

7476 JK IC PRE CLR 51

7476 JK IC PRE 52

邏 路 (tri-state) 邏 路 binary 兩 狀 -0 1 量 流 兩 狀 流 tri-state 53

(tri-state) 邏 路 流 兩 流 流 流 連 狀 不 流 54

RS (1) 利 74LS74 R-S 74LS74 D CLK 兩 利 PR S 利 CL R 55

RS D (2) 74LS74 D PR CL D 利 10Hz clock Q=D 利 PR CL 來 利 74LS74 R-S D CLOCK 1. 令 SW0 SW1 HIGH SW2 DATA DELAY 2. SW0 令 LOW LED0 狀 3. SW1 令 LOW LED0 狀 4. 56

D (3) 74LS374 D IC byte 74374 74374 路 利 74LS374 D OC OUTPUT CONTROL 1. 令 SW1 LOW SW0 LED0 2. SW1 令 HIGH LED0 狀 ( 利 來 ) 57 56

D (4) 74LS373 D IC byte 74373 74373 路 利 74LS373 D G OC OUTPUT CONTROL 1. 令 SW1 LOW SW0 LED0 2. SW1 令 HIGH LED0 狀 ( 利 來 ) SW0 SW1 CLOCK(10Hz) 3 4 7 8 13 14 17 18 1 11 U1 D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 OC G 74LS373 2 5 6 9 12 15 16 19 VCC 20 GND 10 LED0 58

JK (5) 74LS76 JK IC 兩 JK 1. JK 2. 59

T (6) 74LS76 JK IC J K 連 T 1. 2. 率 1KHz 率 率 3. 利 T 數 路 7476 路 60 59

數 (Counter and Frequency divider) 1 了 數 2 了 數 異 數 3 Decade counter Binary counter 4 數 串聯 數 數 5 數 (Pre-set) (Clear) 數 (Up counting) 數 (Down counting) 6 數 數 數 (Mod) 數 Flip-flops are the building blocks from which all sequential circuits are made. If the flip- flops are wired so that the outputs follow a bi nary sequence in synchronism with a clock signal, the circuit is referred to as a counter. Counters can be used in two ways: one to count events or pulses, the other as a frequency divider. There are two ways of building a digital counter. One is to wire the flip-flops in series, with the Q output of one connected to the clock input of the next. Such counters are said to be asynchronous because the count state ripples through the counter as each flip-flop switches in succession. Another method is to use logic gates to steer the counter from state to state while clocking all flip-flop simultaneously. This design is said to be synchronous because all flip-flops switch at the same instant, thereby eliminating the ripple effect. 路 連 來 來 數 便 數 數 兩 (1) 數 數 (2) 兩 數 數 數 串聯 數 Q 連 數 (clock) 數 數 數 連 利 邏 數 漣 61

Synchronous counter : A synchronous counter is that all the flip-flops, which constitute the counter, are tighten together at their clocked input to operate simultaneously. Otherwise, it is called asynchronous counter. Asynchronous counter (Ripple counter): Asynchronous counters which the state change of one flip-flop triggers the next flip-flop in line. LSB and MSB: LSB (Least Significant Bit) MSB (Most Significant Bit) Up/Down counter:counter Mode( 數 數 ): 7493 can count in sequence from 0000 to 1111 repeating. Because it produces 16 unique states it is referred to as a mod 16 binary counter. 7490 is a mode 10 counter(mode 2 + mode 5). 7492 is a mode 12 counter(mode 2 + mode 6). Decade counter(bcd counter): Counters with 10 states are called. Such a circuits can then be used to count events in decimal and to provide power-of-10 frequency-division ratios. n Binary counter: Counter with mode 2 is called. Frequency divider: If the counter outputs are 50% duty cycle, then it can be used as frequency divider. P.S. 說 數 Counter cascade: counters can be cascade to obtain a high mod counter. This action can be reached by connecting the previous counter output to the next counter clock input. But this action will cause the resulting high mode counter to be an asynchronous counter. Truncated counter: 數 若 數 reset preset 數 數 Binary 兩 狀 1 0 若 1 0 兩 狀 來 數 (Binary system) BCD? BCD(Binary-coded-decimal) BCD 8-4-2-1 62

不 利 林 數 邏 路 不 不 MSB LSB 數 63

異 數 數 異 數 (Asynchronous counter) 數 (Synchronous counter) 兩類 異 數 類 漣 數 易 數 數 數 串聯 異 數 漣 數 (ripple counter) 數 路 利 數 (propagation delay) 數 率 路 異 數 來 林 數 不 異 數 路 利 JK clock clk clock 類 更 LSB MSB 64

異 數 兩 數 例 林 數 林 數 利 邏 林 clock 連 clock 來 數 路 數 異 數 數 林 數 邏 來 異 數 省略 兩 65

數 串聯 利 兩 不 數 數 串聯 更 數 數 8 數 2 數 串聯 ( 8 數 2 數 ) 16 數 例 7490 5 2 數 兩 數 串聯 10 數 數 串聯 量 LSB MSB 兩 串聯 不 66

67 66

7393 8 2 數 A 2 數 BCD 8 數 8 2 2 數 利 2 8 串聯 8 2 來串聯 不 串聯 LSB MSB 不 例 8 2 B LSB A MSB 14 1 2 3 U? A B R0(1) R0(2) QA QB QC QD 12 9 8 11 7493A 68

Truncated counter : 數 數狀 利 reset preset 數 truncated counter 例 7393 16 ( 8 2) 數 利 IC reset 邏 數 數狀 數 例 16 數 12 數 數 0~11 數 來 數 69

7490 列 數 7490 series asynchronous counter 70

7490 列 數 7490 2 3 0 6 7 9 71

7492 12 數 2 6 數 6 7 72

7493 16 數 2 8 數 2 3 73

74160 列 數 數 IC 類 (1)BCD Binary (2) 異 74 73

74161 74163 說 74161 (Clear) (Load) 數 數 串聯連 75

74169 74169 數 Binary 數 clock 數 兩 數 76

74191 74191 數 Binary 數 clock 數 數 數 77

74192 74193 74192 74193 數 BCD Binary 數 兩 clock ( 數 數 ) 數 78

74193 說 74193 數 Binary 數 (1) 利 CLEAR 零 (2) 數 13 13 利 LOAD 數 13 數 (3) 數 數 DOWN UP 數 數 數 (4) 數 數 UP DOWN 數 (5) 數 數 79

D 利 D (7474) OR 數 (74192) 數 數 80

數 數 漣 CLOCK 連 串連 數 數 數 數 數 數 glitch 異 數 率 81

數 路 數 路 數 數 數 行 例 數 4 路利 數 漣 數 路 數 4 兩 不 glitch 路 82

數 IC 串連 數 IC 串連 數 MSB 數 IC LSB 例 7490 數 7490 數 7490 LSB 7490 clock 串連 83

數 串聯 數 84

Truncated counter 數 reset(clear) 數 數 數 74393 數 7 AND High 狀 74393 reset 數 數 16 數 數 7 數 85

數 數 74193 數 數 數量 數 數 不 0 數 數 數 數 74193 行 數 數 數 clock 數 行 數 數 clock 數 行 數 數 行 路 ( clock ) ( 例 ) 86

數 Decade counter( 數 ): 1.,SW0 SW1 LOW, 7. 2. 數 數狀, 數. 3. A B,. 4. 7SEG(D)? 5. SW0 SW1 HIGH, 6. 數 7490 MOD Biquinary counter: 1.. 2. LED0 LED1, 率,LED0 率 LED1. LED1 3. 數狀 87

數 數 Binary up/down counter(74193): 1. SW0~SW3 2. SW5,SW4=1 0000 3. SW4=0 SW0~SW3 4. 利 SW6 來 數 數 (0) 數 (1) 5., LED4 6., LED5 7. 74193 串聯 88

數 1 數 (Comparator) (1) 了 數 類 異 (2) 數 說 IC 類 數 類 OPA 來 數 數 兩 數 數 IC 理 利 來 理 裡 IC 利 度 利 來 行 74 列裡 數 7485 74688 7485 行 4 74688 行 8 7485 4 數 利 串聯 數 74688 8 數 串連 7485 89

7485 路 7485 數 A3~A0 B3~B0 串連 A<B A=B A>B 串連 A<B A=B A>B 7485 說 參 7485 7485 90

7485 74688 路 數 7485 74688 路 邏 參 7485 串連 路 74688 74688 兩 8 數 不 路 XOR 7485 74688 91

類 類 類 類 料 類 料 類 行 數 路 兩 狀 類 不 兩 狀 7 1 U? 5 6 8 U? 3 2 + - 6 2 3 + - 7 4 5 741 4 1 LF311 741 數 LF311 不 92

2 數 (1) 數 7493 數 16 數 7485 4 利 7493 數 16 數狀 7485 A 利 SW0~SW3 7485 B 7485 串 令 (SW4=1) 來 7493 數狀 7485 7485 狀 SW0~SW3 7485 LED4 LED5 LED6 LED7 CLOCK 14 1 2 3 U1 A B R0(1) R0(2) 7493 VCC 5 GND 10 QA QB QC QD 12 9 8 11 SW0 SW1 SW2 SW3 SW4 10 12 13 15 9 11 14 1 2 3 4 U2 A0 A1 A2 A3 B0 B1 B2 B3 A<Bi A=Bi A>Bi A<Bo A=Bo A>Bo 7 6 5 LED0 LED1 LED2 7485 VCC 16 GND 8 93

數 路 利 狀 數狀 數 數 LED4 LED5 LED6 LED7 CLOCK 14 1 2 3 U1 A B R0(1) R0(2) 7493 VCC 5 GND 10 QA QB QC QD 12 9 8 11 SW0 SW1 SW2 SW3 SW4 10 12 13 15 9 11 14 1 2 3 4 U2 A0 A1 A2 A3 B0 B1 B2 B3 A<Bi A=Bi A>Bi A<Bo A=Bo A>Bo 7 6 5 LED0 LED1 LED2 7485 VCC 16 GND 8 94

(Multiplexer) (Demultiplexer) 1 了 數 類 2 了 3 不 4 料 利 (Decoder) 類 數 類 類 行 類 類 數 數 數 數 類 不 數 利 類 來 95

類 (analog Multiplexer and Demultiplexer) 類 IC 40 列 IC 類 (1)4051 1 8 8 1 X0~X7 X 來 X X0~X7 INH INH=1 4051 狀 連 CBA CBA 列 C MSB A LSB (2)4052 兩 1 4 4 1 4051 (3)4053 1 2 2 1 4051 (4)4066 類 類 不 流 流 來 13 14 15 12 1 5 2 4 6 11 10 9 U1 X0 X1 X2 X3 X4 X5 X6 X7 INH A B C 4051 X 3 12 14 15 11 1 5 2 4 6 10 9 U2 X0 X1 X2 X3 Y0 Y1 Y2 Y3 INH A B 4052 X Y 13 3 12 13 2 1 5 3 6 11 10 9 U3 X0 X1 Y0 Y1 Z0 Z1 INH A B C 4053 X Y Z 14 15 4 U4A 4066 1 2 13 96

4051 Inhibit( ) 97 96

4052 4066 98

( ) 類 --- 類 (1) 類 數 不 (2) 類 數 IC 說 4051 8 1 利 7493 數 0~7 數狀 數 CBA 4051 4051 INH 狀 4051 4051 利 7 路 X0 5V X7 0V 利 8 X0~X7 類 CBA INH 數 R7 R6 R5 R4 R3 R2 R1 +5V 10K 10K 10K 10K 10K 10K 10K CLOCK 14 1 2 3 U1 A B R0(1) R0(2) 7493 VCC 5 GND 10 QA 12 QB 9 QC 8 QD 11 910 C B A 11 INH 6 X7 4 X6 2 X5 5 X4 1 X3 12 X2 15 X1 14 X0 13 3 X U2 4051 VCC 16 GND 7 GND 8 CH1 99

2 數 (Multiplexer) 數 不 類 不 見數 74151 8 1 數 D0~D7 Y CBA G 74153 兩 4 1 數 BA!G 2G 1Y 2Y 100

74151 數 74153 數 101

數 --- 率 說 7493 不 率 率 74153 SW0 SW1 來 率 CLOCK 14 1 2 3 U1 A B R0(1) R0(2) 7493 QA QB QC QD VCC 5 GND 10 12 9 8 11 SW0 SW1 6 5 4 3 10 11 12 13 14 2 1 15 U2 1C0 1C1 1C2 1C3 2C0 2C1 2C2 2C3 A B 1G 2G 1Y 2Y 7 9 CH1 74153 VCC 16 GND 8 102

數 --- 說 利 7493 數 數狀 狀 SW0~SW7 來 利 路 狀 CLOCK 14 1 2 3 U1 A B R0(1) R0(2) 7493 QA QB QC QD VCC 5 GND 10 12 9 8 11 SW0 SW1 SW2 SW3 SW4 SW5 SW6 SW7 4 3 2 1 15 14 13 12 11 10 9 7 U2 D0 D1 D2 D3 D4 D5 D6 D7 A B C G 74151 VCC 16 GND 8 W Y 6 5 LED0 CH1 103

3 數 (Demultiplexer) 數 兩 兩 74155 兩 2 4 74138 3 8 74139 兩 2 4 13 3 2 1 14 15 U? A B 1G 1C 2G 2C 74LS155 1Y0 1Y1 1Y2 1Y3 2Y0 2Y1 2Y2 2Y3 7 6 5 4 9 10 11 12 3 3 1 2 3 6 4 5 U? A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 15 14 13 12 11 10 9 7 8 74LS138 2 3 1 U?A A B G Y0 Y1 Y2 Y3 4 5 6 7 74LS139 104

(Decoder) 74138 3 8 數 利 數 例 若 138 CBA 010 010 數 2 74138 Y2 LOW HIGH( 74138 ) 3 8 狀 便 74138 3 8 105

74139 2- -4 106

( ) ---Ring counter 說 74155 1C 來 1 7493 來 1Y0~1Y3 7493 輪流 LED 類 Ring Counter 107

( ) --- 邏 說 邏 邏 Y=A B C +A BC 利 邏 不 諾 來 108

( 六 ) --- 數狀 說 數 利 來 數狀 諾 利 來 ( ) 諾 不 74138 數狀 利 74151 74138 數 7493 reset ( ) 74151 CBA 不 數 狀 不 ( ) ( ) 109

(Address Decoder) Binary 16 Hexi-decimal 來 16 數 來 74138 3 8 8 利 (A2,A1,A0) 8 000~111 8 利 74138 便 若 16 4 16 來 行 兩 74138 來 行 ( ) 路 不 路 來 110

利 74138 8 更 利 74138 74138 邏 數 例 例 利 4 74138 NOT 理 5 111

六 路 不 路 路 路 不 路 不 狀 狀 狀 狀 路 若 不 兩 不 若 路 不 112

74 列 IC 列 (1) 不 IC 74121 74221( 兩 74121) (2) IC 74122 74123( 兩 74122) *74121 說 74121 74121 A1 A2 B 參 74121 RC 路 0.7RC R C 若 不 利 IC 來 74221 兩 74121 Notes: 1. An external capacitor may be connected between C ext (positive) and R ext / C ext for accurate repeatable pulse widths, connect an external resistor between R ext / C ext and V CC with R in open-circuited. 2. To use the internal timing resistor, connect R in to V CC. 3. To obtain variable pulse widths, connect external values resistance between R in or R ext / C ext and V CC. The output pulse width is defined as tw = C ext RT ln 2 0. 7C ext RT where R T is in K Ω C ext is in pf 113 t is in nanoseconds W

74122 說 74122 IC R RC 74123 兩 74122 74123 114

74122 74L123 料說 115

74122 74L123 料說 116

74L123 料說 117

1 路 (74121) 不 (1) A B (2) CLOCK A B 度 (3) A 來 B B 來 A 118

2 路 ---74123 利 兩 路 利 SW0 SW0 74123 741232 A A T = 0. 45R W T C T 119

(Register) 行 料 行 (shift) (rotate) 邏 (AND,OR,NOT) 理 行 串列 料 理 裡 (shift) (rotate) 兩 串 列 ( ) ( ) 不 ( ) 74 列 74165 行 (shift left) (shift right) (Load) 120

列 來 料 利 路 料 串 串列 列 串列 列 列 度 串列 度 串列 數 參 串 列 料串列 串列 料 列 RS232C RS232C 來 串列 料 bit bit 數 料 列 串 (series in/parallel out, SIPO) 參 說 121

連 串連 串連 聯 串聯 串聯 兩 122

74165 74165 74165 74165 路 123

74194 74194 74194 124 123

路 聯 串聯 利 利 來 行 不 行 來 路 SW5 SW4 SW3 SW2 SW1 SW0 2 3 4 5 6 7 U? SR A B C D SL QA QB QC QD 15 14 13 12 LED0 LED1 LED2 LED3 CLOCK SW6 SW7 +5V 11 9 10 1 CLK S0 S1 CLR 74194 VCC 16 GND 8 125

(Memory) 數 料 令 料 (Random Access Memory, RAM) 讀 (Read Only Memory, ROM) 見 SRAM DRAM SDRAM Flash RAM RAM ROM PROM EPROM EEPROM RAM 料 料 CF SD MMC 數 RAM 料 留 裡 ROM 不 更 料 CPU 裡 EEPROM 利 錄 錄 裡 利 bit bit 0 1 料 見 128M 256M bit byte 1 byte = 8 bits 128Mbyte/256Mbyte DRAM/SRAM 列 數 IC 數 bit 聯 來 料 流 CPU 流 流 (Address Bus) 料 流 (Data Bus) 流 (Control Bus) 8 料 流 例 串聯 料 流 料 利 聯 串聯 / 串聯 聯 理 度 流 料量 1KB 10 bit 2 10 = 1024 1024 1000=1K 1KB 量 1024 Byte 1K 來 便 1KB 128MB 20 量 134MB 128MB 27 128 2 = 134217728 = 134.217728M 流 來說 流 數 量 流 來說 CPU 了 Read/Write OE (Output Enable) 兩 了 CS (Chip Select) 126

GM76C28K-10 說 GM76C28K-10 2KB SRAM Address Bus (Input) 流 GM76C28K-10 11 2KB Data Bus (Input/Output) 流 行讀 (Read) 料 行 (Write) 料 路 GM76C28K-10 聯 料 流 8 Bits Control Bus 料 料 讀 GM76C28K-10 流 R/W OE CS R/W 料 讀 行 料 流 料 流 料 行讀 流 料 讀 OE 料 利 料 流 R/W CS 不 Read Write CS Power Supply GM76C28K-10 Power Supply Power Supply 2KByte 2KByte Memory Memory Cell Cell Address Address Bus Bus Data Data Bus Bus Control Control Bus Bus A7 A6 A5 A4 A3 A2 A1 A0 D1 D2 D3 GND Vdd A8 A9 R/W OE A10 CS D8 D7 D6 D5 D4 127

RAM 讀 (GM76C28K-10) GM76C28K-10 2KB 數 利 數 數 說 料 讀 料 料 B'/CLOCK 15 12 14 1 4 2 VCC 16 GND 8 U3B CKA CKB CLR 74390 U3A CKA CKB CLR 74390 QA QB QC QD BCD2_A BCD2_B BCD2_C BCD2_D QA QB QC QD 13 11 10 9 3 5 6 7 BCD1_D BCD1_C BCD1_B BCD1_A 8 7 6 5 4 3 2 1 23 22 19 18 20 21 U1 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CE OE WE GM76C28 D0 D1 D2 D3 D4 D5 D6 D7 9 10 11 13 14 15 16 17 2 U4A LED0 LED1 LED2 LED3 2 5 6 9 12 15 16 19 LED7 LED6 LED5 LED4 1 U2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 74LS373 D0 D1 D2 D3 D4 D5 D6 D7 OC G VCC 20 GND 10 3 4 7 8 13 14 17 18 1 11 SW0 SW1 SW2 SW3 SW4 SW5 SW6 SW7 0/1 +5V A' VCC 24 GND 12 7404 VCC 14 GND 7 128