IC 佈 局 設 計 能 力 鑑 定 題 庫 及 參 考 解 答
學 科 題 庫 選 擇 題 - 共 50 題 術 科 題 庫 佈 局 題 - 共 1 題 DRC 除 錯 題 - 共 1 題 LVS 除 錯 題 - 共 1 題 - 1 -
考 試 注 意 事 項 : 測 驗 內 容 :( 詳 細 內 容 依 簡 章 公 告 為 主 ) 科 目 鑑 定 主 題 鑑 定 內 容 學 科 筆 試 共 計 選 擇 題 50 題 每 題 2 分, 答 錯 不 倒 扣, 滿 分 100 分 需 達 80 分 以 上 為 合 格 1. VLSI Fundamental 2. Layout Skill 3. Verification 4. Unix/Linux Fundamental 術 科 實 作 分 為 佈 局 題 1 題 與 除 錯 佈 局 題 : 考 生 需 在 術 科 考 試 時 間 內 全 數 完 成 以 題 2 題 ( 包 含 DRC, LVS 除 錯 題 各 1 題 ), 佈 局 題 70 分 : 僅 合 格 (PASS)- 70 分 計, 不 合 (B) 佈 局 長 寬 比 : 符 合 題 目 所 規 範 之 長 寬 比 例 格 (FAILURE)- 0 分 計 除 錯 題 2 題, 每 題 15 下 4 項 條 件 即 為 合 格 ; 若 有 1 項 以 上 ( 或 多 項 ) 未 達 成 標 準 則 為 不 合 格 佈 局 題 評 分 四 項 條 件 為 : (A) 佈 局 面 積 : 符 合 題 目 所 要 求 之 面 積 條 件 條 件 (C) DRC 驗 證 完 成 且 完 全 無 誤 (D) LVS 驗 證 完 成 且 完 全 無 誤 分, 總 計 30 分 除 錯 題 : 考 生 需 在 術 科 考 試 時 間 內, 按 題 目 之 滿 分 100 分 需 達 70 分 描 述 將 已 知 的 佈 局 檔 匯 入, 並 將 各 題 佈 局 檔 的 以 上 為 合 格 DRC LVS 錯 誤 找 出 進 行 修 正, 最 後 完 成 驗 證, 再 分 別 匯 出 DRC, LVS 正 確 無 誤 之 佈 局 檔 與 相 關 驗 證 結 果 除 錯 題 以 解 決 原 始 題 目 的 DRC LVS 錯 誤 為 主, 若 考 生 因 解 決 題 目 錯 誤 而 額 外 產 生 其 他 DRC 或 LVS 錯 誤, 將 按 照 額 外 產 生 的 錯 誤 數 量 進 行 扣 分 ( 每 多 一 個 額 外 錯 誤 扣 1 分 ), 僅 扣 至 該 題 0 分 為 止 - 2 -
術 科 實 作, 考 試 注 意 事 項 與 常 見 問 題 : 注 意 事 項 : 1. 製 程 資 料 (CIC Virtual 0.18um CMOS Technology), 不 提 供 PDK Library, P-cell, M-cell, 等 功 能, 所 有 元 件 (device), 包 含 電 晶 體 電 阻 電 容 等 均 需 自 行 繪 製 2. 佈 局 題 考 試 時, 考 題 不 僅 限 於 繪 製 電 晶 體 元 件, 可 能 包 含 製 程 資 料 (CIC Virtual 0.18um CMOS Technology) 所 提 供 之 電 容 各 類 電 阻 等 元 件, 請 於 考 前 自 行 練 習 相 關 元 件 佈 局 繪 製 方 式 3. 佈 局 軟 體 僅 提 供 Virtuoso 或 Laker 4. 術 科 佈 局 題 考 試 時, 考 生 最 後 須 將 佈 局 (Layout) 匯 出 (Stream-out) 成 為 GDS 檔 案 5. 術 科 除 錯 題 考 試 時, 考 生 需 將 考 題 之 GDS 檔 案, 匯 入 (Stream-in) 佈 局 軟 體 內 6. 術 科 考 試 時, 需 自 行 於 Terminal 視 窗 以 指 令 方 式 開 啟 佈 局 軟 體 7. 登 入 工 作 站 後, 目 錄 結 構 說 明 如 下 : ~/ANS/ANS_Layout ---- 請 考 生 存 放 佈 局 題 結 果 /ANS_DRC_debug /ANS_LVS_debug ---- 請 考 生 存 放 DRC 除 錯 題 結 果 ---- 請 考 生 存 放 LVS 除 錯 題 結 果 ~/Exam/Layout_netlist ---- 放 置 佈 局 題 Netlist 檔, 可 供 LVS 驗 證 使 用 /DRC_debug /LVS_debug ~/Techfile/Calibre_DRC /Calibre_LVS ---- 放 置 DRC 除 錯 題 佈 局 檔 (GDS file) 與 相 關 檔 案 ---- 放 置 LVS 除 錯 題 佈 局 檔 (GDS file) 與 相 關 檔 案 --- 放 置 DRC 驗 證 檔 (DRC rule deck) --- 放 置 LVS 驗 證 檔 (LVS rule deck) /Doc --- 放 置 IC 佈 局 設 計 規 範 (Design Rules) 等 相 關 文 件 PDF 檔 /Laker /Virtuoso --- 放 置 Laker Technology File --- 放 置 Virtuoso Technology File, Display File 常 見 問 題 : 問 題 1: 我 的 佈 局 題 完 成 後, 要 如 何 將 佈 局 (Layout) 匯 出 (Stream-out) 成 GDS 檔 案? 答 : 依 照 不 同 佈 局 軟 體 說 明 如 下 : (1) 使 用 Virtuoso: 如 下 圖 1.1 為 已 完 成 的 佈 局 (Layout), 其 Library: Example, Cell: iclayout, View: layout - 3 -
圖 1.1 已 完 成 之 佈 局 請 在 CIW 視 窗, 點 選 File > Export > Stream ( 如 圖 1.2 所 示 ) 圖 1.2 出 現 Stream Out 視 窗, 請 點 選 Library Browser, 帶 入 想 要 匯 出 的 佈 局 接 著 在 Output File 填 寫 GDS 的 檔 名 ( 如 iclayout.gds), 最 後, 點 選 OK 即 可 ( 如 圖 1.3 所 示 ) - 4 -
圖 1.3 匯 出 完 成 後,Virtuoso 會 彈 出 訊 息 視 窗 ( 如 圖 1.4 所 示 ), 如 看 見 sucessfully 表 示 成 功 匯 出 GDS 檔 案 圖 1.4 註 : 匯 出 之 GDS 檔 案 ( 如 iclayout.gds) 會 存 放 在 開 啟 Virtuoso 的 目 錄 下 - 5 -
(2) 使 用 Laker: 如 下 圖 1.5 為 已 完 成 的 佈 局 (Layout), 其 Library: Example, Cell: iclayout, View: layout 圖 1.5 已 完 成 之 佈 局 請 在 Laker 主 視 窗 (Main Window), 點 選 File > Export > Stream ( 如 圖 1.6 所 示 ) 圖 1.6-6 -
出 現 Export Stream 視 窗, 請 選 擇 想 要 匯 出 的 Library Name, 與 Top Cell Name, 接 著 在 Output File 填 寫 GDS 的 檔 名 ( 如 iclayout.gds), 最 後, 點 選 OK 即 可 ( 如 圖 1.7 所 示 ) 圖 1.7 匯 出 完 成 後, 可 在 Laker 主 視 窗 看 見 訊 息, 表 示 成 功 匯 出 GDS 檔 案 ( 如 圖 1.8) 註 : 匯 出 之 GDS 檔 案 ( 如 iclayout.gds) 會 存 放 在 開 啟 Laker 的 目 錄 下 - 7 -
圖 1.8 問 題 2: 我 該 如 何 匯 入 (Stream-in) 除 錯 題 的 GDS 檔 案? 答 : 以 DRC 除 錯 題 之 佈 局 檔 (DR_OSC_bug_drc.gds) 舉 例 說 明, 並 依 照 使 用 不 同 佈 局 軟 體, 說 明 如 下 : (1) 使 用 Virtuoso: 首 先 開 啟 Virtuoso 佈 局 軟 體 ( 可 在 Terminal 視 窗, 執 行 指 令 icfb &), 並 在 CIW 視 窗, 點 選 File > Import > Stream ( 如 圖 2.1 所 示 ) 圖 2.1-8 -
出 現 Stream In 視 窗, 在 Input File 點 選 Browse, 帶 入 想 要 匯 入 的 GDS 檔 案 ( 如 DR_OSC_bug_drc.gds) 接 著 填 寫 Library Name ( 如 DRC_debug), 接 著, 在 ASCII Technology File Name, 點 選 Browse, 帶 入 technology file ( 如 cic18.tf) 最 後, 點 選 OK 即 可 ( 如 圖 2.2 所 示 ) 圖 2.2 匯 入 完 成 後,Virtuoso 會 彈 出 訊 息 視 窗 ( 如 圖 2.3 所 示 ), 如 看 見 sucessfully!! 表 示 成 功 匯 入 GDS 檔 案 圖 2.3 回 到 CIW 視 窗, 點 選 Tools > Library Manger 可 打 開 Library Manger 視 窗 ( 如 圖 2.4 所 示 ), 接 著 可 看 到 剛 剛 匯 入 的 Library: DRC_debug, 開 啟 Cell: DR_OSC, View: layout, 即 可 看 見 佈 局 ( 如 圖 2.5 所 示 ) - 9 -
圖 2.4 圖 2.5-10 -
(2) 使 用 Laker: 首 先 開 啟 Laker 佈 局 軟 體 ( 可 在 Terminal 視 窗, 執 行 指 令 laker &), 並 在 Laker 主 視 窗, 點 選 File > Import > Stream ( 如 圖 2.6 所 示 ) 圖 2.6 出 現 Import Stream 視 窗, 在 Input File Name 點 選, 帶 入 想 要 匯 入 的 GDS 檔 案 ( 如 DR_OSC_bug_drc.gds) 接 著 填 寫 Library Name ( 如 DRC_debug), 接 著, 在 ASCII File, 點 選, 帶 入 technology file ( 如 laker.tf) 最 後, 點 選 OK 即 可 ( 如 圖 2.7 所 示 ) - 11 -
圖 2.7 匯 入 完 成 後, 可 在 Laker 主 視 窗 看 見 訊 息, 表 示 成 功 匯 入 GDS 檔 案 ( 如 圖 2.8) 圖 2.8-12 -
回 到 Laker 主 視 窗, 點 選 File > Open 可 打 開 Open Cell 視 窗 ( 如 圖 2.9 所 示 ), 接 著 可 看 到 剛 剛 匯 入 的 Library: DRC_debug, 開 啟 Cell: DR_OSC, View: layout, 即 可 看 見 佈 局 ( 如 圖 2.10 所 示 ) 圖 2.9 圖 2.10-13 -
問 題 3: 為 何 使 用 Virtuoso 佈 局 軟 體, 已 經 指 定 Technology File( 如 cic18.tf), 卻 發 生 沒 有 佈 局 的 圖 層 顏 色 與 圖 案? 答 : 使 用 Virtuoso 佈 局 軟 體, 雖 然 有 指 定 Technology File, 但 因 為 Layer 的 顏 色 (color) 與 圖 案 (pattern) 均 是 定 義 在 display.drf 裡 面, 因 此 如 果 發 生 如 圖 3.1 的 問 題, 這 是 因 為 開 啟 Virtuoso 軟 體 ( 執 行 icfb &), 該 路 徑 底 下 沒 有 display.drf 所 造 成 的 解 決 方 法 有 : 請 改 在 ~/Techfile/Virtuoso/ 這 個 路 徑 底 下 開 啟 Virtuoso 或 是 將 display.drf 拷 貝 到 開 啟 Virtuoso 軟 體 的 路 徑 下, 接 者 重 新 開 啟 Virtuoso 即 可 ( 如 圖 3.2) 圖 3.1 圖 3.2-14 -
學 科 筆 試 : 選 擇 題 : 請 在 左 列 填 入 正 確 的 選 項 (3) 1. 當 DRC 的 錯 誤 訊 息 顯 示 M1.S.1 METAL1 spacing < 0.45um, 這 傳 遞 了 下 列 哪 項 錯 誤 訊 息? (1) 金 屬 層 1 與 Poly 層 的 間 距 太 大 (2) 金 屬 層 1 與 Poly 層 的 間 距 太 小 (3) 金 屬 層 1 與 金 屬 層 1 的 間 距 太 小 (4) 金 屬 層 1 與 金 屬 層 1 的 間 距 太 大 (2) 2. 下 列 哪 項 驗 證 步 驟 的 目 的 是 檢 查 佈 局 和 電 路 圖 (schematic) 之 間 的 一 致 性? (1) DRC (2) LVS (3) ERC (4) LPE(PEX) (4) 3. 下 列 哪 項 驗 證 步 驟 的 目 的 在 進 行 佈 局 寄 生 元 件 之 萃 取? (1) DRC (2) LVS (3) ERC (4) LPE(PEX) (1) 4. 下 列 哪 項 驗 證 步 驟 的 目 的 在 於 檢 查 佈 局 設 計 規 則? (1) DRC (2) LVS (3) ERC (4) LPE(PEX) (4) 5. 下 列 哪 個 佈 局 考 量, 可 以 改 善 類 比 電 路 的 匹 配 特 性? (1) 對 稱 性 (Symmetry) (2) 元 件 擺 放 方 向 (Orientation) (3) 填 補 (Dummy) (4) 以 上 皆 是 (2) 6. 在 佈 局 中, 要 讓 兩 層 金 屬 層 相 連 接, 需 使 用 到 下 列 哪 一 層 的 佈 局? (1) contact (2) via (3) poly (4) passivation (1) 7. 在 NMOS 通 道 的 傳 導 電 流 最 主 要 的 載 子 是? (1) 電 子 (2) 電 洞 (3) 離 子 (4) 原 子 - 15 -
(3) 8. 下 列 敘 述, 何 者 不 是 CMOS VLSI 的 優 點? (1) Easy to design (2) Easy to shrink (3) High static power (4) High noise margin (1) 9. 一 般 CMOS 0.18um 製 程 技 術 所 允 許 之 最 小 Length 的 長 度 尺 寸 為? (1) 0.18um (2) 0.25um (3) 0.35um (4) 0.5um (2) 10. 右 圖 所 示, 反 向 器 的 輸 出 端 為 NMOS 電 晶 體 的 哪 一 端? (1) Source (2) Drain (3) Gate (4) Bulk (3) 11.NMOS 元 件 的 Drain 端 是 用 哪 種 型 式 的 摻 雜 來 實 現? (1) n-implant 和 p-implant (2) p-implant (3) n-implant (4) field-implant (1) 12.DRC 是 用 來 檢 查 電 路 設 計 過 程 中 的 哪 個 部 份? (1) Layout (2) Schematic (3) Extracted RC (4) Symbol View (1) 13.ㄧ 個 傳 統 靜 態 CMOS 反 向 器 (Inverter) 包 含 以 下 哪 項? (1) ㄧ 個 PMOS 電 晶 體 和 一 個 NMOS 電 晶 體 (2) 兩 個 PMOS 電 晶 體 (3) 兩 個 NMOS 電 晶 體 (4) 只 有 ㄧ 個 PMOS 電 晶 體 (2) 14. 在 傳 統 靜 態 CMOS 邏 輯 電 路 之 正 向 邏 輯 設 計, 使 用 PMOS 電 晶 體 來 傳 送 哪 個 (1) 0 邏 輯 訊 號? (2) 1 (3) 以 上 皆 非 (4) 0 and 1 input VDD output GND - 16 -
(3) 15. TSMC 0.35µm Mixed-Signal 2P4M Polycide 3.3/5V 製 程 無 法 提 供? (1) 4 層 金 屬 (2) PIP 電 容 (3) 4 層 Poly (4) MOS 元 件 (2) 16. 兩 個 輸 入 的 傳 統 靜 態 CMOS NAND 閘 需 要 幾 個 MOS 電 晶 體? (1) 2 (2) 4 (3) 6 (4) 8 (1) 17. 執 行 DRC 的 步 驟 後, 下 列 哪 種 錯 誤 不 會 被 發 現? (1) MOS 尺 寸 不 一 致 (2) Layer distance 太 靠 近 (3) N-WELL 擺 放 錯 誤 (4) 以 上 皆 是 (4) 18. Linear I/O 或 Staggered I/O 將 包 含? (1) Input pad (2) Output Pad (3) Power Pad (4) 以 上 皆 包 含 (4) 19. 下 列 哪 一 個 作 業 系 統 可 以 安 裝 EDA 工 具? (1) Solaris (2) Linux (3) HP Unix (4) 以 上 皆 可 (3) 20. 哪 一 種 EDA 工 具 是 用 於 佈 局 的 驗 證? (1) Virtuoso (2) Time-Mill (3) Calibre (4) Debussy (1) 21. 在 元 件 基 底 佈 局 加 上 Guard-Ring 並 接 到 乾 淨 電 源, 此 技 巧 可 用 來 達 成 下 列 何 種 目 的? (1) 可 吸 收 基 底 雜 訊 (2) 符 合 設 計 準 則 (3) 減 少 佈 局 面 積 (4) 增 加 增 益 - 17 -
(3) 22. IC 佈 局 設 計 規 範 (Layout Rules) 描 述 中, Minimum clearance 此 設 計 規 則, 是 用 來 說 明 下 列 何 者? (1) VDD 與 GND 的 power bus 的 距 離 (2) 兩 個 POLY 層 (Layers) 的 間 距 (3) 兩 個 不 同 層 (Layer) 之 間 的 空 隙 (4) 兩 個 不 同 層 (Layer) 之 間 的 圍 欄 (3) 23. 當 電 路 設 計 者 強 調 要 特 別 注 意 Symmetry 的 規 則, 在 佈 局 裡 面 要 特 別 考 量 什 麼? (1) 避 免 交 互 影 響 的 雜 訊 (2) 產 生 同 步 訊 號 (3) 預 防 元 件 不 匹 配 (4) 降 低 IR 損 耗 (2) 24. 元 件 佈 局 中,OD 層 通 常 被 用 來 定 義 下 列 何 者? (1) the Well region (2) the active region (3) the contact region (4) the pad region (2) 25. 下 列 哪 個 對 於 wafer 和 die(dice) 的 敘 述 是 正 確 的? (1) 可 能 有 千 個 wafer 在 一 個 die 裡 (2) 可 能 有 千 個 die 在 一 個 wafer 裡 (3) 一 個 die 裡 僅 有 一 個 wafer (4) Wafers 和 dice 並 沒 有 任 何 關 係 (4) 26. 當 收 到 一 個 設 計 好 的 電 路 時, 應 做 哪 些 動 作? (1) 確 定 製 程 選 擇 版 本 並 取 得 最 新 版 別 之 正 確 的 設 計 準 則 (design rule) (2) 再 檢 查 一 次 這 個 電 路 資 料 的 完 整 性 並 與 電 路 設 計 者 討 論 (3) 製 作 完 整 的 一 個 工 作 計 畫 (4) 以 上 皆 正 確 (3) 27.LPE(PEX) 在 一 個 驗 證 工 具 裏 代 表 的 意 思 為 何? (1) 電 路 模 擬 (2) 電 路 圖 的 轉 換 (3) 佈 局 參 數 的 萃 取 (4) 後 端 模 擬 (4) 28. 一 個 使 用 N-well 的 佈 局 有 個 電 阻, 此 電 阻 參 數 為 1. 2kΩ/square, 寬 度 為 3µm, 長 度 為 12µm, 請 計 算 電 阻 值 (1) 300Ω (2) 480Ω (3) 3kΩ (4) 4.8kΩ - 18 -
(3) 29. 下 列 哪 個 佈 局 驗 證 流 程 的 順 序 是 對 的? (1) LPE LVS DRC (2) DRC LPE LVS (3) DRC LVS LPE (4) LVS LPE DRC (4) 30. 何 種 情 況 需 加 上 Guard Ring 來 保 護 元 件? (1) 此 電 路 有 low noise 的 考 慮 (2) 此 電 路 有 Latch-Up 的 考 慮 (3) 此 電 路 有 ESD 的 考 慮 (4) 以 上 皆 是 (2) 31. Dummy 電 阻 需 加 在 主 要 電 阻 的 哪 一 邊? (1) left side (2) resistor s length side (3) right side (4) short edge side (2) 32. 有 個 Spice netlist 敘 述 :mp1 y2 fcg err pp hp l=0.3 w=0.3 m=2,hp 是 表 示 什 麼? (1) gate (2) model name (3) substrate (4) drain (4) 33. 有 個 Spice netlist 敘 述 :mp1 y2 fcg err pp hp l=0.3 w=0.3 m=2,fcg 是 表 示 什 麼? (1) drain (2) substrate (3) source (4) gate (1) 34. 已 知 Metal layout rule:min width=0.2 µm, min space=0.12 µm 對 兩 個 相 鄰 寬 度 均 為 1.2 µm 的 Metal line 來 說,Metal pitch value 是 多 少? (1) 1.32 µm (2) 1.2 µm (3) 0.32 µm (4) 1.52 µm (4) 35. 在 Spice 的 netlist 檔 中 的 Q 的 意 思 是 什 麼? (1) CAP (2) Diode (3) JFET (4) BJT - 19 -
(3) 36. 要 利 用 6 個 並 聯 的 NMOS 電 晶 體 (L=0.18e-6 W=1e-6) 來 設 計 一 個 較 大 尺 寸 的 NMOS 電 晶 體, 該 如 何 描 述? (1) MN1 D G S B N_18 L=0.18e-6 W=3e-6 M=2 (2) MN1 D G S B N_18 L=0.18e-6 W=2e-6 M=3 (3) MN1 D G S B N_18 L=0.18e-6 W=1e-6 M=6 (4) MN1 D G S B N_18 L=0.18e-6 W=6e-6 M=1 (3) 37. 晶 片 實 體 製 作 時,MOS 電 晶 體 的 擺 置 在 水 平 垂 直 或 是 方 向 45 度 時 會 有 不 同 的 特 性, 在 類 比 電 路 需 特 性 匹 配 設 計 裡, 兩 電 晶 體 擺 置 方 向 要 求? (1) 需 水 平 方 向 (2) 需 45 度 方 向 (3) 一 樣 的 方 向 (4) 一 個 需 水 平 方 向, 一 個 需 垂 直 方 向 (1) 38. 如 何 在 IC 佈 局 階 段 時, 降 低 雜 訊 的 干 擾? (1) 做 一 個 防 護 環 (Guard Ring) 抑 制 佈 局 的 雜 訊 源 區 域 (2) 減 少 連 接 線 路 徑 寬 度 (3) 增 加 連 接 線 路 徑 寬 度 (4) 擴 大 信 號 線 到 信 號 線 之 距 離 (4) 39. 下 列 IC 佈 局 之 Floorplan 相 關 敘 述, 何 者 正 確? (1) 可 用 以 預 估 佈 局 面 積 (2) 可 用 以 預 估 佈 局 所 需 時 間 表 (3) 包 含 cell 的 佈 置 與 選 擇 工 作 (4) 以 上 皆 是 (2) 40. 在 IC 佈 局 中, 繪 製 電 源 供 應 路 徑 所 需 寬 度 時 的 考 量, 何 者 正 確? (1) 不 需 在 意 路 徑 寬 度 尺 寸 (2) 由 IC 接 腳 端 平 滑 地 從 尺 寸 大 減 少 到 中, 進 而 再 變 小 (3) 不 同 層 路 徑 使 用 不 同 的 尺 寸 (4) 尺 寸 從 由 IC 接 腳 端 從 小 到 大 依 序 變 化 - 20 -
下 圖 為 DRC 錯 誤 的 drawn 佈 局, 請 依 照 雙 引 號 所 顯 示 之 佈 局 的 設 計 規 則 訊 息, 找 出 符 合 該 訊 息 之 (A) (B) (C) 或 (D) (A) Metal1 and Thin Oxide (B) (C) Poly (D) Metal 1 (3) 41. M1.S.1, Metal 1 間 距 必 須 大 於 0.25 um (1) A (2) B (3) C (4) D (4) 42. CO.W.1, CONTACT 必 須 是 0.4um * 0.4um (1) A (2) B (3) C (4) D - 21 -
下 圖 是 一 個 簡 易 的 IC 佈 局, 且 擁 有 4 個 長 寬 高 的 限 制 :a b c d a b c d (1) 43. 哪 一 個 是 a 所 代 表 的 意 義? (1) 最 小 寬 度 (2) 最 小 外 圍 (3) 最 小 間 隔 (4) 最 小 的 延 伸 部 分 (1) 44. 標 準 CMOS 製 程 中, 可 繪 製 的 垂 直 型 BJT(PNP) 電 晶 體, 射 極 (Emitter) 由 什 麼 圖 形 層 繪 製? (1) p + -imp (2) n + -imp (3) n-well (4) 以 上 皆 非 (2) 45.Field Oxide 的 區 域, 指 的 是 晶 片 佈 局 的 哪 區 域? (1) 有 繪 製 Diff/thin oxide 的 區 域 (2) 沒 有 繪 製 Diff/thin oxide 的 區 域 (3) 有 繪 製 PAD 的 區 域 (4) 沒 有 繪 製 PAD 的 區 域 (4) 46. 參 考 IC 佈 局 設 計 規 範 (Layout Rules) 手 冊,MOSFET 的 汲 極 (Drain) 與 源 極 (Source) 在 結 構 上 的 區 別 為 何? (1) 電 源 與 連 接 N/P-Well 連 接 點 的 距 離 (2) 需 額 外 的 一 層 Layer 繪 製 (3) Poly( 閘 極 ) 的 偏 向 (4) 無 結 構 上 區 別 - 22 -
(2) 47. 以 下 何 者 為 正 確? (1) 金 屬 線 越 窄, 越 有 承 受 大 電 流 能 力 (2) Well 層 所 繪 製 電 阻 值 較 Poly 層 所 繪 製 電 阻 值 高 (3) N-Well 恆 接 於 電 路 之 最 高 正 電 源 (4) 製 程 金 屬 層 數 增 加, 將 降 低 佈 局 效 率 (1) 48. 在 IC 佈 局 中, 單 顆 大 尺 寸 電 晶 體 如 採 用 多 手 指 (Multi-Finger) 技 巧 繪 製 閘 極, 繪 製 時 沒 有 以 下 何 種 效 益? (1) 可 縮 小 晶 片 佈 局 面 積 (2) 可 增 進 電 晶 體 配 對 (3) 可 減 少 閘 極 電 阻 帶 來 的 Noise (4) 以 上 皆 非 (4) 49. 哪 一 個 UNIX 的 指 令 是 用 來 壓 縮 與 解 壓 縮 檔 案 的? (1) ls (2) cp (3) mv (4) gzip (4) 50. 下 列 對 於 Unix 指 令 描 述 何 者 有 誤? (1) chmod 用 來 更 改 檔 案 或 目 錄 的 存 取 權 限 (2) which 用 來 查 詢 某 一 個 執 行 檔 位 於 path 的 那 一 個 目 錄 下 (3) who 用 來 查 詢 目 前 進 入 系 統 的 使 用 者 的 資 訊 (4) cp 用 來 介 紹 UNIX 系 統 各 個 命 令 的 詳 細 用 法 - 23 -
術 科 實 作 : 佈 局 題 A 題 目 說 明 : 以 下 為 一 個 子 電 路, 電 路 架 構 (Schematic) 如 下 圖, 請 考 生 以 IC 佈 局 的 形 式 實 現 ( 可 不 需 考 慮 電 流 密 度 與 OD/POLY/Metal Density Rules), 並 完 成 DRC 和 LVS 驗 證 正 確 使 用 製 程 :CIC 0.18um 1P6M Virtual Process 要 求 面 積 : 3000um^2 佈 局 長 寬 比 : 0.7 ( 不 得 大 於 1 ) 詳 見 附 註 說 明 Netlist File:~/Exam/Layout_netlist/layout_example.src.net Top Cell Name: layout_example 電 路 架 構 (Schematic) 圖 如 下 : VDD VB1 M3 10u/0.55u m=2 M4 10u/0.55u m=2 M5 6.5u/0.5u m=4 VB2 IN1 M1 4.5u/0.25u m=4 M6 6.5u/0.5u m=4 M2 4.5u/0.25u m=4 IN2 M7 8u/0.6u m=2 M8 8u/0.6u m=2 OUT VB3 + - C1 0.6pF M11 5u/0.35u m=1 提 示 :Mimcap Area Cap = 1 ff/um 2 Mimcap Perimeter Cap = 0.075 ff/um GND M9 5u/0.35u m=4 M10 5u/0.35u m=4-24 -
B 繳 交 檔 案 注 意 : 繳 交 檔 案 務 必 依 照 以 下 規 定 命 名, 並 存 放 於 指 定 目 錄 下, 否 則 視 為 未 依 規 定 繳 交 檔 案, 不 予 評 分 與 計 分! 1. 佈 局 檔 請 命 名 為 layout.gds, 且 必 須 存 放 於 ~/ANS/ANS_Layout 目 錄 下 2. DRC Summary Report 請 命 名 layout.sum, 且 必 須 存 放 於 ~/ANS/ANS_Layout 目 錄 下 3. LVS Report 請 命 名 layout.lvs, 且 必 須 存 放 於 ~/ANS/ANS_Layout 目 錄 下 C 計 分 方 式 本 題 僅 區 分 合 格 與 不 合 格 兩 類, 請 在 限 定 時 間 (270 分 鐘 ) 內 完 成 下 列 四 項 條 件 即 為 合 格, 倘 若 其 中 有 任 何 一 項 未 達 成, 則 最 終 成 績 為 不 合 格 1. 佈 局 面 積 : 3000um^2 2. 佈 局 長 寬 比 : 0.7 ( 不 得 大 於 1 ) 詳 見 附 註 說 明 3. DRC 驗 證 完 成 且 完 全 正 確 無 誤 4. LVS 驗 證 完 成 且 完 全 正 確 無 誤 LVS 驗 證 所 需 之 Netlist 檔 案 和 Top Cell Name 為 Netlist File:~/Exam/Layout_netlist/layout_example.src.net Top Cell Name: layout_example 附 註 說 明 : 佈 局 寬 長 比 的 定 義 如 圖 所 示 : Y 當 X > Y, 則 長 為 X, 寬 為 Y, 其 寬 長 比 =Y/X X Y X 當 X<Y, 則 長 為 Y, 寬 為 X, 其 寬 長 比 =X/Y 以 上 圖 解 的 定 義, 寬 長 比 必 定 為 1 的 數 值, 因 此 當 佈 局 呈 現 一 正 方 形 時 ( 即 X 邊 長 相 似 Y 邊 長 ), 寬 長 比 值 就 可 能 近 似 於 1-25 -
DRC 除 錯 題 A 題 目 說 明 : 在 進 行 佈 局 DRC 驗 證 時, 發 現 佈 局 有 DRC 錯 誤, 其 錯 誤 如 圖 一 所 示 圖 一 DRC 錯 誤 請 修 正 圖 一 所 示 之 全 部 DRC 錯 誤, 佈 局 修 正 時 不 需 考 慮 電 流 密 度 最 終 繳 交 之 修 正 後 佈 局 檔 (DR_OSC_drc_ok.gds) 需 完 成 Calibre LVS 驗 證 無 誤, 方 能 依 照 計 分 方 式 計 分 B 計 分 方 式 : 依 照 表 一 配 分 方 式, 每 解 決 一 個 DRC 錯 誤 可 得 其 配 分, 但 最 終 繳 交 之 修 正 後 佈 局 檔 (DR_OSC_drc_ok.gds) 必 需 完 成 Calibre LVS 驗 證 無 誤, 如 LVS 驗 證 有 錯 誤, 本 題 0 分 錯 誤 種 類 錯 誤 數 量 ( 配 分 ) NIMP.S1 1 (5 分 ) ME2.S1 1 (5 分 ) ME3.W1 1 (5 分 ) 表 一 DRC 除 錯 配 分 表 本 題 目 以 解 決 DRC 錯 誤 為 主, 如 因 解 決 題 目 而 額 外 產 生 其 他 DRC 錯 誤, 將 按 照 額 外 產 生 的 DRC 錯 誤 數 量 進 行 扣 分 ( 每 多 一 個 額 外 錯 誤 扣 1 分 ), 扣 至 本 題 0 分 為 止 C 建 議 步 驟 : 1. 請 將 已 知 有 DRC 錯 誤 之 佈 局 檔 : ~/Exam/DRC_debug/DR_OSC_bug_drc.gds 匯 入 (Stream In) 佈 局 編 輯 軟 體 ( 如 Virtuoso, Laker), 並 請 先 進 行 Calibre DRC 驗 證, 以 確 認 DRC 錯 誤 種 類 與 數 量 是 否 與 圖 一 相 符 - 26 -
2. 根 據 DRC 錯 誤 說 明 找 出 佈 局 違 反 Design Rule 的 位 置, 並 進 行 錯 誤 修 正 佈 局 修 正 時 不 需 考 慮 電 流 密 度 3. 進 行 錯 誤 修 正 時, 如 有 需 要, 可 參 考 圖 二 電 路 圖 (Schematic), 以 利 確 認 佈 局 的 子 電 路 元 件 尺 寸 與 節 點 等 相 關 資 訊 4. 完 成 錯 誤 修 正 後, 必 須 再 進 行 DRC 和 LVS 驗 證, 需 同 時 確 保 Calibre DRC 和 Calibre LVS 驗 證 無 誤 使 用 製 程 :CIC 0.18 1P6M Virtual Process 已 知 有 DRC 錯 誤 的 佈 局 檔 (GDS File): ~/Exam/DRC_debug/DR_OSC_bug_drc.gds [Top Cell Name: DR_OSC] 可 驗 證 LVS 之 Netlist File: ~/Exam/DRC_debug /DR_OSC.src.net 電 路 圖 (Schematic) 如 下 圖 二 : vdd vbias M2 M = 5 M1 M = 5 M3 M = 5 M4 M = 5 M7 M = 5 M8 M = 5 M6 M = 5 M5 M = 5 M10 M = 5 M9 M = 5 M11 M = 5 M12 M = 5 vop von ibias M0 M = 10 M18 W= 2u M = 10 M13 M = 10 M14 M = 10 M19 W= 2u M = 10 M15 M = 10 M17 M = 10 M20 W= 2u M = 10 M16 M = 10 vss 圖 二 電 路 圖 (Schematic) D 繳 交 檔 案 : 請 將 DRC 錯 誤 修 正 後 之 佈 局 匯 出 (Stream Out), 並 儲 存 至 : ~/ANS/ANS_DRC_debug /DR_OSC_drc_ok.gds 以 利 評 分 - 27 -
LVS 除 錯 題 A 題 目 說 明 : 在 進 行 佈 局 LVS 驗 證 時, 發 現 佈 局 有 LVS 錯 誤, 其 錯 誤 如 圖 三 所 示 圖 三 LVS 錯 誤 請 修 正 圖 三 所 示 之 全 部 LVS 錯 誤, 佈 局 修 正 時 不 需 考 慮 電 流 密 度 B 計 分 方 式 : 完 成 本 題 全 部 LVS 錯 誤 修 正, 並 且 同 時 通 過 Calibre DRC 和 LVS 驗 證, 正 確 無 誤 後, 可 得 滿 分 15 分 本 題 以 解 決 LVS 錯 誤 為 主, 如 因 解 決 題 目 而 額 外 產 生 任 何 LVS 或 DRC 錯 誤, 本 題 0 分 C 建 議 步 驟 : 1. 請 將 已 知 有 LVS 錯 誤 之 佈 局 檔 : ~/Exam/LVS_debug/3to8_decoder_bug_lvs.gds 匯 入 (Stream In) 佈 局 編 輯 軟 體 ( 如 Virtuoso, Laker), 並 請 先 進 行 Calibre LVS 驗 證, 以 確 認 LVS 錯 誤 種 類 與 數 量 是 否 與 圖 三 相 符 2. 根 據 LVS 錯 誤 說 明 找 出 佈 局 與 電 路 不 一 致 處, 並 進 行 修 正 佈 局 修 正 時 不 需 考 慮 電 流 密 度 3. 進 行 錯 誤 修 正 時, 如 有 需 要, 可 參 考 圖 四 ~ 圖 七 電 路 圖 (Schematic), 以 利 確 認 佈 局 的 子 電 路 元 件 尺 寸 與 節 點 等 相 關 資 訊 4. 完 成 錯 誤 修 正 後, 必 須 再 進 行 LVS 和 DRC 驗 證, 需 同 時 確 保 Calibre DRC 和 Calibre - 28 -
LVS 驗 證 無 誤 使 用 製 程 :CIC 0.18um 1P6M Virtual Process 已 知 有 LVS 錯 誤 的 佈 局 檔 (GDS File): ~/Exam/LVS_debug/3to8_decoder_bug_lvs.gds [Top Cell Name: 3to8_decoder] 可 驗 證 LVS 之 Netlist File: ~/Exam/LVS_debug /3to8_decoder.src.net 電 路 圖 (Schematic) 如 下 圖 四 ~ 圖 七 : - 29 -
t0 t1 t2 t3 t4 t5 t6 t7 a2 a1 a0 oeb 圖 四 主 電 路 圖 (3 to 8 Address Decoder Schematic) - 30 -
vdd! in M0 W= 0.95u L= 0.18u out in out M1 W= 0.47u L= 0.18u gnd! 圖 五 子 電 路 圖 (Inverter Schematic & Symbol) vdd! M0 W= 1u L= 0.18u M1 W= 1u L= 0.18u M4 W= 1u L= 0.18u M6 W= 1u L= 0.18u a b c d M2 W= 0.5u L= 0.18u M3 W= 0.5u L= 0.18u M5 W= 0.5u L= 0.18u gnd! M7 W= 0.5u L= 0.18u out a b c d out 圖 六 子 電 路 圖 (NAND4 Schematic & Symbol) a b c d out a b c d out 圖 七 子 電 路 圖 (AND4 Schematic & Symbol) - 31 -
D 繳 交 檔 案 : 注 意 : 繳 交 檔 案 務 必 依 照 以 下 規 定 命 名, 並 存 放 於 指 定 目 錄 下, 否 則 視 為 未 依 規 定 繳 交 檔 案, 不 予 評 分 與 計 分! 請 將 LVS 錯 誤 修 正 後 之 佈 局 匯 出 (Stream Out), 並 儲 存 至 : ~/ANS/ANS_LVS_debug/3to8_decoder_lvs_ok.gds 以 利 評 分 --- 以 下 空 白 --- - 32 -