一、目的：

修 平 科 技 大 學 電 機 工 程 系 Hsiuping University of science and technology Department of electrical engineering HSIU-PING INSTITUTE OF TECHNOLOGY 實 務 專 題 報 告 書 具 高 阻 抗 之 靜 態 隨 機 存 取 記 憶 體 指 導 老 師 蕭 明 椿 教 授 專 題 製 作 學 生 四 電 四 乙 魏 芃 葦 四 電 四 乙 陳 翊 綸

中 華 民 國 101 年 三 月 二 十 九 日 一. 摘 要 本 專 題 提 出 一 種 新 穎 架 構 之 具 通 道 邏 輯 之 SRAM, 其 主 要 包 括 一 記 憶 體 陣 列 複 數 個 控 制 電 路, 而 記 憶 體 陣 列 是 由 複 數 列 記 憶 晶 胞 與 複 數 行 記 憶 晶 胞 所 組 成, 每 一 列 記 憶 晶 胞 設 置 一 個 控 制 電 路, 且 每 一 記 憶 晶 胞 由 一 寫 入 用 選 擇 電 晶 體 M3 二 NMOS 驅 動 電 晶 體 M1 和 M2 二 PMOS 負 載 電 晶 體 P1 和 P2 二 NMOS 讀 取 用 電 晶 體 M4 和 M5 二 控 制 反 相 器 PC1 和 MC1 以 及 PC2 和 MC2 所 組 成 每 一 控 制 單 元 係 連 接 至 對 應 列 記 憶 晶 胞 中 之 每 一 記 憶 晶 胞 的 二 NMOS 驅 動 電 晶 體 的 源 極 端, 以 便 因 應 不 同 操 作 模 式 而 控 制 該 等 源 極 電 壓, 於 寫 入 模 式 時, 將 選 定 晶 胞 中 較 接 近 寫 入 用 位 元 線 WBL 之 驅 動 電 晶 體 M1 的 源 極 電 壓 VL1 設 定 成 較 接 地 電 壓 為 高 之 一 第 一 預 定 電 壓 且 將 選 定 晶 胞 中 另 一 驅 動 電 晶 體 M2 的 源 極 電 壓 VL2 設 定 成 接 地 電 壓, 以 便 防 止 寫 入 邏 輯 1 困 難 之 問 題 ; 於 待 機 模 式 時, 將 所 有 記 憶 晶 胞 中 之 驅 動 電 晶 體 的 源 極 電 壓 設 定 成 較 接 地 電 壓 為 高 之 一 第 二 預 定 電 壓, 以 便 降 低 漏 電 流 ; 而 於 其 他 模 式 時 則 將 記 憶 晶 胞 中 之 驅 動 電 晶 體 的 源 極 電 壓 設 定 成 接 地 電 壓, 以 便 維 持 讀 取 穩 定 度 再 者, 將 每 一 記 憶 體 晶 胞 中 之 該 驅 動 電 晶 體 M1 的 背 閘 極 (back gate) 連 接 至 該 由 PC1 和 MC1 所 組 成 控 制 反 相 器 之 輸 出 端, 以 及 將 該 驅 動 電 晶 體 M2 與 該 寫 入 用 選 擇 電 晶 體 M3 的 背 閘 極 均 該 連 接 至 該 由 PC2 和 MC2 所 組 成 控 制 反 相 器 之 輸 出 端, 以 便 有 效 提 高 雙 埠 靜 態 隨 機 存 取 記 憶 體 之 靜 態 雜 訊 邊 際 (SNM) 另 外, 藉 由 該 待 機 啟 動 電 路 的 設 計, 可 有 效 促 使 靜 態 隨 機 存 取 記 憶 體 快 速 進 入 待 機 模 式, 並 因 而 大 幅 提 高 靜 態 隨 機 存 取 記 憶 體 之 待 機 效 能 本 專 題 所 提 出 之 具 高 靜 態 雜 訊 邊 際 及 低 待 機 功 率 消 耗 之 SRAM, 其 經 使 用 TSMC 90 奈 米 CMOS 製 程 參 數 加 以 模 擬, 證 實 其 不 但 可 有 效 避 免 寫 入 邏 輯 1 困 難 之 問 題, 並 能 有 效 降 低 待 機 功 率, 且 具 良 好 的 靜 態 雜 訊 邊 際 (SNM), 再 者, 即 使 將 電 源 供 應 電 壓 下 降 至 1.0V 特, 並 使 用 TSMC 90 奈 米 CMOS 製 程 參 數 加 以 模 擬, 仍 能 具 有 良 好 的 性 能 - 2 -

二 目 錄 一 摘 要 2 二 目 錄 3 三 專 題 內 容 4 1.1 專 題 動 機 1.2 研 究 方 向 1.3 特 性 與 架 構 1.4 SRAM 操 作 方 式 1.5 SRAM 操 作 時 序 1.6 5T SRAM 無 法 寫 入 之 成 因 1.7 系 統 設 計 1.8 通 道 邏 輯 1.9 寫 入 模 式 1.10 待 機 模 式 1.11 其 他 模 式 四 總 結 24 五 參 考 文 獻 26 六 作 者 介 紹 27-3 -

三 專 題 內 容 1.1 專 題 動 機 當 人 類 從 工 業 時 代 進 入 到 資 訊 時 代 時, 訊 息 傳 遞 方 式 以 從 書 信 或 電 報 的 傳 遞 轉 向 網 際 網 路 或 是 衛 星 系 統 甚 至 高 低 階 的 通 訊 設 備 來 獲 取 大 量 資 訊 的 訊 息 傳 遞, 而 引 導 著 人 類 資 訊 時 代 前 進 的 前 端 者 是 電 晶 體 與 積 體 電 路 (integrated circuit, 簡 稱 為 IC) 的 設 計 才 能 發 展 出 快 速 而 有 效 率 的 通 訊 與 網 路, 從 1947 年 巴 丁 (Bardeen) 布 拉 頓 (Brattain) 蕭 克 利 (Shockley) 在 美 國 的 貝 爾 實 驗 室 製 造 出 第 一 個 具 有 放 大 電 流 效 果 的 固 態 三 極 體, 並 將 它 命 名 為 電 晶 體 (transister) 此 一 名 稱 後, 電 晶 體 的 研 究 與 發 展 更 是 屢 屢 創 新 與 突 破 成 為 重 要 的 科 技 技 術 更 成 為 積 體 電 路 設 計 中 的 重 要 一 環 現 今 積 體 電 路 的 應 用 以 擴 展 到 日 常 生 活 中 的 每 一 個 層 面, 例 如 行 動 電 話 衛 星 定 位 系 統 放 影 機 等 都 有 所 應 用, 其 中 最 讓 人 瞠 目 結 舌 的 是 今 日 大 眾 普 遍 的 桌 上 型 電 腦 與 筆 記 型 電 腦, 相 對 的 不 論 在 高 低 階 的 電 腦 運 算 中 記 憶 體 在 電 腦 工 業 中 所 扮 演 著 無 可 或 缺 的 重 要 腳 色 記 憶 體 通 常 可 依 照 是 否 在 電 源 關 閉 後 仍 能 保 存 資 料 來 區 分 為 揮 發 性 記 憶 (volatile memory) 體 與 非 揮 發 性 記 憶 體 (nonvolatile memory) 兩 種 類 型 揮 發 性 記 憶 體 (Dynamic Random Access Memory, DRAM) 擁 有 價 格 低 面 積 小 以 及 消 耗 少 許 的 電 力 和 比 較 不 會 有 晶 片 發 熱 的 問 題, 但 是 另 一 方 面 在 操 作 時 必 須 去 不 斷 的 更 新 (refresh) 以 防 止 資 料 因 漏 電 流 的 問 題 而 遺 失 竟 而 導 致 存 在 有 高 速 化 困 難 及 消 耗 功 率 大 等 缺 失 反 觀 非 揮 發 性 記 憶 體 (Static Random Access Memory, SRAM) 的 操 作 比 較 簡 易 SRAM 只 需 少 許 的 電 壓 就 能 運 作 而 且 毋 須 不 斷 更 新 操 作, 因 此 SRAM 具 有 高 速 化 以 及 消 耗 功 率 低 等 優 點, 但 是 由 於 構 成 SRAM 晶 胞 得 需 要 4 個 以 上 的 電 晶 體 來 形 成, 造 成 SRAM 存 在 有 高 集 積 化 困 難 及 價 格 高 等 缺 在 資 訊 時 代 的 現 今, 許 多 電 子 產 品 都 具 備 擁 有 儲 存 大 量 資 料 的 能 力, 在 這 背 後 推 動 這 項 能 力 的 是 來 自 於 半 導 體 的 記 憶 陣 列 邏 輯 運 算, 由 於 必 須 儲 存 大 量 的 資 料 因 此 隨 著 儲 存 能 力 須 不 斷 的 增 加 外, 所 需 的 電 晶 體 的 數 目 相 對 的 也 必 須 4

更 多 隨 著 儲 存 容 量 不 斷 的 增 加 與 高 記 憶 體 密 度 的 設 計, 加 上 半 檔 體 製 程 持 續 不 斷 的 進 步, 迫 使 超 大 型 積 體 電 路 (Very-Large-Scale Integration, VLSI) 或 是 極 大 型 積 體 電 路 (Ultra-Large-Scale Integration,ULSI) 也 必 須 朝 向 系 統 整 合 晶 片 化 (System on Chip,SOC), 才 能 不 斷 的 大 幅 提 升 記 憶 體 功 能, 加 上 製 程 不 斷 的 進 步 與 更 新 以 及 可 攜 帶 式 電 子 產 品 系 統 之 所 謂 行 動 運 算 (Mobile Computing) 的 能 力 不 斷 的 增 強, 系 統 的 消 耗 功 率 也 就 越 來 越 大 並 成 為 最 主 要 的 一 部 分, 使 得 產 品 受 到 許 多 的 限 制, 加 上 產 品 的 蓄 電 電 池 始 終 追 趕 不 上 製 程 進 步 的 速 度, 讓 許 多 可 攜 式 的 產 品, 如 行 動 電 話 筆 記 型 電 腦 平 板 電 腦 等 多 項 產 品 的 電 力 耐 久 度 都 不 如 預 期, 嚴 重 受 限 於 電 池 的 蓄 電 力, 即 使 增 強 了 蓄 電 能 力 但 是 相 反 的 其 處 理 運 算 速 度 相 對 的 就 會 降 低 導 致 系 統 作 業 能 力 造 成 緩 慢 的 效 果, 然 而 隨 著 儲 存 資 訊 量 的 增 加 記 憶 體 的 面 積 也 不 斷 的 增 大 以 及 電 子 元 件 的 不 斷 的 縮 小, 次 臨 界 漏 電 流 與 閘 極 漏 電 流 也 將 越 來 越 明 顯, 使 整 個 系 統 內 部 的 電 子 元 件 都 將 受 到 一 定 的 執 行 運 作 的 影 響 為 瞭 解 決 上 述 的 缺 點, 本 論 文 使 用 靜 態 隨 機 存 取 記 憶 體 (Static Random Access Memory, SRAM) 來 作 為 本 專 題 研 究 之 整 體, 其 主 要 因 素 在 於 靜 態 隨 機 存 取 記 憶 體 與 動 態 隨 機 存 取 記 憶 體 (Dynamic Random Access Memory, DRAM) 的 差 別 在 於 靜 態 隨 機 存 取 記 憶 體 使 用 的 是 邏 輯 製 程 (Logic Process), 加 上 不 需 要 其 特 殊 製 程 另 一 方 面, 靜 態 隨 機 存 取 記 體 擁 有 栓 鎖 的 功 能, 只 要 電 源 不 中 斷 資 料 就 永 遠 存 在 也 不 需 要 做 重 覆 更 新 的 動 作, 加 上 靜 態 隨 機 存 取 記 憶 體 其 存 取 速 度 快 的 優 點 被 廣 泛 應 用 於 微 處 理 器 大 型 電 腦 可 攜 式 電 子 產 品 或 是 工 作 站 等, 功 能 性 相 對 的 也 較 動 態 隨 機 存 取 記 憶 體 來 的 強, 因 此 該 如 何 在 低 工 作 電 壓 下 可 以 順 利 寫 入 降 低 其 功 率 消 耗 來 減 低 漏 電 流 為 本 專 題 之 研 究 重 心 傳 統 6T 靜 態 隨 機 存 取 記 憶 體 (SRAM) 晶 胞 由 於 需 要 6 顆 電 晶 體, 需 設 置 5

互 補 位 元 線, 且 驅 動 電 晶 體 與 存 取 電 晶 體 間 的 電 流 驅 動 能 力 比 ( 即 單 元 比 率 cell ratio) 通 常 需 設 定 在 2.2 至 3.5 之 間 [1], 而 導 致 存 在 有 高 集 積 化 困 難 及 價 格 高 等 缺 失 用 來 減 少 6T SRAM 晶 胞 之 電 晶 體 數 之 一 種 方 式 為 具 單 一 位 元 線 之 5T SRAM 晶 胞, 迄 今, 有 許 多 具 單 一 位 元 線 之 SRAM 晶 胞 之 技 術 [2]-[7] 被 提 出 其 中, 如 下 圖 1.2(a) 所 示,M. Ukita 等 人 [2] 所 提 出 具 SCPA(Single-bit-line Cross-Point cell Activation) 結 構 之 SRAM 晶 胞 雖 可 減 少 地 區 解 碼 器 (local decoder) 之 數 量, 惟 須 設 置 二 個 呈 串 聯 連 接 並 用 以 分 別 接 收 行 位 址 與 列 位 址 之 存 取 電 晶 體 PMOS-TFT Load (Bottom Gate) X address N2 N1 Y address Single Bitline Inv.A Inv.B 圖 1.2(a)M. Ukita 等 人 [2] 所 提 出 具 SCPA 結 構 如 下 圖 1.2(b) 所 示,H. Tran [3] 所 提 出 之 5T SRAM 晶 胞 由 於 係 將 所 有 晶 胞 的 左 側 驅 動 電 晶 體 之 源 極 由 原 本 連 接 至 接 地 端 變 更 為 共 同 連 接 至 一 共 同 節 點 SRC, 而 易 造 成 寫 入 時 干 擾 非 選 定 (nonselected) 晶 胞 以 及 無 法 有 效 解 決 寫 入 邏 輯 1 困 難 之 問 題 6

BL SRC SENCE AMP DOUT WLn MP1 MP2 MN1 WL0 MN2 MN3 DIN WE WEX MN5 Csrc 圖 1.2(b)H. Tran [3] 所 提 出 之 5T SRAM 晶 胞 如 下 圖 1.2(c) 所 示,J.B. Kuo [4] 所 提 出 之 具 SBLSRWA 能 力 之 雙 埠 6T SRAM 晶 胞 由 於 係 將 晶 胞 中 的 左 側 驅 動 電 晶 體 之 源 極 由 原 本 連 接 至 接 地 端 變 更 為 連 接 至 一 寫 入 字 元 線 以 有 效 解 決 寫 入 邏 輯 1 困 難 之 問 題, 而 造 成 無 法 應 用 於 單 埠 晶 胞 中 Vdd Vdd WBL Mp1 Mp2 RBL Mn1 n1 Mn3 Mn4 n2 Mn2 WWL RWL 圖 1.2(c)J.B. Kuo [4] 所 提 出 之 具 SBLSRWA 能 力 之 雙 埠 6T SRAM 1.2 研 究 方 向 1.21 RAM 及 5T SRAM 無 法 順 利 寫 入 之 解 決 研 究 方 向 7

靜 態 隨 機 存 取 記 憶 體 (Static Random Access Memory, SRAM) 的 基 本 組 成 是 由 六 顆 電 晶 體 所 組 成 的 如 下 圖 1.2.1 (a) 所 示, 組 成 的 方 式 則 是 一 個 互 相 對 稱 式 的 結 構, 而 這 個 互 相 對 稱 式 的 結 構 則 是 由 兩 個 交 互 偶 合 連 接 的 反 向 器 (inverter) 及 存 取 電 晶 體 (write selection transistor) 所 構 成, 並 且 還 包 括 了 記 憶 體 單 元 輸 入 暫 存 器 預 充 電 路 寫 入 電 路 行 與 列 解 碼 器 等 但 是 由 於 SRAM 的 晶 胞 需 要 6 個 電 晶 體, 且 驅 動 電 晶 體 (driver transistors) 與 存 取 電 晶 體 (access transistor) 間 的 電 流 驅 動 能 力 比 及 單 元 率 (cell ratio) 通 常 設 定 在 2.2 至 3.5 之 間, 而 導 致 存 在 有 高 集 積 化 困 難 及 價 格 高 等 缺 失 V DD Load transistor P1 P2 Access transistor M3 A B Access transistor M4 M1 M2 Driving transistor Bit Line Complementary Bit Line 圖 1.2.1 (a) 6T SRAM 晶 胞 電 路 拓 撲 用 來 減 少 6T 靜 態 隨 機 存 取 記 體 晶 胞 之 電 晶 體 數 量 之 ㄧ 種 方 式 為 5T 靜 態 隨 機 存 取 記 憶 體 晶 胞 如 下 圖 1.2.1 (b) 所 示, 但 卻 會 衍 生 出 寫 入 邏 輯 1 相 當 困 難 之 問 題 所 在, 起 因 在 於 5T 靜 態 隨 機 存 取 記 憶 體 晶 胞 比 6T 靜 態 隨 機 存 取 記 憶 體 晶 胞 少 了 一 個 存 取 電 晶 體 及 少 了 一 條 位 元 線 (Bit Line), 竟 而 存 在 了 寫 入 邏 輯 1 相 當 困 難 之 問 題 8

V DD Load transistor P1 P2 Access transistor M3 A B M1 M2 Driving transistor Bit Line Word Line 圖 1.2.1 (b) 5T SRAM 晶 胞 電 路 拓 撲 然 而 隨 著 工 作 電 壓 不 斷 的 再 降 低, 與 製 程 不 斷 的 再 進 步 和 簡 化 其 系 統 周 邊 的 電 路 與 減 少 記 憶 體 晶 胞 內 的 電 晶 體, 最 重 要 的 目 標 是 如 何 在 減 少 電 晶 體 效 能 繼 續 完 成 改 善 寫 入 邏 輯 1 困 難 之 問 題, 並 且 在 有 效 的 降 低 工 作 電 壓 是 本 專 題 研 究 重 心 之 方 向 本 專 題 目 標 是 利 用 工 作 電 壓 製 程 (TSMC 0.90um, Working Voltage 1.2V), 依 然 能 使 系 統 再 較 低 工 作 電 壓 下 仍 然 可 以 改 善 邏 輯 1 寫 入 困 難 之 問 題, 並 提 出 藉 由 寫 入 模 式 時 將 選 定 記 憶 體 晶 胞 中 較 接 近 位 元 線 (BL) 之 驅 動 電 晶 體 的 源 極 電 壓 設 定 成 較 接 地 電 壓 來 的 高, 且 另 將 記 憶 體 晶 胞 中 另 一 驅 動 電 晶 體 的 源 極 電 壓 設 定 成 接 地 電 壓, 以 有 效 避 免 習 之 具 單 一 位 元 線 之 ( 單 / 雙 ) 埠 靜 態 隨 機 存 取 記 憶 體 晶 胞 存 在 寫 入 邏 輯 1 相 當 困 難 之 問 題 解 決 研 究 方 向 1.2.2 改 善 傳 統 雙 埠 靜 態 隨 機 隨 取 記 憶 體 之 研 究 方 向 9

靜 態 隨 機 存 取 記 憶 體 (Static Random Access Memory, SRAM) 與 動 態 隨 機 存 取 記 憶 體 (Dynamic Random Access Memory, DRAM) 都 只 有 單 埠 的 存 取 功 能, 無 法 達 到 同 時 寫 入 與 讀 取, 也 因 為 記 憶 體 也 必 須 運 用 在 影 像 加 速 或 是 整 合 顯 示 技 術 裡 讓 影 像 顯 示 可 以 達 到 更 流 暢 來 避 免 出 現 停 格 的 現 象, 也 就 是 如 此 雙 埠 靜 態 隨 機 存 取 記 憶 體 它 擁 有 讀 與 寫 同 時 的 功 能 性, 因 此 在 視 訊 效 能 的 這 方 面 相 對 的 就 格 外 顯 得 特 別 重 要, 逐 漸 的 雙 埠 靜 態 隨 機 存 取 記 憶 體 就 應 用 在 視 訊 記 憶 體 (Video RAM,VRAM), 它 主 要 的 目 的 是 用 來 儲 存 圖 形 顯 示 裏 的 圖 元 值, 面 板 上 的 控 制 單 元 會 不 斷 地 從 記 憶 體 裡 讀 取 資 料 來 更 新 顯 示 資 料 其 主 要 目 的 除 了 提 供 比 標 準 影 像 卡 更 快 的 視 訊 效 能 相 對 的 還 降 低 對 CPU 的 需 求, 其 原 因 在 於 它 的 記 憶 體 晶 胞 內 擁 有 兩 個 存 取 埠, 一 個 用 來 不 斷 地 更 新 顯 示 資 料, 另 一 個 則 是 用 來 改 變 將 會 顯 示 的 資 料, 其 意 義 在 於 雙 埠 的 頻 寬 加 倍 能 擁 有 更 快 的 效 能 1.3 特 性 與 架 構 1.3.1 靜 態 隨 機 存 取 記 憶 體 之 特 性 半 導 體 記 憶 體 是 以 對 資 料 的 儲 存 和 擷 取 的 方 法 來 分 類 可 做 讀 與 寫 地 記 憶 體 須 要 允 許 記 憶 體 陣 列 內 的 資 料 位 元 來 做 擷 取 ( 讀 ) 和 修 改 ( 寫 ) 的 動 作, 而 資 料 的 儲 存 又 可 分 為 可 揮 發 性 與 非 揮 發 性 記 憶 體 兩 種 類 型 以 及 依 照 資 料 儲 存 晶 胞 (cell) 的 工 作 方 式, 隨 機 讀 寫 的 記 憶 體 有 可 區 分 為 動 態 隨 機 存 取 記 憶 體 (Dynamic Random Access Memory, DRAM) 與 靜 態 隨 機 存 取 記 憶 體 (Static Random Access Memory, SRAM) 其 揮 發 性 記 憶 體 即 是 動 態 隨 機 存 取 記 憶 體 (DRAM) 當 電 源 關 閉 時 內 部 所 儲 存 的 資 料 立 即 就 會 消 失 動 態 隨 機 存 取 記 憶 體 包 含 了 一 個 電 容 來 儲 存 資 料 (0 表 示 為 低 電 位,1 表 示 10

為 高 電 位 ), 及 一 個 電 晶 體 來 連 接 電 容 進 行 存 取 動 作, 而 在 儲 存 晶 胞 內 的 資 料 值 會 因 為 電 壓 而 對 儲 存 端 而 有 所 差 異, 也 就 如 此 即 使 記 憶 體 並 沒 有 存 取 的 需 求, 儲 存 在 晶 包 內 的 資 料 就 必 須 以 固 定 的 週 期 來 做 重 新 讀 寫 或 更 新 的 動 作 在 另 一 方 面 非 揮 發 性 記 憶 體 即 是 靜 態 隨 機 存 取 記 憶 體 (SRAM) 其 內 部 有 一 個 拴 鎖, 在 電 源 不 關 閉 下 資 料 則 會 永 遠 的 存 在 更 不 需 要 做 重 新 讀 寫 或 更 新 的 動 作 動 態 隨 機 存 取 記 憶 體 因 為 成 品 低 密 度 高 被 廣 泛 的 運 用 在 個 人 電 腦 或 是 工 作 站 的 主 記 憶 體 而 靜 態 隨 機 存 取 記 憶 體 則 是 因 為 高 速 度 與 低 消 耗 功 率 的 因 素 被 廣 泛 應 用 於 大 型 微 處 理 器 伺 服 器 可 攜 式 型 電 腦 裝 置 等 記 憶 體 的 儲 存 陣 列 面 積 會 決 定 總 體 儲 存 能 力 的 關 鍵 因 素, 加 上 動 態 隨 機 存 取 記 憶 體 與 靜 態 隨 機 存 取 記 憶 體 的 消 耗 功 率 也 有 所 不 同 如 下 圖 表 1 所 示 即 能 看 出 其 兩 者 的 特 性 差 異 表 1 SRAM 與 DRAM 比 較 表 記 SRAM 特 憶 性 體 揮 發 性 是 是 DRAM 晶 胞 密 度 低 高 寫 入 速 率 ~40ns ~5/40ns 讀 取 速 率 ~50ns ~10/70ns 記 憶 體 晶 胞 架 構 6T 1T-1C 資 料 更 新 動 作 否 需 要 功 率 消 耗 高 / 低 高 電 壓 提 供 單 一 單 一 系 統 寫 入 能 力 是 是 成 本 高 低 耐 久 性 高 高 11

如 下 圖 2.1.1 所 表 示 為 記 憶 體 晶 胞 之 等 效 電 路 如 圖 2.1.1(a) 為 SRAM 記 憶 晶 胞 所 組 成 的 架 構 而 如 圖 2.1.1(b) 為 DRAM 的 記 憶 晶 胞 所 組 成 的 架 構 Word Line BL VDD BLB P1 P2 M3 A M1 M2 B M4 C WL (a) Bit Line V p (b) 圖 2.1.1 記 憶 體 晶 胞 之 等 效 電 路 (a)sram;( b)dram 1.4 SRAM 操 作 方 式 如 下 圖 2.2(a) 所 示, 在 未 寫 入 1 任 何 動 作 前 電 晶 體 P1 與 M2 為 截 止 區, 而 電 晶 體 P2 與 M1 操 作 在 線 性 模 式, 傳 送 電 晶 體 M3 與 M4 為 截 止 其 內 部 節 點 A 為 邏 輯 0 而 節 點 B 為 邏 輯 1 位 元 線 則 儲 存 邏 輯 1, 反 向 位 元 線 則 儲 存 邏 輯 0 BL cut-off VDD linear BLB cut-off M3 P1 A 0 P2 1 B cut-off M4 1 M1 linear M2 cut-off 0 圖 2.2(a)SRAM 寫 入 前 操 作 狀 態 假 設 存 取 電 晶 體 導 通 之 後, 行 電 壓 位 元 線 大 約 保 持 在 電 源 供 應 電 壓 所 以 M3 操 作 在 飽 和 區 而 M1 操 作 在 線 性 區 12

W M 3 L M 2 V 1.5V V 3 2 M W 1 VDD 2VT, n L M1 結 合 方 程 式 計 算 後 可 得 到 M 1 3 1 3 DD T, n T, n W W : M : 2 ~ 3.5 L L M M (2.2.1) (2.2.2) 如 果 滿 足 (2.2.1) 條 件 則 M 3 與 M 1 晶 胞 倍 率 比 需 維 持 2~3.5 倍 之 間 才 能 使 SRAM 在 設 計 的 過 程 中 不 會 讓 儲 存 資 料 產 生 變 化 當 SRAM 寫 入 1 操 作, 假 設 一 開 始 邏 輯 0 儲 存 在 SRAM 單 元 如 下 圖 2.2(b) 所 示 SRAM 在 資 料 寫 入 操 作 時 的 邏 輯 位 準, 行 電 壓 位 元 線 (BL) 倍 資 料 寫 入 其 電 路 強 迫 到 邏 輯 1 位 準 ; 因 此, 可 以 假 設 位 元 線 大 約 等 於 電 壓 位 準 一 旦 存 取 電 晶 體 M3 和 M4 被 選 取 電 路 導 通 時, 節 點 A 電 壓 需 保 持 在 M2 臨 界 電 壓 之 下 ( 因 為 M1 與 M3 依 據 (2.2.1) 條 件 設 計 ), 總 之 P2 與 M1 的 電 壓 位 準 將 不 夠 去 導 通 M2 電 晶 體 若 要 改 變 儲 存 資 訊, 需 將 節 點 A 寫 入 邏 輯 1 及 節 點 B 寫 入 邏 輯 0, 所 以 節 點 B 電 壓 必 須 下 降 至 M1 的 臨 界 電 壓 以 下, 所 以 首 先 M1 關 閉 電 晶 體 M3 操 作 在 線 性 區 而 P1 操 作 在 線 性 區 如 果 滿 足 下 面 (2.2.3) 條 件, 則 電 晶 體 M1 在 寫 入 邏 輯 1 操 作 時 將 被 強 迫 進 入 關 閉 模 式, 將 保 證 M2 隨 後 導 通, 且 改 變 了 儲 存 資 訊 完 成 寫 入 動 作 13

BL linear VDD cut-off BLB linear M3 P1 A 1 0 P2 B 1 0 linear M4 1 M1 cut-off M2 linear 0 圖 2.2(b) 在 寫 入 操 作 時 SRAM 單 元 邏 輯 位 準 當 VGS-VT>VDS ucow 2 I D 2 VGS VT VDS VDS 2L 1 I D ucow ucow g V V V r V L L ds GS T DS ds DS (2.2.3) 1.5 SRAM 操 作 時 序 如 下 圖 2.3(a) 所 示,SRAM 再 寫 入 時 其 字 元 線 共 分 為 五 個 寫 入 週 期, 第 一 個 週 期 為 未 寫 入 前 所 保 持 在 邏 輯 0 態, 第 二 個 週 期 為 邏 輯 0 寫 入 邏 輯 0 的 狀 態, 第 三 個 週 期 為 邏 輯 0 順 利 寫 入 邏 輯 1 的 狀 態, 第 四 個 週 期 為 邏 輯 1 寫 入 邏 輯 1 時 所 維 持 的 狀 態, 第 五 個 週 期 為 邏 輯 1 寫 入 邏 輯 0 而 結 束 時 的 狀 態, 而 一 個 SRAM 如 果 能 順 利 寫 入 這 五 個 週 期 代 表 著 其 記 憶 體 晶 胞 在 寫 入 過 程 中 能 順 利 的 完 成 寫 入 動 作 14

0 0 0 0 1 1 1 1 0 圖 2.3(a)SRAM 字 元 線 五 個 週 期 分 佈 如 下 圖 2.3(b) 所 示,SRAM 再 寫 入 邏 輯 0 寫 入 邏 輯 1 時, 位 元 線 必 須 在 SRAM 未 存 取 資 料 前 先 達 到 穩 態 得 狀 態, 才 能 確 保 在 SRAM 再 寫 入 時 不 會 造 成 資 料 存 取 錯 誤 的 問 題 圖 2.3(b)SRAM 位 元 線 穩 態 之 態 狀 如 下 圖 2.3(c) 所 示,SRAM 由 邏 輯 0 順 利 寫 入 邏 輯 1 至 邏 輯 1 寫 入 邏 輯 0 而 結 束 時 的 節 點 A 狀 態 時 序, 其 時 序 代 表 著 資 料 順 利 完 成 寫 入 且 無 誤 15

圖 2.3(c)SRAM 順 利 寫 入 時 之 操 作 時 序 狀 態 SRAM 經 由 時 序 圖 統 整 結 合 後 整 體 寫 入 過 程 狀 態, 如 下 圖 2.3(d) 所 示, 位 元 線 必 須 在 邏 輯 0 寫 入 邏 輯 1 之 前 達 到 穩 態 方 能 使 節 點 A 能 完 成 順 利 寫 入 的 動 作, 而 節 點 A 則 是 由 邏 輯 0 順 利 寫 入 邏 輯 1 開 始, 並 且 在 邏 輯 1 寫 入 邏 輯 1 時 穩 定 保 持 在 寫 入 時 的 狀 態 直 到 邏 輯 1 寫 入 邏 輯 0 而 結 束 來 完 成 整 個 SRAM ㄧ 個 完 整 的 寫 入 時 序 狀 態 圖 2.3(d)SRAM 整 體 寫 入 過 程 操 作 時 序 狀 態 16

1.6 5T SRAM 無 法 寫 入 之 成 因 如 下 圖 1.5(a) 所 示,5T SRAM 其 組 成 架 構 為 一 條 位 元 線 及 一 條 字 元 線, 並 且 包 含 了 M3 存 取 電 晶 體 M1 與 M2 驅 動 電 晶 體 P1 與 P2 負 載 電 晶 體 及 一 電 源 供 應 電 壓 V DD, 但 是 位 了 用 來 減 少 6T SRAM 晶 胞 之 電 晶 體 數 量 所 衍 生 出 5T SRAM 晶 胞, 但 卻 會 造 成 其 出 寫 入 邏 輯 1 相 當 困 難 之 問 題 所 在, 而 其 寫 入 困 難 其 原 因 有 三 點 要 素 V DD Load transistor P1 P2 Access transistor M3 A B M1 M2 Driving transistor Bit Line Word Line 圖 1.5(a)5T SRAM 晶 胞 組 成 架 構 其 一, 如 圖 1.5(b) 所 示,5T SRAM 其 構 造 再 於 減 少 了 圖 中 虛 線 的 部 份 即 一 存 取 電 晶 體 M4 與 一 條 反 相 位 元 線, 造 成 讀 取 與 寫 入 狀 態 時 無 法 讓 晶 胞 正 常 的 存 取 資 料, 使 得 讓 節 點 A 無 法 順 利 達 到 所 要 的 電 壓 準 位 而 讓 讀 取 與 寫 入 造 成 失 敗 的 結 果 17

V DD P1 P2 M3 A B M1 M2 M4 Bit Line BLB Line Word Line 圖 1.5(b)5T SRAM 晶 胞 所 減 小 之 虛 線 部 分 電 晶 體 其 二, 如 圖 1.5(c) 所 示,5T SRAM 晶 胞 中 的 M3 存 取 電 晶 體 與 M1 的 驅 動 電 晶 體 兩 者 之 間 存 在 著 驅 動 能 力 比 值 為 2~3.5 倍, 加 上 其 分 壓 因 素 1 M M M BL 3 1 小 於 M1 驅 動 電 晶 體 的 等 效 電 阻, 也 因 為 M1 驅 動 電 晶 體 的 等 效 電 阻 太 小 導 致 M2 驅 動 電 晶 體 無 法 順 利 導 通, 讓 晶 胞 無 法 順 利 完 成 寫 入 的 動 作 V DD P1 P2 M3 A B 2~3.5 倍 M1 M2 M4 Bit Line BLB Line Word Line 圖 1.5(c)M1 驅 動 電 晶 體 的 等 效 電 阻 太 小 導 致 M2 驅 動 電 晶 體 無 法 順 利 導 通 其 三, 如 圖 1.5(d) 所 示,5T SRAM 晶 胞 中 的 M3 存 取 電 晶 體 工 作 於 飽 和 區,M1 的 驅 動 電 晶 體 工 作 於 線 性 區, 也 因 為 M3 存 取 電 晶 體 工 作 於 飽 和 區 的 關 係 其 等 效 電 阻 來 的 比 較 大, 導 致 分 壓 時 造 成 M1 的 驅 動 電 晶 體 因 工 作 於 線 性 區 而 18

所 能 分 到 的 電 阻 相 對 的 就 變 的 很 小, 不 足 以 讓 M2 驅 動 電 晶 體 導 通, 讓 晶 胞 無 法 順 利 完 成 寫 入 的 動 作 V DD P1 P2 saturation M3 A B M1 linear M2 M4 Bit Line BLB Line Word Line 圖 1.5(d) 分 壓 時 造 成 M1 的 電 晶 體 所 能 分 到 的 電 阻 相 對 的 變 小 不 足 以 讓 M2 電 晶 體 導 通 圖 1.5(e) 5T SRAM 時 序 圖 19

1.7 系 統 設 計 根 據 1.1 節 所 提 出 的 各 項 先 前 系 統 技 術 雖 然 都 可 以 解 決 寫 入 困 難 及 降 低 帶 機 功 率 之 問 題 但 仍 有 些 不 足 的 缺 失, 而 於 1.5 節 所 敘 述 之 5T 無 法 寫 入 原 因, 為 了 改 善 其 問 題 所 在, 因 此 本 專 題 基 於 上 述 原 因 作 為 本 論 文 系 統 設 計 的 條 件 本 專 題 系 統 設 計 是 藉 由 選 定 記 憶 體 晶 胞 中 較 接 近 位 元 線 (BL) 之 驅 動 電 晶 體 的 源 極 電 壓 提 高, 且 另 將 記 憶 體 晶 胞 中 另 一 驅 動 電 晶 體 的 源 極 電 壓 設 定 成 接 地 電 壓, 以 有 效 避 免 習 之 具 單 一 位 元 線 之 ( 單 / 雙 ) 埠 靜 態 隨 機 存 取 記 憶 體 晶 胞 存 在 寫 入 邏 輯 1 相 當 困 難 之 問 題 更 進 一 步 本 專 題 系 統 設 計 共 分 為 二 個 電 路 設 計 區 塊, 分 別 為 記 憶 體 晶 胞 電 路 系 統 區 塊 控 制 電 路 系 統 區 塊 而 二 個 電 路 系 統 區 塊 又 可 在 細 分 為 三 個 模 式, 分 別 為 寫 入 模 式 待 機 模 式 其 他 模 式 而 於 寫 入 模 式 時 可 避 免 寫 入 邏 輯 1 困 難 之 問 題 ; 待 機 模 式 時 可 降 低 低 待 機 電 流 本 專 題 所 提 出 之 低 待 機 功 率 消 耗 之 靜 態 隨 機 存 取 記 憶 體 整 體 設 計 主 要 包 括 一 個 記 憶 體 陣 列 (memory array) 以 及 複 數 個 控 制 電 路 以 及 待 機 啟 動 電 路, 記 憶 體 陣 列 是 由 複 數 列 記 憶 晶 胞 (a plurality of rows of memory cells) 與 複 數 行 記 憶 晶 胞 (a plurality of columns of memory cells) 所 組 成, 每 一 列 記 憶 晶 胞 設 置 一 個 控 制 電 路, 且 每 一 列 記 憶 晶 胞 與 每 一 行 記 憶 晶 胞 各 包 括 有 複 數 個 記 憶 晶 胞, 其 中 每 一 記 憶 晶 胞 更 包 括 一 寫 入 用 選 擇 電 晶 體 M3 二 顆 NMOS 驅 動 電 晶 體 M1 和 M2 二 顆 PMOS 負 載 電 晶 體 P1 和 P2 讀 取 用 選 擇 電 晶 體 M4 以 及 反 相 電 晶 體 M5 如 圖 1.6(a) 20

圖 1.6(a) 如 圖 1.6(a) 所 示, 此 種 設 計 形 式 為 雙 埠 靜 態 隨 機 存 取 記 憶 體, 而 表 2 為 具 通 道 電 晶 體 邏 輯 之 雙 埠 靜 態 隨 機 存 取 記 憶 體 各 種 工 作 模 式 下 之 電 壓 位 準 表 2 雙 埠 靜 態 隨 機 存 取 記 憶 體 各 工 作 模 式 下 電 壓 位 準 WL S Y VL1 VL2 註 0 0 VDD-Max (VTM28, VTM27 ) 0 0 其 他 模 式 0 VDD 0 VTM21 VTM21 待 機 模 式 VDD 0 0 VGS(M21) 或 0 0 寫 入 模 式 21

1.8 通 道 邏 輯 圖 1.7(a) 1.9 寫 入 模 式 22

1.10 待 機 模 式 1.1 其 他 模 式 23

四 總 結 本 專 題 所 提 出 之 具 電 晶 體 通 道 邏 輯 及 低 待 機 功 率 消 耗 之 靜 態 隨 機 存 取 記 憶 體, 具 有 下 列 幾 項 優 點 : 1. 避 免 寫 入 邏 輯 1 困 難 之 問 題 : 本 專 題 於 寫 入 操 作 時, 可 藉 由 寫 入 邏 輯 1 之 初 始 期 間 提 高 低 電 壓 節 點 VL1 之 電 壓 位 準 以 有 效 避 免 習 知 具 單 一 位 元 線 之 靜 態 隨 機 存 取 記 憶 體 晶 胞 存 在 寫 入 邏 輯 1 相 當 困 難 之 問 題 2. 低 待 機 電 流 : 由 於 本 專 題 可 藉 由 呈 導 通 狀 態 之 NMOS 電 晶 體 M23, 以 使 得 低 電 壓 節 點 VL1 之 電 壓 位 準 相 等 於 低 電 壓 節 點 VL2 之 電 壓 位 準, 並 使 得 該 等 電 壓 位 準 均 等 於 該 NMOS 電 晶 體 M21 及 NMOS 電 晶 體 M24 之 臨 界 電 壓 的 總 和 之 位 準, 因 此 本 專 題 所 提 出 之 具 高 效 能 之 雙 埠 靜 態 隨 機 存 取 記 憶 體 亦 具 備 低 待 機 電 流 之 功 效 本 專 題 所 提 出 的 具 通 道 電 晶 體 邏 輯 及 低 待 機 功 率 消 耗 之 靜 態 隨 機 存 取 記 憶 體, 操 作 模 擬 皆 使 用 HSPICE 做 暫 態 分 析 模 擬 結 果, 其 是 以 level 49 模 型 且 使 用 TSMC 90 奈 米 CMOS 製 程 參 數 加 以 模 擬, 由 該 模 擬 結 果 可 証 實, 本 論 文 提 出 之 新 穎 架 構 的 具 高 靜 態 雜 訊 邊 際 及 低 待 機 功 率 消 耗 之 靜 態 隨 機 存 取 記 憶 體, 能 藉 由 寫 入 邏 輯 1 時 提 高 該 第 一 低 電 壓 節 點 VL1 之 電 壓 位 準, 以 有 效 避 免 習 知 具 單 一 位 元 線 之 靜 態 隨 機 存 取 記 憶 體 晶 胞 存 在 寫 入 邏 輯 1 相 當 困 難 之 問 題 再 者, 即 使 於 電 源 供 應 電 壓 VDD 下 降 至 1.0V 特, 並 使 用 TSMC 90 奈 米 CMOS 製 程 參 數 加 以 模 擬, 仍 能 維 持 良 好 的 性 能 如 表 3 所 示, 本 專 題 所 提 出 之 具 通 道 電 晶 體 邏 輯 及 低 待 機 功 率 消 耗 之 靜 態 隨 機 存 取 記 憶 體 與 傳 統 SRAM 於 待 機 模 式 下 之 漏 電 流 比 較, 在 製 程 TT SS 以 及 FF 時 分 別 減 少 90.7% 31.5% 及 87.3% 的 漏 電 流 24

五 參 考 文 獻 [1] Y. H. Chan et al., Eight transistor SRAM cell with improved stability requiring only one word line, U.S. pat.7606060, Oct., 2009. [2] M. Ukita et al., A single-bit-line cross-point cell activation (SCPA) architecture for ultra-low-power SRAM's, IEEE JSSC, vol.28, pp.1114-1118,1993. [3] H. Tran, Demonstration of 5T SRAM and 6T dual-port RAM cell arrays, VLSI Circuits Digest of Technical Papers., 1996 Symposium, pp.68-69,1996. [4] J.B. Kuo et al., A novel two-port 6T CMOS SRAM cell structure for low-voltage VLSI SRAM with single-bit-line simultaneous read-and-write access (SBLSRWA) capability, IEEE Symposium on Circuits and Systems, pp.733-736,2000. [5] I. Carlson et al., A high density, low leakage, 5T SRAM for embedded caches, Solid-State Circuits Conference, 2004. ESSCIRC 2004. Proceeding of the 30th European, pp.215-218,2004. [6] M. Wieckowski et al., A novel five-transistor (5T) sram cell for high performance cache, IEEE Conference on SOC, pp.1001-1002,2005. [7] M. C. Shiau et al., Single port SRAM having a lower power supply in writing operation, TW pat. M358390, June, 2009. [8] H. Ankur Goel, 8-T SRAM cell circuit, system and method for low leakage current, U.S. pat.7619916, Nov., 2009. [9] 蕭 明 椿, 張 恩 誌, 5T 單 埠 SRAM 中 華 民 國 專 利 [10] 張 恩 誌, 蕭 明 椿 5T 靜 態 隨 機 存 取 記 憶 體, 2010 ILT 勤 益 科 技 大 學 第 五 屆 智 慧 生 活 科 技 積 體 電 路 設 計 組 [11] 蕭 明 椿, 張 恩 誌, 5T 靜 態 隨 機 存 取 記 憶 體 中 華 民 國 專 利 [12] 張 恩 誌, 蕭 明 椿 具 高 效 能 之 靜 態 隨 機 存 取 記 憶 體, 2011 CECA 高 雄 應 用 科 技 大 學 [13] 蕭 明 椿, 張 恩 誌, 具 高 效 能 之 靜 態 隨 機 存 取 記 憶 體 中 華 民 國 專 利 [14] 蕭 明 椿, 張 恩 誌, 具 高 效 能 之 雙 埠 靜 態 隨 機 存 取 記 憶 體 中 華 民 國 專 利 [15] 張 恩 誌, 蕭 明 椿 雙 埠 靜 態 隨 機 存 取 記 憶 體, pp.197-204, 2010 C META 高 雄 海 洋 科 技 大 學 第 八 屆 微 電 子 技 術 發 展 與 應 用 系 統 設 計 組 [16] 蕭 明 椿, 張 恩 誌, 雙 埠 靜 態 隨 機 存 取 記 憶 體 中 華 民 國 專 利 25

六 作 者 簡 介 魏 芃 葦 四 電 四 乙 BD97061 陳 翊 綸 四 電 四 乙 BD97075 26

附 件 一 修 平 技 術 學 院 專 題 報 告 全 文 電 子 檔 著 作 權 授 權 書 本 授 權 書 所 授 權 之 專 題 報 告 為 授 權 人 於 修 平 技 術 學 院 電 機 工 程 系 系 ( 科 ) 100 學 年 度 第 1 學 期 修 習 專 題 製 作 課 程 之 報 告 題 目 : 通 道 邏 輯 之 隨 機 存 取 記 憶 體 指 導 教 師 : 蕭 明 椿 同 意 不 同 意 ( 僅 開 放 專 題 典 藏 資 料 表 內 相 關 資 訊 ) 本 人 茲 將 本 著 作, 以 非 專 屬 無 償 授 權 修 平 技 術 學 院 圖 書 館 ; 基 於 推 動 讀 者 間 資 源 共 享 互 惠 合 作 之 理 念, 與 回 饋 社 會 與 學 術 研 究 之 目 的, 修 平 技 術 學 院 圖 書 館 得 不 限 地 域 時 間 與 次 數, 以 紙 本 光 碟 或 數 位 化 等 各 種 方 法 收 錄 重 製 與 利 用 ; 於 著 作 權 法 合 理 使 用 範 圍 內, 讀 者 得 進 行 線 上 檢 索 閱 覽 下 載 或 列 印 指 導 教 師 :_ 蕭 明 椿 ( 請 親 筆 正 楷 簽 名 ) 授 權 人 學 號 :BD97061 學 生 姓 名 : 魏 芃 葦 ( 請 親 筆 正 楷 簽 名 ) 學 號 :BD97075 學 生 姓 名 : 陳 翊 綸 ( 請 親 筆 正 楷 簽 名 ) 學 號 : 學 生 姓 名 : ( 請 親 筆 正 楷 簽 名 ) 學 號 : 學 生 姓 名 : ( 請 親 筆 正 楷 簽 名 ) 學 號 : 學 生 姓 名 : ( 請 親 筆 正 楷 簽 名 ) 學 號 : 學 生 姓 名 : ( 請 親 筆 正 楷 簽 名 ) 中 華 民 國 1 0 1 年 3 月 27 日 27

附 件 二 修 平 技 術 學 院 專 題 報 告 全 文 電 子 檔 典 藏 資 料 表 題 目 具 高 阻 抗 之 靜 態 隨 機 存 取 記 憶 體 作 者 魏 芃 葦 陳 翊 綸 發 表 日 期 所 屬 系 科 電 機 工 程 系 100 年 12 月 7 日 語 言 中 文 關 鍵 字 高 阻 抗 SARM 靜 態 隨 機 記 憶 體 HSPICE 詞 摘 要 : 本 專 題 所 提 出 之 具 高 靜 態 雜 訊 邊 際 及 低 待 機 功 率 消 耗 之 SRAM, 其 經 使 用 TSMC 90 奈 米 CMOS 製 程 參 數 加 以 模 擬, 證 實 其 不 但 可 有 效 避 免 寫 入 邏 輯 1 困 難 之 問 題, 並 能 有 效 降 低 待 機 功 率, 且 具 良 好 的 靜 態 雜 訊 邊 際 (SNM), 再 者, 即 使 將 電 源 供 應 電 壓 下 降 至 1.0V 特, 並 使 用 TSMC 90 奈 米 CMOS 製 程 參 數 加 以 模 擬, 仍 能 具 有 良 好 的 性 能 指 導 教 師 蕭 明 椿 ( 一 ) 本 表 所 有 欄 位 請 務 必 確 實 填 寫 ( 二 ) 填 寫 完 成 後 請 列 印 一 份, 並 將 本 表 電 子 檔 案 一 併 置 於 專 題 全 文 電 子 檔 案 光 碟 內 ( 三 ) 請 將 本 表 授 權 書 全 文 電 子 檔 案 光 碟 與 書 面 報 告 兩 份, 送 交 系 科 助 理 填 表 人 : 魏 芃 葦 系 科 辦 公 室 : 圖 書 館 出 版 組 : 28