摘 要 隨 著 嵌 入 式 開 發 平 台 (Embedded Development Platform) 的 工 作 時 脈 越 來 越 高, 因 此 高 速 電 路 (High-Speed) 需 求 比 例 越 來 越 重 要, 而 訊 號 在 高 速 電 路 中 傳 輸 時 會 因 在 訊 號

Transcription

1 亞 東 技 術 學 院 資 訊 與 通 訊 研 究 所 碩 士 學 位 論 文 應 用 SI 及 EMI 模 擬 之 高 速 FPGA 發 展 電 路 板 設 計 High-speed FPGA Development Board Design with SI and EMI Simulation 研 究 生 : 蕭 琪 勝 指 導 教 授 : 蕭 如 宣 中 華 民 國 一 年 六 月

2 摘 要 隨 著 嵌 入 式 開 發 平 台 (Embedded Development Platform) 的 工 作 時 脈 越 來 越 高, 因 此 高 速 電 路 (High-Speed) 需 求 比 例 越 來 越 重 要, 而 訊 號 在 高 速 電 路 中 傳 輸 時 會 因 在 訊 號 完 整 性 (SI, Signal Integrity) 以 及 電 磁 干 擾 (EMI, Electromagnetic Disturbance) 上 遇 到 相 當 重 要 的 問 題, 而 這 些 問 題 的 產 生, 會 導 致 系 統 上 的 錯 誤, 因 此 本 文 研 究 在 高 速 電 路 前 提 下 設 計 符 合 嵌 入 式 開 發 平 台, 做 訊 號 完 整 性 和 電 磁 干 擾 模 擬 與 佈 局 該 嵌 入 式 開 發 平 台 選 用 Altera Cyclone III EP3C40F780 晶 片 搭 載 Micron MT47H32M16HR 的 512MB DDR2 晶 片, 使 用 Cadence Allegro PCB Design 16.3 佈 局 軟 體,Cadence Allegro PCB SI 16.3, 其 中 依 據 Altera 與 Micron 提 供 的 IBIS Models 晶 片 參 數 進 行 訊 號 模 擬, 之 後 使 用 NEC EMIStream 來 檢 測 EMI 規 範, 藉 此 輔 助 佈 局 設 計 規 範, 作 為 改 善 高 速 PCB 板 設 計 信 號 完 整 性 與 EMI 的 重 要 研 究 依 據 關 鍵 詞 : 訊 號 完 整 性 電 磁 干 擾 I

3 ABSTRACT With the embedded development platform work in increasing the frequency, therefore high-speed circuit demand an increasingly important, and signal transmission in high-speed circuits due to signal integrity (SI) and Electromagnetic Inference (EMI) confronted with very important issue, and these problems will lead to system errors. This article designed to meet the high-speed printed circuit embedded development platform for the purpose of doing signal integrity (SI) simulation for placement and layout design, EMI checking for layout improved design. This embedded development platform equipped with Altera Cyclone III EP3C40F780 chip and Micron MT47H32M16HR of 512MB DDR2 chips, using Cadence Allegro PCB Design 16.3 layout software and Cadence Allegro PCB SI 16.3 SI software, signal simulation is based on Altera and Micron's IBIS Models support the simulation parameters, and then through the NEC EMIStream tool checking EMI specifications, to enhance the layout design specifications, to improve for high-speed PCB design signal integrity and EMI important research basis. Keywords: Signal integrity, EMI II

4 誌 謝 本 論 文 能 順 利 完 成, 首 先 要 感 謝 蕭 如 宣 教 授 的 指 導, 在 研 究 期 間 不 斷 的 教 導 與 指 導 和 提 供 良 好 的 研 究 環 境, 讓 我 在 專 業 領 域 上 有 突 破 性 的 發 展 而 在 生 活 上, 處 處 叮 嚀 提 醒 我 們 的 生 活 作 息, 並 教 導 我 們 在 求 學 時 的 態 度 以 及 為 人 處 事 的 道 理 此 外 還 要 感 謝 長 庚 大 學 電 子 工 程 系 的 鄭 明 哲 教 授 以 及 台 北 科 技 大 學 電 子 工 程 系 李 宗 演 教 授, 感 謝 兩 位 口 試 委 員 在 論 文 上 給 予 的 評 鑑 與 指 導, 讓 學 生 能 順 利 畢 業, 感 謝 黃 榮 浩 老 師 與 林 益 辰 學 長 給 與 軟 體 上 的 指 導 與 概 念, 以 及 對 於 訊 號 完 整 性 的 知 識 幫 助, 過 程 中 也 感 謝 同 學 亞 生 與 智 宏 在 學 習 中 互 相 激 勵, 感 謝 實 驗 室 的 好 友 兼 學 弟 士 弼 耿 賢 及 柏 緯 給 我 生 活 上 的 資 訊 與 討 論 亦 感 謝 好 友 癸 辰 與 佳 玲 等 在 休 息 的 時 間 內 給 我 許 多 快 樂 與 歡 笑 最 後, 感 謝 我 最 重 要 的 家 人, 父 親 蕭 清 泉 母 親 彭 瑞 嬌 三 阿 姨 彭 麟 媛 以 及 兄 長 蕭 怡 龍 的 支 持 與 訓 誡, 因 為 家 人 的 支 持 讓 我 在 學 習 上 能 夠 專 心 學 習, 並 完 成 研 究 所 論 文 獲 得 碩 士 學 位, 謝 謝 你 們! III

5 目 錄 摘 要... I Abstract... II 誌 謝... III 目 錄... IV 表 目 錄... VII 圖 目 錄... VIII 第 一 章 緒 論 研 究 簡 介 與 動 機 研 究 方 法 論 文 結 構... 2 第 二 章 高 速 電 路 設 計 理 論 SI 傳 輸 線 特 性 阻 抗 反 射 (Reflection) Overshoot/Undershoot 振 鈴 (Ringing) 單 調 性 (Monotonic) 上 升 或 下 降 串 音 (Crosstalk) IV

6 2.3 IBIS Model 眼 圖 (Eye Diagram) 電 源 平 面 共 振 電 容 EMI( 電 磁 干 擾 ) 輻 射 第 三 章 高 速 電 路 板 設 計 與 規 劃 開 發 平 台 架 構 設 計 FPGA 晶 片 選 取 記 憶 體 晶 片 選 取 PCB 電 路 設 計 PCB 佈 局 設 計 SI Pre-sim 模 擬 SI Pre-sim 模 擬 結 果 與 討 論 第 四 章 PCB 佈 局 SI 模 擬 PCB 佈 局 SI 模 擬 流 程 PCB 佈 局 SI 模 擬 結 果 與 討 論 第 五 章 EMI 防 治 分 析 與 設 計 EMIStream EMIStream 13 項 的 規 則 檢 核 V

7 5.3 平 面 共 振 EMISteam 分 析 實 務 EMIStream 分 析 結 果 與 討 論 第 六 章 結 論 與 未 來 展 望 參 考 文 獻 附 錄 A 附 錄 B 附 錄 C VI

8 表 目 錄 表 3-1:Micron MT47H 系 列 處 理 數 據 數 率 規 格 表 表 3-2:Micron DDR II 位 址 線 規 格 表 表 3-3:EP3C40 腳 位 資 訊 ( 部 分 ) 表 3-4: 波 形 數 據 ( 圖 3-24) 表 3-5: 波 形 數 據 ( 圖 3-27) 表 3-6: 波 形 數 據 ( 圖 3-30) 表 3-7: 波 形 數 據 ( 圖 3-33) 表 3-8:DQ15 Pre-sim 眼 圖 波 形 數 據 ( 圖 3-35) 表 3-9: 訊 號 邏 輯 準 位 範 圍 認 定 表 3-10:Overshoot/Undershoot 準 位 範 圍 認 定 表 3-11:DQ 時 序 範 圍 表 表 4-1: 圖 4-10 的 Post-sim 波 形 數 據 表 4-2: 波 形 數 據 ( 圖 4-12) 表 4-3: 圖 4-14 波 形 的 激 勵 波 形 模 擬 數 據 表 4-4: 圖 4-16 的 眼 圖 數 據 表 4-5: 波 形 數 據 ( 圖 4-18) 表 4-6: 圖 4-19 的 波 形 數 據 表 4-7: 波 形 數 據 ( 圖 4-21) 表 4-8:Address 時 序 範 圍 表 VII

9 圖 目 錄 圖 2-1: 理 想 的 訊 號 電 壓 波 形 4 圖 2-2: 實 際 的 訊 號 電 壓 波 形 4 圖 2-3: 數 據 傳 送 時 序 圖 4 圖 2-4-1: 微 帶 線 5 圖 2-4-2: 微 帶 線 的 輻 射 示 意 圖 6 圖 2-5-1: 帶 狀 線 6 圖 2-5-2: 帶 狀 線 的 輻 射 示 意 圖 6 圖 2-6: 高 速 時 傳 輸 線 內 部 寄 生 參 數 7 圖 2-7: 微 帶 線 與 特 性 阻 抗 計 算 公 式 8 圖 2-8: 帶 狀 線 與 特 性 阻 抗 公 式 8 圖 2-9: 反 射 原 理 ( 繩 波 ) 9 圖 : 反 射 原 理 ( 傳 輸 線 ) 10 圖 : 反 射 原 理 ( 傳 輸 線 阻 抗 ) 10 圖 2-11:Overshoot/Undershoot 現 象 11 圖 2-12: 振 鈴 現 象 12 圖 2-13: 單 調 性 / 非 單 調 性 上 升 現 象 12 圖 2-14:Crosstalk 的 電 感 耦 合 和 電 容 耦 合 示 意 圖 13 圖 2-15: 源 頭 電 路 與 受 害 電 路 13 圖 2-16: 進 端 與 遠 端 串 音 14 VIII

10 圖 2-17: 遠 端 與 近 端 電 容 耦 合 圖 2-18: 遠 端 與 近 端 電 感 耦 合 圖 2-19:IBIS Model 結 構 圖 2-20: 眼 圖 結 構 圖 2-21: 眼 圖 的 抖 動 電 壓 雜 訊 高 度 及 寬 度 圖 2-22: 差 模 示 意 圖 圖 2-23: 共 模 示 意 圖 圖 3-1:FPGA 發 展 開 發 平 台 圖 3-2:PCB 電 路 設 計 流 程 圖 圖 3-3:EP3C40F780 接 腳 分 佈 圖 圖 3-4:EP3C40F780 實 體 佈 局 元 件 圖 3-5:Micron MT47H 實 體 佈 局 元 件 圖 3-6:FPGA 發 展 開 發 平 台 板 框 大 小 圖 3-7:Cyclone III 與 DDR II 擺 放 圖 圖 3-8: 曼 哈 頓 距 離 舉 例 圖 圖 3-9:SI Pre-sim 流 程 圖 圖 3-10: 設 定 Differential Pair 圖 3-11: 設 定 各 pin 的 內 訂 模 型 圖 3-12: 設 定 連 接 參 數 ( 未 佈 線 與 佈 線 規 格 ) 圖 3-13: 設 定 模 擬 時 標 準 參 數 IX

11 圖 3-14:Database Setup Advisor 圖 3-15: 板 材 疊 層 結 構 設 定 圖 3-16:Identify DC Nets 參 數 設 定 圖 3-17: 設 定 預 設 被 動 元 件 數 值 圖 3-18:SI Models 設 定 圖 3-19:DRAM_CK 訊 號 線 相 關 資 訊 圖 3-20: 對 DRAM0_CK 進 行 SigXplorer 拓 撲 模 擬 圖 3-21:FPGA 與 DDR II 的 CLK 訊 號 拓 撲 圖 圖 3-22: 設 定 模 擬 工 作 參 數 圖 3-23: 設 定 輸 出 端 輸 出 波 型 圖 3-24:CLK(P/N) 在 266MHz 時 的 Pre-sim 結 果 圖 3-25:FPGA 與 DDR II 新 擺 放 位 置 ( 距 離 較 近 ) 圖 3-26:FPGA 與 DDR II 的 CLK(P/N) 新 拓 撲 圖 圖 3-27:CLK(P/N) 在 266MHz 時 的 新 Pre-sim 結 果 圖 3-28: 選 擇 訊 號 DQ15 進 行 拓 撲 模 擬 圖 3-29:FPGA 與 DDR II 的 DQ15 拓 撲 圖 圖 3-30:DQ15 在 266MHz 時 脈 模 擬 時 的 Pre-sim 結 果 圖 3-31: 設 定 DQ15 眼 圖 所 傳 送 的 資 料 圖 3-32:DDR II 輸 入 時 脈 規 格 圖 3-33:DQ15 工 作 在 533MHz 時 的 眼 圖 訊 號 Pre-sim 結 果 X

12 圖 3-34:DQ15 的 Eye Mask 設 計 圖 3-35:DQ15 Pre-sim 眼 圖 模 擬 結 果 圖 3-36:Overshoot 準 位 範 圍 圖 3-37:Undershoot 準 位 範 圍 圖 3-38:DQ 訊 號 時 序 波 形 準 位 範 圍 圖 圖 4-1: 電 路 佈 局 完 成 圖 圖 4-2:Post-sim 模 擬 設 定 參 數 流 程 圖 圖 4-3: 對 DDR II 的 CLK(P/N) 進 行 拓 撲 抽 取 圖 4-4:FPGA 與 DDR II 佈 局 後 CLK(P/N) 拓 撲 圖 圖 4-5: 差 動 傳 輸 線 在 佈 局 時 所 出 現 長 度 差 距 圖 4-6:FPGA 至 DDR II CLK(P/N) 差 動 傳 輸 線 參 數 圖 4-7:FPGA 至 DDR II CLK(P/N) 單 端 傳 輸 線 參 數 圖 4-8:U1 時 脈 設 定 圖 4-9: 檢 查 與 設 定 工 作 週 期 與 工 作 時 脈 圖 4-10:FPGA 至 DDR II CLK(P/N) 訊 號 的 Post-sim 波 型 圖 圖 4-11:DQ15 傳 輸 線 佈 局 後 拓 撲 圖 圖 4-12:DQ15 佈 局 後 工 作 時 脈 為 266MHz 波 形 圖 圖 4-13:DQ15 工 作 時 脈 為 533MHz 的 激 勵 波 形 設 定 圖 4-14:DQ15 工 作 在 533MHz 時 的 激 勵 波 形 模 擬 圖 4-15:DQ15 Eye mask XI

13 圖 4-16:DQ15 訊 號 線 眼 圖 分 析 圖 4-17:A10 傳 輸 線 佈 局 後 拓 撲 圖 圖 4-18:A10 佈 局 後 工 作 時 脈 為 266MHz 波 形 圖 圖 4-19:A10 工 作 時 脈 為 266MHz 的 激 勵 波 形 設 定 圖 4-20:A10 工 作 在 266MHz 時 的 激 勵 波 形 模 擬 圖 4-21:A10 Eye mask 圖 4-22:A10 訊 號 線 眼 圖 圖 4-23:Address 訊 號 線 波 形 準 位 範 圍 圖 5-1:Trace crossing over power and ground planes 圖 5-2:Discontinuities of return current path 圖 5-3:Trace length 圖 5-4:Number of via 圖 5-5:Trace near plane edge 圖 5-6-1:Differentail mode (DM) 圖 5-6-2:Common mode(cm) 圖 5-7:SG 走 線 圖 5-8:Filters on a trace connected to a connector 圖 5-9:Differential Pair check 圖 5-10:Cross-talk 圖 5-11:Distance between grounding vias of SG traces XII

14 圖 5-12:Grounding vias along to ground-plane edge 圖 5-13:Decoupling capacitor placement 圖 5-14: 平 面 共 振 分 析 ( 出 處 明 智 科 技 ) 圖 5-15:EMIStream 分 析 流 程 圖 5-16:PCB Layout Top 層 圖 5-17:PCB Layout GND 層 圖 5-18:PCB Layout Vcc 層 圖 5-19:PCB Layout Bottom 層 圖 5-20: 設 定 Stackup 圖 5-21:Net property 圖 5-22:Component property 圖 5-23:Set Associating Rules 圖 5-24:1GHz 工 作 環 境 下 之 平 面 共 振 分 析 ( 未 加 Decouple Capacitor) 圖 5-25: 平 面 共 振 分 析 曲 線 圖 ( 未 加 Decouple Capacitor) 圖 5-26:800MHz 工 作 環 境 下 之 平 面 共 振 分 析 ( 未 加 Decouple Capacitor) 圖 5-27:1GHz 工 作 環 境 下 之 平 面 共 振 分 析 ( 加 Decouple Capacitor) 圖 5-28: 平 面 共 振 分 析 曲 線 圖 ( 加 Decouple Capacitor) XIII

15 圖 5-29: 選 擇 11 項 EMI 分 析 項 目 圖 5-30:11 項 EMI 分 析 後 結 果 圖 圖 5-31:11 項 EMI 分 析 結 果 提 示 圖 圖 5-32: 增 加 部 分 左 上 區 域 Vias 之 後 再 分 析 結 果 圖 圖 5-33: 修 改 部 分 Plane 之 後 再 分 析 結 果 圖 圖 5-34: 大 幅 度 修 改 後 再 分 析 結 果 圖 圖 5-35: 將 全 部 問 題 修 改 後 再 分 析 圖 圖 5-36: 以 電 源 Trace 線 解 決 問 題 後 再 分 析 圖 XIV

16 第 一 章 緒 論 1.1 研 究 簡 介 與 動 機 隨 著 高 速 電 路 技 術 發 展 迅 速, 許 多 IC 晶 片 都 能 支 援 超 過 100MHz 的 資 料 傳 輸, 因 此 這 樣 技 術 應 用 在 FPGA 開 發 平 台 上, 將 對 未 來 進 行 程 式 撰 寫 有 更 大 的 擴 展 空 間, 但 是 因 為 高 速 電 路 在 印 刷 電 路 板 (PCB) 上 會 產 生 許 多 高 頻 輻 射 的 干 擾, 如 反 射 振 鈴 串 音 (crosstalk) 及 瞬 間 切 換 雜 訊 (SSN,Simultaneous Switching Noise) 等 等, 導 致 在 電 路 板 上 訊 號 完 整 性 設 計 的 挑 戰 越 來 越 艱 難 同 時, 為 了 縮 短 產 品 的 開 發 時 間, 往 往 必 須 要 求 電 路 設 計 一 次 成 功, 這 對 設 計 高 速 印 電 路 板 人 員 是 一 大 挑 戰 此 時 就 需 要 訊 號 完 整 性 (SI) 模 擬 分 析, 在 生 產 之 前 就 掌 握 住 高 速 PCB 設 計 該 注 意 的 地 方, 讓 成 功 機 率 大 幅 提 高 除 此 之 外, 還 有 電 磁 干 擾 模 擬 (EMI), 但 現 今 的 產 品 不 單 單 只 要 產 品 工 作 正 常, 還 要 求 產 品 的 輻 射 不 能 過 高, 希 望 能 順 利 通 過 各 項 安 規, 因 此 EMI 的 模 擬 分 析 也 是 不 可 或 缺 的 在 印 刷 電 路 板 中 進 行 高 速 傳 輸, 速 度 高 達 100Mbps, 從 高 速 電 路 的 設 計 來 講, 要 作 到 嚴 峻 的 匹 配 ( 阻 抗 與 時 序 ) 以 滿 足 訊 號 完 整 性, 因 此 本 文 以 高 速 電 路 為 前 提 下, 應 用 SI 與 EMI 軟 體 模 擬 與 驗 證 來 設 計 高 速 FPGA 開 發 平 台 1.2 研 究 方 法 本 文 為 了 瞭 解 在 高 速 電 路 上 的 訊 號 研 究, 使 用 Allgero PCB SI 配 合 IBIS Models 作 訊 號 模 擬 依 據, 電 路 規 劃 時 依 據 IBIS Models 作 Pre-sim 模 擬, 用 Pre-sim 模 擬 結 果 數 據 進 行 探 討 分 析 該 訊 號 線 特 性, 做 為 電 路 佈 局 參 考 依 據, 電 路 佈 局 完 成 之 後 以 Post-sim 模 擬, 來 探 討 1

17 佈 局 前 後 的 差 異 性 對 訊 號 完 整 性 的 影 響, 也 清 楚 了 解 該 佈 局 訊 號 線 確 實 符 合 SI 規 範 隨 後, 以 EMIStream 作 EMI 相 關 對 策 的 分 析, 對 電 路 板 上 的 電 源 平 面 共 振 與 電 磁 干 擾 進 行 檢 查, 並 據 此 檢 查 結 果 數 據 進 行 修 改 來 有 效 抑 制 EMI 干 擾 1.3 論 文 結 構 本 文 共 分 為 六 章, 第 一 章 為 緒 論, 內 容 包 括 研 究 簡 介 研 究 動 機 與 方 法 的 陳 述 第 二 章 介 紹 高 速 電 路 設 計 理 論, 說 明 訊 號 完 整 性 與 電 磁 干 擾 的 形 成 原 因 以 及 各 樣 訊 號 問 題 的 影 響 和 描 述 第 三 章 為 高 速 電 路 板 設 計 與 規 劃, 說 明 高 速 電 路 設 計 時 的 各 項 準 備 與 流 程, 並 在 該 章 最 後 以 Pre-sim 模 擬 後 數 據, 來 探 討 對 電 路 規 劃 的 重 要 性 第 四 章 為 PCB 佈 局 SI 之 Post-sim 模 擬 流 程 與 結 果 探 討, 內 容 主 要 是 針 對 佈 局 完 成 的 電 路 進 行 Post-sim 模 擬, 討 論 Post-sim 與 Pre-sim 模 擬 之 間 的 差 異 性, 探 討 佈 局 方 法 對 訊 號 品 質 的 影 響 第 五 章 為 EMI 防 治 分 析 與 設 計, 內 容 包 含 EMIStream 軟 體 的 介 紹, 以 及 各 項 分 析 設 定 分 析 以 及 分 析 結 果 探 討 第 六 章 將 所 有 模 擬 數 據 成 果 作 一 結 論 與 未 來 展 望 說 明 2

18 第 二 章 高 速 電 路 設 計 理 論 本 研 究 在 高 速 電 路 中 進 行 模 擬, 首 先 要 了 解 電 路 設 計 在 高 速 時 要 注 意 哪 些 影 響, 這 些 影 響 中 主 要 是 因 為 訊 號 在 高 速 下 無 法 保 持 訊 號 完 整 性 因 此, 本 章 節 以 訊 號 完 整 性 為 重 點 來 說 明 各 項 因 素, 其 中 在 眾 多 的 因 素 中 都 與 傳 輸 線 息 息 相 關 如 反 射 (Reflection) 振 鈴 (Ringing) 及 串 音 (Crosstalk) 等 等, 此 外 還 有 電 源 之 間 的 雜 訊 等 等 的 問 題 也 都 會 在 本 章 節 一 一 解 釋 本 章 2.1 節 探 討 訊 號 完 整 性,2.2 節 說 明 傳 輸 線, 2.3 節 解 釋 IBIS 模 型,2.4 節 說 明 電 源 平 面 共 振, 最 後 2.5 節 探 討 EMI 問 題 2.1 訊 號 完 整 性 SI(SIGNAL INTEGRITY) 訊 號 完 整 性 [4][5][12] 是 指 訊 號 在 傳 送 時 的 質 量, 一 具 有 良 好 訊 號 是 指 當 需 要 工 作 的 時 候, 電 壓 將 會 在 適 當 時 間 內 達 到 需 要 的 電 位 數 值 非 良 好 的 訊 號 完 整 性 通 常 不 是 由 某 一 單 獨 因 素 導 致 的, 可 能 像 是 疊 層 結 構 以 及 傳 輸 線 中 許 多 因 素 共 同 引 起 的 主 要 的 訊 號 完 整 性 問 題, 包 括 有 反 射 (Reflection) 振 鈴 (Ringing) 串 音 (Crosstalk) 瞬 間 同 時 交 換 雜 訊 (Simultaneous Switching Noise: SSN) 以 及 電 源 平 面 之 間 的 接 地 彈 跳 (Ground Bounce) 電 源 彈 跳 (Power Bounce) 等 雜 訊 [4][5][6][7][8] 除 此 之 外, 還 有 其 他 的 電 磁 相 容 性 或 電 磁 干 擾 (EMC/ EMI) 等 問 題 [13], 都 可 能 導 致 訊 號 波 形 失 真 在 理 想 的 電 性 訊 號, 邏 輯 訊 號 是 1 或 0, 這 是 在 理 想 中 的 參 考 電 平 ( 如 圖 2-1 所 示 ), 而 實 際 訊 號 會 因 為 反 射 串 音 和 電 源 震 盪 等 不 同 的 因 素 造 成 訊 號 波 形 畸 變 ( 如 圖 2-2 所 示 ) 邏 輯 訊 號 是 1 或 0 判 定, 是 在 輸 入 接 收 端 判 讀, 若 電 壓 高 於 參 考 值 的 VIH 被 認 定 是 邏 輯 高 電 位 為 1, 而 電 壓 低 於 參 考 值 VIL 被 認 定 是 邏 輯 低 電 位 為 0 3

19 圖 2-1 理 想 的 訊 號 電 壓 波 形 圖 2-2 實 際 的 訊 號 電 壓 波 形 當 訊 號 保 持 在 一 邏 輯 電 位 時, 電 源 端 和 接 地 端 引 發 電 壓 波 動 來 干 擾, 導 致 邏 輯 錯 誤, 訊 號 瞬 間 下 降 至 模 糊 區 ( 如 圖 2-1 的 Blue Zone), 會 導 致 切 換 時 間 誤 判, 嚴 重 時 甚 至 會 引 起 系 統 故 障 在 一 連 串 的 0 與 1 的 字 元 所 組 成 連 續 電 壓 波 形, 接 收 端 為 了 要 獲 得 波 形 的 數 據, 通 常 是 控 制 時 脈 訊 號, 所 引 發 的 上 升 緣 或 下 降 緣 來 擷 取 數 據, 如 圖 2-3 所 示 [9] 圖 2-3 數 據 傳 送 時 序 圖 從 圖 2-3 數 據 時 序 圖 可 以 得 知 數 據 從 驅 動 端 到 達 接 收 端 時, 會 增 加 一 段 模 糊 時 間 (t flight ), 因 此 必 須 等 訊 號 穩 定 下 來 到 非 模 糊 邏 輯 狀 態, 接 收 端 才 能 進 行 正 確 存 取, 但 這 樣 有 可 能 會 導 致 訊 號 延 遲, 任 何 延 誤 的 訊 號 或 波 形 失 真 的 訊 號, 都 會 導 致 數 據 傳 輸 失 敗 的 風 險 縮 短 4

20 模 糊 時 間 在 高 速 電 路 設 計 上, 是 一 項 重 要 工 作 與 挑 戰 綜 合 這 些 類 型 的 干 擾 造 成 的 故 障, 當 系 統 一 旦 建 立 後 就 很 難 診 斷 和 解 決 因 此, 認 清 這 些 問 題 為 首 要 條 件, 必 須 在 問 題 發 生 之 前 解 決, 進 而 減 少 開 發 時 間, 降 低 成 本 本 研 究 為 此 將 進 一 步 探 討 這 些 物 理 特 性 所 引 起 的 現 象, 將 透 過 電 氣 模 型 分 析 和 模 擬, 了 解 其 發 生 原 因, 進 而 規 劃 如 何 避 免 這 些 問 題 發 生 2.2 傳 輸 線 (Transmission Line) 微 帶 線 (Micro-strip Lines) 和 帶 狀 線 (Strip Line) 是 印 刷 電 路 板 中 最 常 見 的 兩 種 類 型 傳 輸 線 [5][6] 微 帶 線 : 位 在 印 刷 電 路 板 最 外 層 的 導 體 (Conductor) 作 為 傳 輸 訊 號, 經 一 介 電 物 質 (Dielectric) 連 接 一 整 片 平 面 (Voltage Plane 或 Ground Plane), 如 圖 所 示 圖 微 帶 線 微 帶 線 是 印 刷 電 路 板 上 以 RF 製 作 方 式 壓 制 而 成, 因 此 可 容 許 比 帶 狀 線 較 快 的 邏 輯 訊 號 但 因 位 在 印 刷 電 路 板 最 外 側, 導 致 訊 號 層 會 因 RF 輻 射 干 擾 工 作 環 境, 如 圖 所 示, 除 此 之 外 此 傳 輸 線 並 無 其 他 明 顯 缺 點 5

21 圖 微 帶 線 的 輻 射 示 意 圖 帶 狀 線 : 訊 號 線 走 線 方 式 為 在 兩 個 planes(voltage 或 Ground) 之 間, 如 圖 所 示 圖 帶 狀 線 因 為 位 於 兩 個 實 體 平 面 之 間 所 以 帶 狀 線 可 達 到 較 佳 之 RF 幅 射 抑 制, 但 是 因 為 訊 號 層 介 於 兩 個 平 面 之 間, 而 兩 平 面 之 間 會 有 電 容 性 耦 合, 會 導 致 高 速 訊 號 之 邊 緣 速 率 (edge rate) 的 降 低 使 用 帶 狀 線 主 要 是 為 了 對 內 部 傳 輸 線 的 RF 發 射 能 量 進 行 屏 蔽, 這 樣 可 使 射 頻 幅 射 有 較 佳 之 抑 制 能 力, 如 圖 所 示 圖 帶 狀 線 的 輻 射 示 意 圖 6

22 2.2.1 特 性 阻 抗 (characteristic impedance) 特 性 阻 抗 也 稱 特 徵 阻 抗, 其 符 號 為 Z0 傳 輸 線 的 特 性 ( 特 性 阻 抗 ) 是 由 導 體 (Conductor) 的 幾 何 形 狀 與 介 電 係 數 來 決 定 訊 號 在 傳 輸 線 中 傳 遞 時, 會 因 為 傳 輸 線 中 特 徵 阻 抗 的 不 連 續 或 不 匹 配 (mismatch), 而 造 成 訊 號 的 部 份 反 射 (Reflection), 進 而 產 生 雜 訊 (noise), 因 此 傳 輸 線 的 特 徵 阻 抗 的 控 制 就 相 當 重 要 當 在 高 速 情 況 下, 傳 輸 線 不 再 是 只 有 單 純 傳 送 訊 號, 而 是 因 為 高 速 導 致 成 傳 輸 線 的 寄 生 參 數 發 生, 其 等 效 模 型 如 下 圖 2-6 所 示 [7][8][9] 圖 2-6 高 速 時 傳 輸 線 內 部 寄 生 參 數 R: 用 電 阻 來 代 表 轉 換 為 熱 的 能 量 損 耗, 與 導 體 本 身 與 電 鍍 物 質 有 關, 其 單 位 為 Ω /m; G: 用 電 導 來 表 示 電 流 在 介 電 材 料 內 的 損 耗, 其 單 位 為 1/Ωm; L: 用 電 感 來 描 述 磁 能, 與 導 體 大 中 長 短 粗 細 有 關, 其 單 位 為 H/m; C: 用 電 容 來 描 述 電 能, 與 介 質 的 結 構, 介 電 常 數 有 關, 其 單 位 為 F/m; 7

23 這 裡 的 R,L,C,G 都 是 含 有 單 位 長 度 的 電 阻 電 容 電 感 及 電 導, 不 同 於 一 般 的 電 阻 電 容 電 感 及 電 導, 它 們 的 單 位, 也 可 稱 為 阻 抗 感 抗 容 抗 及 導 納 微 帶 線 的 特 性 阻 抗 [7]: 圖 2-7 微 帶 線 與 特 性 阻 抗 計 算 公 式 W: 傳 輸 線 寬 度 H: 傳 輸 線 與 平 面 高 度 T: 傳 輸 線 厚 度 ε r : 介 電 係 數 從 上 圖 的 公 式 可 得 知 微 帶 線 的 W 寬 度 T 厚 度 和 ε r 介 電 係 數 越 大 Z 0 值 就 會 越 小, 相 對 的 H 傳 輸 線 與 平 面 高 度 越 大 Z 0 值 就 會 越 大 帶 狀 線 的 特 性 阻 抗 [7]: 圖 2-8 帶 狀 線 與 特 性 阻 抗 公 式 8

24 W: 傳 輸 線 寬 度 H: 傳 輸 線 與 平 面 高 度 T: 傳 輸 線 厚 度 B: 介 電 質 厚 度 ε r : 介 電 係 數 從 上 圖 的 公 式 可 得 知 帶 狀 線 的 W 寬 度 T 厚 度 和 ε r 介 電 係 數 越 大 Z 0 值 就 會 越 小, 相 對 的 H 傳 輸 線 與 平 面 高 度 越 大 Z 0 值 就 會 越 大 反 射 (Reflection) 反 射 [4][5][7][11] 是 訊 號 完 整 性 裡, 首 先 遇 到 的 訊 號 變 化 行 為, 當 訊 號 在 傳 輸 線 進 行 傳 播 時, 一 旦 有 訊 號 感 受 到 的 傳 輸 線 暫 時 性 阻 抗 發 生 變 化, 那 麼 必 將 有 反 射 問 題 發 生 本 文 將 以 下 列 兩 種 簡 易 圖 來 說 明 圖 2-9 將 訊 號 作 為 繩 波 來 說 明 反 射 的 情 形 當 訊 號 ( 入 射 波 ) 由 傳 輸 線 ( 細 繩 ) 傳 輸 到 達 目 的 地, 但 是 會 有 一 部 分 被 反 射 回 來 其 原 因 為 傳 輸 線 在 傳 送 訊 號 時, 遇 到 阻 抗 的 變 化 ( 粗 繩 ) 將 導 致 某 些 能 量 ( 反 射 波 ) 反 射 回 源 頭, 其 餘 能 量 ( 穿 射 波 ) 仍 將 繼 續 往 前 傳 輸 圖 2-9 反 射 原 理 ( 繩 波 ) 9

25 圖 反 射 原 理 ( 傳 輸 線 ) 圖 反 射 原 理 ( 傳 輸 線 阻 抗 ) 如 圖 所 示 淡 綠 色 區 塊 為 參 考 平 面 是 GND 或 者 Vcc[5],ㄧ 般 而 言 它 是 用 來 當 作 訊 號 的 返 回 路 徑 深 綠 色 和 紅 色 則 是 傳 輸 線,S1 比 較 寬,S2 較 窄 ; 如 圖 所 示 S1 和 S2 的 阻 抗 分 別 為 Z1:50Ω 與 Z2:25Ω, 因 此 在 交 接 處 出 現 了 阻 抗 不 連 續 當 訊 號 傳 輸 到 此 時, 就 會 有 反 射 的 情 況 發 生 通 常 傳 輸 線 大 小 形 狀 穿 孔 (Via) 訊 號 經 過 連 接 器 之 間 等 的 不 連 續 因 素, 都 會 導 致 反 射 問 題 發 生 我 們 只 能 將 反 射 影 響 降 到 最 低, 避 免 讓 邏 輯 訊 號 的 雜 訊 容 忍 度 (Noise Margin) 過 低, 不 然 會 造 成 元 件 誤 動 作 10

26 2.2.3 Overshoot/Undershoot [9] 圖 2-11 為 訊 號 產 生 反 射 後 在 接 收 端 所 看 到 的 訊 號 波 形 如 果 在 上 昇 邊 緣 (Rising Edge) 上, 電 壓 超 過 邏 輯 高 電 位 (Voltage High), 就 稱 它 為 Overshoot 或 Overshoot High 相 對, 在 下 降 邊 緣 (Falling Edge) 上, 若 電 壓 低 於 邏 輯 低 電 位 (Voltage Low), 則 稱 為 Undershoot 或 Overshoot Low 如 果 Overshoot 或 Undershoot 太 大, 超 過 接 收 端 IC 可 容 許 的 輸 入 電 壓 範 圍, 便 可 能 對 IC 造 成 破 壞 圖 2-11 Overshoot/Undershoot 現 象 振 鈴 (Ringing) [9] 此 外, 我 們 在 圖 2-12 所 示, 可 發 現 在 Overshoot 之 後, 訊 號 波 形 有 振 鈴 的 現 象, 這 現 象 會 使 得 接 收 端 IC 輸 入 的 雜 訊 容 許 度 (Noise Margin) 降 低 Overshoot 的 最 低 電 壓 準 位 減 去 VIH Min, 為 邏 輯 Hi 的 雜 訊 容 許 度 (Noise Margin High) VIL Max 減 去 Undershoot 的 最 高 電 壓 準 位, 為 邏 輯 Lo 的 雜 訊 容 許 度 (Noise Margin Low) 當 這 振 鈴 訊 號 多 了 其 他 雜 訊, 則 可 能 使 得 接 收 端 IC 判 斷 邏 輯 切 換 的 錯 誤, 導 致 整 個 系 統 的 功 能 錯 誤 11

27 圖 2-12 振 鈴 現 象 單 調 性 (Monotonic) 上 升 或 下 降 [9] 當 訊 號 作 準 位 轉 換 時, 隨 輸 入 時 間 增 加 時, 其 相 對 應 的 輸 入 電 壓 跟 著 上 升, 稱 此 現 象 為 單 調 性 (monotonic) 上 升 反 之, 相 對 應 的 輸 入 電 壓 跟 著 下 降, 稱 此 現 象 為 單 調 性 下 降, 除 此 外, 當 輸 入 時 間 增 加 時, 其 相 對 應 的 輸 入 電 壓 出 現 上 升 和 下 降 震 盪 不 穩 的 狀 態, 稱 此 現 象 為 非 單 調 性 (non-monotonic), 如 圖 2-13 右 邊 所 示 圖 2-13 單 調 性 / 非 單 調 性 上 升 現 象 12

28 2.2.6 串 音 (Crosstalk) 圖 2-14 Crosstalk 的 電 感 耦 合 和 電 容 耦 合 示 意 圖 Crosstalk 也 可 以 叫 Xtalk, 中 文 可 稱 為 串 音 或 是 串 擾 串 音 是 因 兩 條 訊 號 線 之 間 高 速 下 產 生 的 耦 合, 高 速 訊 號 線 之 間 引 發 電 感 耦 合 和 電 容 耦 合 引 發 傳 輸 線 噪 聲 如 下 圖 2-14 所 示 在 印 刷 電 路 板 中, 引 發 串 音 的 線 路 稱 爲 源 頭 電 路 [11] 被 串 音 干 擾 的 線 路 稱 爲 受 害 電 路, 如 圖 2-15 所 示 受 害 電 路 中 的 串 音 訊 號 都 可 被 分 爲 向 前 串 音 訊 號 (Forward crosstalk) 和 向 後 串 音 訊 號 (Backward crosstalk), 又 稱 近 端 串 音 (near-end crosstalk, NEXT) 和 遠 端 串 音 (far-end crosstalk, FEXT)[6] 圖 2-15 源 頭 電 路 與 受 害 電 路 13

29 圖 2-16 進 端 與 遠 端 串 音 如 何 分 辨 近 端 串 音 和 遠 端 串 音, 可 由 圖 2-16 所 示, 主 要 視 受 害 電 路 之 耦 合 電 流 (coupled noise current), 往 近 端 或 遠 端 流 動 而 定 當 源 頭 電 路 發 射 訊 號 從 A 到 B 時, 往 近 端 流 動 時 因 與 發 射 訊 號 傳 播 方 向 相 反, 所 以 能 量 是 在 近 端 C 持 續 出 現 反 之, 往 遠 端 流 動 的 成 份, 因 與 發 射 訊 號 傳 播 方 向 相 同, 所 以 能 量 是 在 遠 端 D 出 現 串 音 的 電 感 耦 合 和 電 容 耦 合 [11] 在 近 端 串 音 和 遠 端 串 音 所 影 響 的 方 式 是 不 一 樣 的 [5], 圖 2-17 與 圖 2-18[9]2.20 中 可 看 出, 電 容 耦 合 雜 訊 不 管 是 近 端 或 遠 端, 都 以 正 電 壓 ( 凸 起 ) 的 形 式 出 現, 且 遠 端 耦 合 雜 訊 的 凸 起 高 度 和 傳 輸 線 間 距 成 反 比 電 感 耦 合 雜 訊 近 端 以 正 電 壓 ( 凸 起 ) 的 形 式 出 現, 但 遠 端 以 負 電 壓 ( 凹 陷 ) 的 形 式 出 現, 且 遠 端 耦 合 雜 訊 的 凹 陷 深 度 和 傳 輸 線 長 度 成 正 比 14

30 圖 2-17 遠 端 與 近 端 電 容 耦 合 圖 2-18 遠 端 與 近 端 電 感 耦 合 2.3 IBIS Model IBIS 全 名 為 輸 入 / 輸 出 緩 衝 資 訊 規 範 ( Input/Output buffer information specification), 它 是 一 種 基 於 I/V 曲 線 的 對 I/O BUFFER 快 速 準 確 建 模 的 方 法, 可 反 映 晶 片 驅 動 端 和 接 收 端 電 氣 特 性 的 國 際 標 準 IBIS 提 供 兩 條 完 整 的 V-I 以 及 V-T 曲 線, 以 及 在 文 字 內 容 中 有 驅 動 端 輸 出 阻 抗 上 升 / 下 降 時 間 及 輸 入 負 載 端 等 參 數, 在 I/O 非 線 性 方 面 提 供 準 確 的 模 擬, 同 時 考 慮 封 裝 部 分 的 RLC 寄 生 參 數 [14], 如 圖 2-19 所 示, 非 常 適 合 做 振 盪 和 串 音 等 高 速 電 路 設 計 中 的 計 算 與 模 擬 訊 號 完 整 性 中 可 用 IBIS 模 型 分 析 的 訊 號 完 整 性 問 題 包 括 : 反 射 串 音 振 鈴 Overshoot Undershoot 不 匹 配 阻 抗 傳 輸 線 分 析 拓 撲 結 構 分 析 15

31 圖 2-19 IBIS Model 結 構 眼 圖 (Eye Diagram) 使 用 IBIS Model 可 以 看 到 各 訊 號 的 Eye Diagram ( 眼 圖 ) [23], 功 能 主 要 是 以 檢 視 訊 號 傳 輸 時 的 三 個 時 段, 用 八 種 不 同 的 時 序 排 列 方 式 來 建 構 出 圖 形, 如 下 圖 2-20 所 示 因 形 狀 像 人 的 眼 睛 而 被 稱 為 眼 圖 圖 2-20 眼 圖 結 構 眼 圖 功 能 可 以 檢 視 訊 號 品 質, 可 查 看 眼 高 (Eye Height) 眼 寬 (Eye Width) 抖 動 (Jitter) 以 及 電 壓 雜 訊 (Voltage Noise) 如 圖 2-21 所 示 在 訊 號 中 會 與 理 想 時 間 有 所 誤 差, 這 種 現 象 我 們 稱 為 抖 動 16

32 (Jitter), 抖 動 發 生 的 原 因 通 常 是 因 串 音 (Cross-talk) 同 時 切 換 輸 出 (Simultaneously Switching Outputs), 以 及 其 它 週 期 性 發 生 的 干 擾 訊 號 眼 高 用 來 查 看 訊 號 接 收 器 的 VIH 和 VIL 必 須 位 於 何 處, 才 能 正 確 地 對 資 料 取 樣, 因 此 訊 號 轉 換 的 品 質 越 好, 眼 圖 中 間 的 白 色 空 間 越 大 眼 寬 可 用 來 查 看 訊 號 在 某 段 的 時 間 內 訊 號 線 所 呈 現 穩 定 的 時 間, 這 樣 可 以 了 解 許 可 的 保 存 時 間 和 建 立 時 間 有 多 少 圖 2-21 眼 圖 的 抖 動 電 壓 雜 訊 高 度 及 寬 度 2.4 電 源 平 面 共 振 電 源 平 面 層 中 的 Vcc 層 與 GND 層, 在 這 兩 平 面 間 形 成 平 面 共 振, 當 IC 工 作 狀 態 快 速 切 換, 對 於 電 源 供 應 系 統 在 層 與 層 間 的 寄 生 元 件, 會 使 電 源 平 面 間 產 生 暫 態 壓 降, 即 所 謂 接 地 彈 跳 雜 訊, 影 響 系 統 對 邏 輯 運 作 的 正 確 性 在 印 刷 電 路 板 中, 電 源 平 面 可 視 為 平 行 板 波 導 結 構, 電 源 平 面 間 的 接 地 彈 跳 雜 訊 使 得 電 源 平 面 共 振, 因 而 造 成 電 磁 輻 射, 為 了 抑 制 接 地 彈 跳 雜 訊, 會 在 印 刷 電 路 板 中 利 用 電 源 層 切 割 設 計 來 減 少 電 路 之 間 的 電 源 匯 流 排 雜 訊 耦 合 17

33 2.4.1 電 容 對 於 電 源 平 面 雜 訊 可 以 使 用 電 容 來 作 為 抑 制 方 法, 電 源 電 路 中 主 要 使 用 大 型 電 容 (Bulk Capacitor) 與 耦 合 電 容 (Decouple Capacitor) 居 多 主 要 用 在 三 種 電 路 部 分 : 平 面 (power 及 ground), 元 件, 內 部 電 源 連 接 Decoupling 電 容 為 了 在 資 料 高 速 轉 換 時, 能 及 時 提 供 DC 電 壓 及 電 流 給 元 件 讓 元 件 正 常 操 作 電 容 處 在 最 大 負 載 狀 況 下, 就 是 當 元 件 的 訊 號 接 腳 同 時 切 換 時 而 在 IC 旁 的 去 耦 電 容 其 特 質 為 容 量 小 頻 寬 高, 目 的 在 於 提 供 IC 開 關 時 的 瞬 間 脈 衝 電 流, 但 這 些 電 容 也 需 補 充 瞬 間 所 損 失 的 電 荷 量, 這 就 必 須 藉 由 PCB 電 源 輸 入 端 的 大 型 電 容 (Bulk) 來 補 充 電 荷 量, 因 此, 同 時 運 用 Bulk 及 Decoupling 的 適 當 搭 配 應 用 對 IC 電 源 部 分 能 提 供 有 較 佳 的 改 善 [4][6][9] 去 耦 合 電 容 能 將 高 速 元 件 產 生 在 電 源 平 面 上 輻 射 能 量 迅 速 移 除 所 以, 去 耦 合 電 容 放 置 位 子, 越 靠 近 元 件 效 果 會 越 好 Bulk Capacitor: 最 大 負 載 下, 所 有 訊 號 腳 同 時 切 換 時, 對 元 件 保 持 其 DC 電 流 及 電 壓 穩 定, 提 供 電 路 的 能 量 儲 存 以 維 持 所 需 之 電 流 及 電 壓 可 提 供 元 件 一 個 本 地 化 的 DC 電 源, 可 防 止 電 路 板 上 電 流 突 衝 對 元 件 的 傷 害 2.5 EMI( 電 磁 干 擾 ) 電 磁 干 擾 ( Electromagnetic Interference 簡 稱 EMI)[13], 電 子 產 品 中 之 電 磁 能 量 經 由 傳 導 或 幅 射 方 式 傳 播 出 去 的 過 程 傳 導 干 擾 係 指 通 過 導 電 介 質 ( 如 傳 輸 線 ) 把 一 個 電 路 上 的 訊 號 耦 合 ( 干 擾 ) 到 另 一 個 電 路 輻 射 干 擾 係 指 干 擾 源 通 過 空 間 把 其 訊 號 耦 合 ( 干 擾 ) 到 另 一 個 電 路 在 高 速 印 刷 電 路 及 系 統 設 計 中, 高 速 訊 號 線 匯 流 排 電 路 的 接 腳 各 類 接 頭 插 座 等 都 可 能 成 為 具 有 天 線 特 性 的 輻 射 干 擾 源, 能 發 射 18

34 電 磁 波 並 影 響 本 身 系 統 或 其 他 系 統 內 的 正 常 工 作 輻 射 PCB EMI, 指 印 刷 電 路 板 的 電 磁 輻 射 干 擾, 這 干 擾 可 分 為 兩 種 類 型 : 差 模 輻 射 與 共 模 輻 射 [7][13] 差 模 輻 射 : 如 圖 2-22 所 示, 傳 輸 線 中 兩 根 靠 近 的 導 線 傳 輸 差 模 ( 去 和 回 ) 訊 號 電 流 輻 射 場 可 以 耦 合 到 這 個 電 路, 並 在 兩 條 傳 輸 線 之 間 感 應 出 差 模 干 擾 輻 射 這 樣 可 以 用 中 間 層 的 方 式 將 輻 射 給 耦 合, 或 者 以 兩 條 訊 號 線 中 間 有 一 條 地 屬 性 的 傳 輸 線, 以 及 外 圍 用 地 屬 性 的 傳 輸 線 包 圍 兩 條 訊 號 線, 以 便 增 加 兩 條 訊 號 線 的 返 回 路 徑 共 模 輻 射 : 如 圖 2-23 所 示, 傳 輸 線 中 兩 根 靠 近 的 導 線, 傳 輸 電 流 都 以 同 一 方 向 流 動, 即 為 傳 輸 線 上 的 共 模 電 流 共 模 電 流 會 因 外 部 電 磁 場 耦 合 影 響 到 傳 輸 線 接 地 參 考 面 和 設 備 與 地 連 接 的 各 種 阻 抗 形 成 返 回 路 徑 因 此, 如 果 接 地 平 面 ( 參 考 面 ) 和 傳 輸 線 之 間 產 生 的 電 壓 雜 訊 將 會 引 起 電 磁 場 耦 合, 也 是 引 起 輻 射 的 因 素 面 對 共 模 輻 射 可 以 將 參 考 面 獨 立, 讓 共 模 輻 射 的 面 積 減 少, 可 避 免 共 模 輻 射 擴 大 圖 2-22 差 模 示 意 圖 圖 2-23 共 模 示 意 圖 19

35 第 三 章 高 速 電 路 板 設 計 與 規 劃 本 章 主 要 建 立 一 套 符 合 SI 與 EMI 規 範 的 高 速 電 路 板 設 計 之 模 擬 與 驗 證 程 序 首 先, 擬 定 好 高 速 開 發 平 台 的 硬 體 架 構 的 目 標, 確 定 之 後 依 照 設 計 的 架 構, 收 集 資 料 了 解 晶 片 接 腳 的 詳 細 資 訊 後, 再 建 立 各 個 元 件 的 資 料 庫 供 電 路 設 計 與 佈 局 使 用, 當 電 路 設 計 規 劃 完 成 後, 才 能 進 行 隨 後 的 模 擬 與 驗 證 程 序, 使 該 高 速 電 路 板 設 計 能 符 合 SI 與 EMI 規 範 3.1 開 發 平 台 架 構 設 計 本 文 研 究 應 用 SI 及 EMI 模 擬 之 高 速 FPGA 發 展 電 路 板 設 計, 所 以 電 路 設 計 必 須 符 合 在 高 速 電 路 板 信 號 下 能 穩 定 正 常 運 作 為 目 標 該 平 臺 的 設 計 重 點, 主 要 以 DDR II 與 SOPC 系 統 作 結 合 應 用, 來 實 現 高 速 SOPC 嵌 入 式 雛 型 系 統 之 設 計 測 試 與 驗 證, 並 朝 多 功 能 的 開 發 平 台 設 計 發 展, 所 以 將 平 臺 設 計 成 DDR II 與 SOPC 結 合 之 多 功 能 開 發 平 臺 如 圖 3-1 電 路 所 示, 它 包 含 SOPC 晶 片 DDR II Flash SD Card 插 槽 USB2.0 通 訊 埠 並 列 通 訊 埠 (JTAG) 以 及 GPIO(0~4) 資 料 傳 輸 I/O 等 等 詳 細 內 容 在 附 錄 A 由 架 構 圖 上 可 以 了 解 整 體 的 電 路, 由 FPGA 晶 片 為 核 心 向 各 元 件 做 連 結 主 要 的 工 作 時 脈 (Clock) 為 125MHz, 由 振 盪 晶 體 (Oscillator) 產 生 並 輸 出 至 核 心 FPGA, 再 經 由 FPGA 內 部 PLL 電 路 產 生 工 作 時 脈 266MHz 配 至 記 憶 體 DDR II 20

36 圖 3-1 FPGA 發 展 開 發 平 台 DDR II 一 共 兩 顆 ( 一 顆 資 料 寬 度 為 16 位 元 ) 可 將 兩 顆 DDR II 合 為 一 組 32 位 元 之 記 憶 體, 以 提 供 32 位 元 資 料 寬 度 存 取, 儲 存 容 量 為 256MB, 兩 顆 可 合 併 為 512MB 儲 存 容 量 ;Flash 晶 片 可 用 來 儲 存 作 業 系 統, 運 用 於 開 機 系 統 ;FTDI 晶 片 與 MAX 3000A 晶 片 做 結 合, 來 實 現 下 載 軟 硬 體 電 路 晶 片 3.2 FPGA 晶 片 選 取 在 市 面 上 所 販 售 的 FPGA 晶 片 種 類 繁 多, 推 出 廠 商 有 Altera 和 Xilinx, 但 以 Altera 所 推 出 的 晶 片 開 發 軟 體 (Quartus II) 及 支 援 廠 商 整 合 性 與 操 作 性 堪 稱 比 較 完 善, 所 以 選 擇 Altera 公 司 的 晶 片 為 主, 而 且 該 公 司 的 以 Cyclone III 系 列 晶 片 是 支 援 DDR II 的 初 階 入 門 晶 片, 可 與 開 發 軟 體 Quartus II 配 合, 內 部 I/O 支 援 SSTL-1.8 標 準 速 度 可 達 400Mbps, 以 及 有 Series OCT 以 便 加 強 訊 號 完 整 性 控 制, 以 Cyclone III 系 列 可 分 為 十 種 不 同 規 格, 其 中 以 EP3C40F780 的 晶 片 I/O 數 量 多, 而 價 位 不 會 太 貴, 所 以 最 後 選 擇 Altera EP3C40 的 晶 片 21

37 3.3 記 憶 體 晶 片 選 取 []Micron 是 製 作 記 憶 體 的 主 要 供 應 商, 容 易 在 各 家 IC 零 件 商 取 得 晶 片, 對 日 後 取 得 較 為 便 利 Micron 有 許 多 記 憶 體 晶 片 可 以 選 擇, 本 文 選 用 Micron MT47H 系 列 DDR II SDRAM, 因 為 只 要 做 實 驗 研 究 選 擇 價 位 最 低 的 編 號 -37E 記 憶 晶 片, 如 表 3-1 與 3-2 所 示, 為 Micron DDR II 相 關 官 規 格 表 表 3-1 Micron MT47H 系 列 處 理 數 據 數 率 規 格 表 表 3-2 Micron DDR II 位 址 線 規 格 表 此 外 Quartus II 開 發 軟 體 支 援 Micron 32Megx16 DDR II 的 開 發 碼, 能 在 硬 體 完 成 時 及 時 作 功 能 檢 測, 不 用 再 額 外 寫 開 發 碼 3.4 PCB 電 路 設 計 PCB 電 路 設 計 是 依 開 發 平 台 架 構 設 計 來 繪 製 電 路 圖 的 設 計 階 段, 而 在 電 路 繪 製 之 前 要 先 準 備 些 工 作, 準 備 的 內 容 主 要 是 收 集 各 元 件 的 資 料 這 個 步 驟 沒 做 好 可 能 會 引 起 繪 製 電 路 圖 上 一 些 小 地 方 容 易 出 錯, 因 此 規 劃 電 路 設 計 的 步 驟 與 流 程 是 很 重 要 的, 以 下 是 電 路 設 計 的 步 驟 圖 ( 如 圖 3-2) 22

38 圖 3-2 PCB 電 路 設 計 流 程 圖 PCB 電 路 圖 的 繪 製 是 整 個 開 發 平 台 最 原 始 的 核 心, 是 進 入 電 路 佈 局 前 的 重 要 步 驟, 完 成 佈 局 的 電 路 是 否 正 確 在 繪 製 電 路 圖 就 決 定 好 了, 因 此 必 須 要 十 分 的 細 心 繪 製 與 檢 查 電 路 圖, 以 確 保 電 路 繪 製 的 完 整 性 架 構 圖 與 元 件 資 料 都 準 備 好 後, 可 以 開 始 繪 製 電 路 圖, 本 文 以 Cadence Allegro SPB 16.3 中 的 OrCAD Capture CIS 來 繪 製 電 路 圖, OrCAD Capture CIS 能 夠 直 接 匯 出 支 援 Allegro 的 Layout 功 能 十 分 實 用, 所 以 選 擇 使 用 OrCAD Capture CIS 來 繪 製 電 路 圖, 繪 製 順 序 為 : A. 收 集 各 元 件 資 料 ; B. 建 立 OrCAD Capture CIS 元 件 資 料 庫 ; C. PCB 電 路 繪 製 完 成 ; D. 產 生 連 線 清 單 及 材 料 表 23

39 A. 收 集 各 元 件 資 料 [] 如 圖 3-3 所 示,Cyclone III 系 列 晶 片 EP3C40F780 的 晶 片 腳 位 分 佈 圖, 搭 配 Cyclone III 晶 片 的 相 關 資 料 中 的 pin-out ( 接 腳 資 訊 ) 如 表 3-3 所 示, 其 內 容 揭 示 FPGA 的 DDR II 功 能 腳 位 分 布 內 容 中 所 揭 示 特 定 的 Bank 才 支 援 DDR II 相 關 功 能, 這 些 Bank 附 近 就 是 最 佳 DDRII 擺 放 首 選 只 要 遵 循 這 些 的 數 據, 就 能 提 高 PCB 的 訊 號 完 整 性 以 及 取 得 Quartus II 上 的 軟 體 支 援 表 3-3EP3C40 腳 位 資 訊 ( 部 分 ) 圖 3-3 EP3C40F780 接 腳 分 佈 圖 B. 建 立 OrCAD Capture CIS 元 件 資 料 庫 元 件 資 料 可 以 在 元 件 生 產 公 司 下 載 Datasheet, 順 利 在 OrCAD 建 立 各 元 件 資 料 繪 製 元 件 資 料 時 要 注 意 格 點 問 題, 如 果 設 計 的 元 件 接 腳 沒 有 在 格 點 上, 之 後 的 電 路 繪 製 元 件 互 相 連 接 時 會 連 接 不 到, 導 致 電 路 的 Design Rule Check (DRC) 上 出 現 錯 誤 建 立 元 件 時 要 依 Datasheet 上 之 元 件 屬 性 建 立, 建 立 好 元 件 外 觀 之 後 再 建 立 元 件 接 腳, 接 著 重 新 接 腳 命 名, 並 且 設 定 屬 性, 完 成 後 仔 細 檢 查 確 認 好 後 存 檔 24

40 C. 電 路 圖 繪 製 本 文 選 擇 使 用 階 層 式 設 計 電 路 方 式, 完 成 的 電 路 如 附 錄 A 繪 製 方 式 依 序 為 擺 放 元 件 連 接 訊 號 線 及 匯 流 排 重 新 調 整 元 件 序 號 編 輯 註 解 與 屬 性 ( 性 質 元 件 包 裝 外 觀 單 位 ) 設 計 規 則 檢 查 (Design Rules Check, DRC) 產 生 連 線 清 單 (Create Netlist) 產 生 零 件 材 料 報 表 (Bill Of Materials, BOM) 完 成 PCB 電 路 設 計 3.5 PCB 佈 局 設 計 本 章 節 主 要 是 把 電 路 元 件 擺 放 至 電 路 板 框 中, 藉 由 軟 體 的 模 擬 (Pre-sim) 來 了 解 元 件 擺 放 的 位 置, 是 否 有 影 響 到 訊 號 完 整 性, 再 由 模 擬 出 來 的 數 據 進 行 佈 局 起 先 建 立 Allegro 元 件 庫, 利 用 各 元 件 資 料 上 所 註 記 的 數 據, 建 立 各 元 件 的 實 體 佈 局 元 件 ( 如 圖 3-4 與 圖 3-5 所 示 ), 並 放 入 Allegro 元 件 庫 存 放 圖 3-4 EP3C40F780 實 體 佈 局 元 件 25

41 圖 3-5 Micron MT47H 實 體 佈 局 元 件 之 後 再 設 定 本 研 究 所 設 計 之 板 框 大 小, 長 設 為 5.1 Inch 寬 設 為 3.5 Inch, 圖 3-6 所 示 圖 3-6 FPGA 發 展 開 發 平 台 板 框 大 小 最 後 將 所 建 立 完 的 元 件, 首 先 依 平 面 規 劃 原 則 先 粗 略 地 將 元 件 擺 放 至 板 框 裡 如 圖 3-7 所 示 將 元 件 擺 放 完 後, 就 可 以 開 始 26

42 Pre-sim 模 擬, 來 確 切 地 決 定 元 件 擺 放 位 置 圖 3-7 Cyclone III 與 DDR II 擺 放 位 置 圖 3.6 SI Pre-sim 模 擬 SI Pre-sim 模 擬 是 用 來 模 擬 元 件 擺 放 的 位 置 是 否 有 影 響 到 訊 號 的 品 質, 所 做 的 措 施 因 為 沒 有 實 際 的 佈 線, 所 以 軟 體 會 用 理 想 的 傳 輸 線 做 模 擬 依 據, 單 端 傳 輸 線 阻 抗 為 50 歐 姆, 差 動 傳 輸 線 為 100 歐 姆, 而 模 擬 距 離 長 度 是 以 Allegro 用 曼 哈 頓 所 演 算 出 來 的 長 度 為 依 據 所 謂 曼 哈 頓 距 離, 若 以 平 面 上 兩 點 為 例, 座 標 A1(x1, y1) 點 與 座 標 B1(x2, y2) 點 其 曼 哈 頓 距 離 就 表 示 為 x1-x2 + y1-y2 圖 3-8 曼 哈 頓 距 離 舉 例 圖 27

43 以 圖 3-8 為 例 紅 藍 與 黃 線 分 別 表 示 所 有 曼 哈 頓 距 離 都 擁 有 一 樣 長 為 12 格 數 SI Pre-sim 模 擬 流 程 圖 3-9 揭 示 SI Pre-sim 模 擬 流 程, 每 一 次 Pre-sim 模 擬 完 後 的 訊 號 是 否 良 好, 訊 號 不 好 的 話, 重 新 進 行 元 件 擺 放 再 做 一 次 Pre-sim 直 到 訊 號 數 據 合 乎 元 件 資 料 的 規 格 範 圍 為 止 本 文 現 階 段 Pre-sim 模 擬 以 DDR II 差 動 時 脈 訊 號 (DDR II_CK/DDR II_CK_n) 與 DDR II 資 料 線 (DQ) 為 主, 原 因 是 這 兩 種 訊 號 是 屬 於 DDR II 噪 音 最 大 的 訊 號 及 品 質 要 求 較 高 的 訊 號 開 始 設 定 參 數 設 定 Setup advisor 擺 放 元 件 設 定 參 數 設 定 工 作 時 脈 與 週 期 訊 號 不 好 Per-sim 模 擬 完 成 Per-sim 模 擬 圖 3-9 SI Pre-sim 流 程 圖 設 定 參 數 我 們 先 為 差 動 訊 號 設 定 參 數 ( 如 圖 3-10), 這 裡 我 們 設 定 了 28

44 DRAM_CK 與 DRAM_CK_N 為 一 對 差 動 訊 號 圖 3-10 設 定 Differential Pair 接 下 來 設 定 Pre-sim 模 擬 時 所 需 要 的 參 數, 在 設 定 內 容 中 可 以 設 定 內 訂 模 型 如 ( 圖 3-11), 連 接 模 型 如 ( 圖 3-12) 以 及 訊 號 模 擬 工 作 時 的 標 準 參 數 如 ( 圖 3-13) 29

45 圖 3-11 設 定 各 pin 的 內 訂 模 型 圖 3-12 設 定 連 接 參 數 ( 未 佈 線 與 佈 線 規 格 ) 30

46 圖 3-13 設 定 模 擬 時 標 準 參 數 Setup Advisor 是 SI 的 設 定 精 靈, 協 助 設 定 內 容 有 Cross-section DC Nets Devices SI Models 及 SI Audit 如 圖 3-14 所 示 圖 3-14 Database Setup Advisor Cross-section 是 設 定 印 刷 電 路 板 疊 層 設 計, 可 以 設 定 板 材 材 料 疊 層 厚 度 電 導 率 介 電 常 數 損 失 正 切 負 片 屏 蔽 線 寬 以 及 特 徵 阻 抗, 此 外 還 能 切 換 單 端 與 差 動 模 式 設 定 的 相 關 參 數 如 圖 3-15 所 示 31

47 圖 3-15 板 材 疊 層 結 構 設 定 Identify DC Net 設 定 電 源 資 料, 做 訊 號 模 擬 時, 讓 軟 體 了 解 傳 輸 線 電 源 分 布, 如 圖 3-16 所 示 圖 3-16 Identify DC Nets 參 數 設 定 Device Setup 是 用 來 設 定 R L 和 C 等 等 的 被 動 元 件, 這 讓 軟 體 了 解 那 些 零 件 是 被 動 元 件, 如 圖 3-17 所 示 32

48 圖 3-17 設 定 預 設 被 動 元 件 數 值 SI Models 設 定 是 把 IBIS Models 參 數 資 料 載 入 到 SI 軟 體,SI 軟 體 會 依 照 這 個 設 定 把 IBIS 掛 載 到 指 定 的 元 件 上, 如 圖 3-18 所 示, 將 IBIS Models 指 定 U1 為 EP3C40F 的 IBIS Models 圖 3-18 SI Models 設 定 SI Audit 這 項 是 用 來 檢 查 訊 號 線 的 相 關 資 訊, 如 下 圖 3-19 所 示 可 以 看 到 DRAM_CK 附 近 的 訊 號 線 有 那 些 圖 3-19 DRAM_CK 訊 號 線 相 關 資 訊 完 成 以 上 流 程 的 設 定 就 可 以 開 始 進 行 模 擬, 如 果 沒 有 依 照 上 面 所 33

49 設 定, 那 模 擬 出 來 的 數 據 當 然 是 不 正 確 的, 所 以 這 些 步 驟 是 非 常 重 要 的 接 下 來 要 進 行 模 擬 測 試, 本 文 Pre-sim 先 模 擬 電 路 時 脈 最 吵 雜 的 CLK(P/N) 進 行 模 擬, 模 擬 內 容 分 為 2 部 分, 一 部 分 先 將 CLK(P/N) 的 接 腳 位 置 擺 在 離 Cyclone III 接 腳 較 遠 的 地 方, 如 圖 3-20 所 示, 進 行 第 一 次 Pre-sim 模 擬 數 據 分 析, 之 後 再 將 位 置 移 至 接 腳 較 近 的 地 方, 如 圖 3-25 所 示, 進 行 第 二 次 Pre-sim 模 擬 與 第 一 次 Pre-sim 做 比 較 在 兩 次 模 擬 做 完 之 後, 以 數 據 較 好 的 位 置 進 行 DDR II 的 DQ15 訊 號 線 做 Pre-sim 模 擬 數 據 分 析,DQ15 訊 號 在 DDR II 位 置 最 下 方 的 位 置, 表 示 它 是 DQ 信 號 線 距 離 最 長 的 接 腳, 以 它 為 例 作 Pre-sim 模 擬 可 以 了 解 最 壞 的 情 況 除 此 之 外, 先 前 CLK(P/N) 的 工 作 時 序 只 有 0,1 與 1,0 兩 種 狀 態 因 此 Pre-sim 模 擬 只 能 作 時 脈 模 擬, 無 法 作 眼 圖 模 擬, 因 此, 這 次 DQ15 訊 號 Pre-sim 模 擬 時 要 作 時 脈 分 析 與 眼 圖 分 析 圖 3-20 對 DRAM0_CK 進 行 SigXplorer 拓 撲 模 擬 34

50 圖 3-21 FPGA 與 DDR II 的 CLK 訊 號 拓 撲 圖 在 訊 號 拓 撲 模 擬 前 要 先 完 成 工 作 參 數 設 定 ( 如 圖 3-22 所 示 ), 包 括 設 定 工 作 時 脈 與 週 期, 以 及 訊 號 要 從 EP3C40F 輸 出 的 波 形 ( 如 圖 3-23 所 示 ) 圖 3-22 設 定 模 擬 工 作 參 數 35

51 圖 3-23 設 定 輸 出 端 輸 出 波 型 圖 3-24 CLK(P/N) 在 266MHz 時 的 Pre-sim 結 果 36

52 表 3-4 波 形 數 據 ( 圖 3-24) 圖 3-25 FPGA 與 DDR II 新 擺 放 位 置 ( 距 離 較 近 ) 37

53 圖 3-26 FPGA 與 DDR II 的 CLK(P/N) 新 拓 撲 圖 圖 3-27 CLK(P/N) 在 266MHz 時 的 新 Pre-sim 結 果 38

54 表 3-5 波 形 數 據 ( 圖 3-27) 圖 3-28 選 擇 訊 號 DQ15 進 行 拓 撲 模 擬 39

55 圖 3-29 FPGA 與 DDR II 的 DQ15 拓 撲 圖 圖 3-30 DQ15 在 266MHz 時 脈 模 擬 時 的 Pre-sim 結 果 40

56 表 3-6 波 形 數 據 ( 圖 3-30) Pre-sim 眼 圖 模 擬 模 擬 完 一 般 0,1 單 調 的 工 作 訊 號, 接 下 來 設 定 訊 號 為 ( ) 等 8 種 訊 號 圖 樣 作 為 眼 圖 訊 號, 如 圖 3-31 所 示, 將 這 一 連 串 資 料 進 行 模 擬 因 為 DQ 訊 號 線 是 以 266 的 時 脈 上 升 沿 與 下 降 沿 運 作 工 作 方 式, 如 圖 3-32 所 示, 在 Sigxplorer 是 無 法 調 整 所 要 求 的 時 脈, 因 此 以 工 作 時 脈 為 533 來 取 代 原 本 的 方 案 也 藉 此 提 高 訊 號 模 擬 的 嚴 謹 41

57 圖 3-31 設 定 DQ15 眼 圖 所 傳 送 的 資 料 圖 3-32 DDR II 輸 入 時 脈 規 格 42

58 圖 3-33 DQ15 工 作 在 533MHz 時 的 眼 圖 訊 號 Pre-sim 結 果 表 3-7 波 形 數 據 ( 圖 3-33) 圖 3-34 DQ15 的 Eye Mask 設 計 43

59 圖 3-35 DQ15 Pre-sim 眼 圖 模 擬 結 果 表 3-8 DQ15 Pre-sim 眼 圖 波 形 數 據 ( 圖 3-35) 3.7 SI Pre-sim 模 擬 結 果 與 討 論 DDR II_(CK/CK_n) 訊 號 從 第 一 次 與 第 二 次 Pre-sim 模 擬 結 果, 可 以 由 波 形 與 數 據 來 看 出 之 間 的 差 距 因 此, 以 第 二 次 所 擺 放 的 位 置 進 行 DQ15 Pre-sim 模 擬 ; 至 於 DQ15 從 波 形 時 脈 Pre-sim 結 果 來 看 是 有 Overshoot Undershoot 與 振 鈴 等 等 現 象 若 要 從 眼 圖 來 看, 先 以 表 3-11 DQ 時 序 範 圍 表 (Micron DDR II Datasheet) 與 圖 3-38 中 DQ 訊 號 時 序 波 形 準 位 範 圍 (Micron DDR II Datasheet) 所 示, 設 計 出 如 圖 3-34 的 Eye Mask 作 為 標 準 比 對 眼 圖, 就 可 以 在 圖 3-35 看 到 DQ15 Pre-sim 44

60 眼 圖 模 擬 結 果 是 良 好 的 反 之, 若 從 數 據 來 看, 也 是 符 合 DDR II 的 容 忍 範 圍 內, 如 表 3-9~3-11 與 圖 3-36~3-38 所 示 因 此 就 以 第 二 次 模 擬 的 數 據 來 進 行 PCB 佈 局 及 Post-sim, 其 餘 的 DDR II 訊 號 線 Pre-sim 模 擬 圖 表 將 附 在 附 錄 B 表 3-9 訊 號 邏 輯 準 位 範 圍 認 定 ( 資 料 來 源 : Micron DDR II Datasheet) 表 3-10 Overshoot/Undershoot 準 位 範 圍 認 定 ( 資 料 來 源 : Micron DDR II Datasheet) 圖 3-36 Overshoot 準 位 範 圍 圖 3-37 Undershoot 準 位 範 圍 45

61 表 3-11 DQ 時 序 範 圍 表 ( 資 料 來 源 : Micron DDR II Datasheet) 圖 3-38 DQ 訊 號 時 序 波 形 準 位 範 圍 圖 ( 資 料 來 源 : Micron DDR II Datasheet) 46

62 第 四 章 PCB 佈 局 SI 模 擬 4.1 PCB 佈 局 SI 模 擬 流 程 依 照 Pre-sim 的 結 果 將 電 路 佈 局 完 成 如 下 圖 4-1 所 示 但 為 了 充 分 了 解 每 一 條 走 線 在 佈 局 之 後, 其 訊 號 是 否 仍 然 符 合 SI 原 則, 就 必 須 經 Post- sim 模 擬 加 予 確 定, 若 無 法 符 合 SI 就 必 須 重 新 修 改 該 條 走 線, 直 到 該 條 走 線 完 全 符 合 SI 為 止 參 數 設 定 是 準 備 進 行 Post-sim 模 擬 的 首 件 工 作, 其 模 擬 設 定 參 數 流 程 如 下 圖 4-2 所 示 圖 4-1 電 路 佈 局 完 成 圖 電 路 板 佈 局 完 成 設 定 差 動 訊 號 設 定 模 擬 分 析 參 數 Setup Advisor 完 成 SI 模 擬 前 設 定 圖 4-2 Post-sim 模 擬 設 定 參 數 流 程 圖 47

63 完 成 以 上 流 程 的 設 定 之 後, 再 使 用 Allegro SI 裡 的 訊 號 Probe.. 來 選 取 訊 號 線 如 下 圖 4-3 所 示, 選 取 DRAM0_CLK(P/N) 進 行 拓 撲 抽 取 圖 4-3 對 DDR II 的 CLK(P/N) 進 行 拓 撲 抽 取 拓 撲 抽 取 之 後 經 由 SigXplorer 把 佈 局 電 路 圖 轉 換 成 拓 撲 圖 顯 示, 就 可 以 一 目 了 然 地 看 到 EP3C40F780 與 Micron MT47H DDR II 之 間 的 CLK (P/N) 訊 號 線 的 走 線 結 構, 該 訊 號 走 線 結 構 如 圖 4-4 所 示 圖 4-4 內 的 拓 撲 結 構 為 佈 局 後 的 情 況, 傳 輸 線 分 成 多 段, 原 因 來 自 於 佈 局 時 傳 輸 線 的 彎 度 導 致 傳 輸 線 長 度 不 一 樣, 如 圖 4-5 所 示 在 拓 撲 圖 中 可 以 檢 視 傳 輸 線 的 結 構, 如 圖 4-6 與 4-7 所 示, 可 以 得 知 傳 輸 線 的 阻 抗 為 多 少 了 解 完 拓 撲 的 結 構 後, 指 定 模 擬 的 發 射 端 輸 出 為 脈 波, 如 圖 4-8 所 設 定 按 圖 4-8 內 的 步 驟 就 設 定 好 驅 動 端 的 波 形 為 了 確 定 工 作 週 期 與 工 作 時 脈 是 否 正 確, 可 以 如 圖 4-9 所 示 來 檢 查 設 定 是 否 正 確 48

64 圖 4-4 FPGA 與 DDR II 佈 局 後 CLK(P/N) 拓 撲 圖 圖 4-5 差 動 傳 輸 線 在 佈 局 時 所 出 現 長 度 差 距 圖 4-6 FPGA 至 DDR II CLK(P/N) 差 動 傳 輸 線 參 數 49

65 圖 4-7 FPGA 至 DDR II CLK(P/N) 單 端 傳 輸 線 參 數 圖 4-8 U1 時 脈 設 定 50

66 圖 4-9 檢 查 與 設 定 工 作 週 期 與 工 作 時 脈 從 圖 4-10 的 Post-sim 波 型 圖 及 表 4-1 所 列 出 的 波 形 數 據, 可 以 看 出 DDR II CLK(P/N) 訊 號 的 佈 線 有 Overshoot Undershoot 以 及 振 鈴 線 現 象, 但 仍 符 合 SI 原 則 若 欲 改 善 這 個 現 象, 可 增 加 終 端 電 阻 的 解 決 方 案 來 處 理 圖 4-10 FPGA 至 DDR II CLK(P/N) 訊 號 的 Post-sim 波 型 圖 51

67 表 4-1 圖 4-10 的 Post-sim 波 形 數 據 隨 著 DDR II CLK(P/N) 訊 號 Post-sim 模 擬 後, 再 進 行 DQ15 訊 號 模 擬, 如 圖 4-11 所 示 為 DQ15 傳 輸 線 佈 局 後 拓 撲 結 構, 接 下 來 模 擬 分 成 兩 部 分, 第 一 部 分 為 DQ15 時 脈 分 析, 可 分 析 DQ15 在 266MHz 時 所 呈 現 的 波 形 與 數 據 如 圖 4-12 所 示 第 二 部 分 為 DQ15 眼 圖 分 析, 可 分 析 DQ15 訊 號 為 ( 與 111) 等 8 部 份 所 合 成 的 眼 圖, 以 便 了 解 該 訊 號 的 品 質 圖 4-13 所 示 是 為 了 要 產 生 的 眼 圖 分 析 的 激 勵 波 形 編 輯 設 定 與 數 據 圖 4-14 顯 示 在 該 激 勵 波 形 下 的 模 擬 結 果 ( 也 是 另 一 種 Post-sim 方 式 ) 而 表 4-3 是 圖 4-14 的 激 勵 波 形 的 模 擬 數 據, 這 些 數 據 顯 示 DQ15 的 走 線 符 合 SI 品 質 為 了 進 一 步 觀 察 該 訊 號 的 眼 圖, 我 們 必 須 依 照 圖 4-15 所 示 設 定 DQ15 的 眼 罩 (Eye Mask) 再 進 行 圖 4-16 DQ15 訊 號 線 的 眼 圖 分 析, 眼 圖 數 據 列 在 表

68 圖 4-11 DQ15 傳 輸 線 佈 局 後 拓 撲 圖 圖 4-12 DQ15 佈 局 後 工 作 時 脈 為 266MHz 波 形 圖 表 4-2 波 形 數 據 ( 圖 4-12) 53

69 圖 4-13 DQ15 工 作 時 脈 為 533MHz 的 激 勵 波 形 設 定 圖 4-14 DQ15 工 作 在 533MHz 時 的 激 勵 波 形 模 擬 54

70 表 4-3 圖 4-14 波 形 的 激 勵 波 形 模 擬 數 據 圖 4-15 DQ15 Eye mask 55

71 圖 4-16 DQ15 訊 號 線 眼 圖 分 析 表 4-4 圖 4-16 的 眼 圖 數 據 從 圖 4-16 可 以 看 得 出 DQ15 眼 罩 之 外, 仍 有 相 當 大 空 間 是 乾 淨 的 ( 即 眼 睛 可 以 睜 的 很 大 ), 也 就 說 DQ15 的 佈 局 是 符 合 SI 品 質 要 求 的 依 照 DQ15 的 Post-sim 方 式, 逐 一 對 FPGA 與 DDRII 之 間 所 剩 的 各 訊 號 做 完 Post-sim 一 旦 發 現 訊 號 線 的 Post-sim 結 果 不 理 想, 就 必 須 該 訊 號 的 佈 局 做 適 度 的 改 善, 直 到 符 合 SI 為 止 當 DQ15 訊 號 Post-sim 模 擬 後, 再 進 行 A10 訊 號 模 擬, 模 擬 的 方 式 與 DQ15 相 同, 如 圖 4-17 所 示 為 A10 傳 輸 線 佈 局 後 拓 撲 結 構, 接 下 來 模 擬 分 成 兩 部 分, 第 一 部 分 為 A10 時 脈 分 析, 可 分 析 A10 在 266MHz 時 所 呈 現 的 波 形 與 數 據 如 圖 4-18 所 示 第 二 部 分 為 A10 眼 圖 分 析, 可 分 析 A10 訊 號 為 (

72 與 111) 等 8 部 份 所 合 成 的 眼 圖, 以 便 了 解 該 訊 號 的 品 質 如 圖 4-19 所 示 是 為 了 要 產 生 的 眼 圖 分 析 的 激 勵 波 形 編 輯 設 定 與 數 據 圖 4-20 顯 示 在 該 激 勵 波 形 下 的 模 擬 結 果 而 表 4-6 是 圖 4-20 的 激 勵 波 形 的 模 擬 數 據, 這 些 數 據 顯 示 A10 的 走 線 符 合 SI 品 質 為 了 進 一 步 觀 察 該 訊 號 的 眼 圖, 我 們 必 須 依 照 圖 4-21 所 示 設 定 A10 的 眼 罩 (Eye Mask) 再 進 行 圖 4-22 A10 訊 號 線 的 眼 圖 分 析, 眼 圖 數 據 列 在 表 4-7 Eye Mask 設 定 以 表 4-8 與 圖 4-22 的 規 格 訂 定 圖 4-17 A10 傳 輸 線 佈 局 後 拓 撲 圖 57

73 圖 4-18 A10 佈 局 後 工 作 時 脈 為 266MHz 波 形 圖 表 4-5 波 形 數 據 ( 圖 4-18) 圖 4-19 A10 工 作 時 脈 為 266MHz 的 激 勵 波 形 設 定 58

74 圖 4-20 A10 工 作 在 266MHz 時 的 激 勵 波 形 模 擬 表 4-6 圖 4-19 的 波 形 數 據 圖 4-21 A10 Eye mask 59

75 圖 4-22 A10 訊 號 線 眼 圖 表 4-7 波 形 數 據 ( 圖 4-21) 表 4-8 Address 時 序 範 圍 表 圖 4-23 Address 訊 號 線 波 形 準 位 範 圍 60

76 從 圖 4-22 可 以 看 得 出 A10 眼 罩 之 外, 仍 有 相 當 大 空 間 是 乾 淨 的, 也 就 說 A10 的 佈 局 是 符 合 SI 品 質 要 求 的 依 照 A10 的 Post-sim 方 式, 逐 一 對 FPGA 與 DDRII 之 間 所 剩 的 各 訊 號 做 完 Post-sim 一 旦 發 現 訊 號 線 的 Post-sim 結 果 若 有 不 理 想, 就 必 須 該 訊 號 的 佈 局 做 適 度 的 改 善, 直 到 符 合 SI 為 止 4.2 PCB 佈 局 SI 模 擬 結 果 與 討 論 佈 局 完 後 可 以 由 Pre-sim 模 擬 與 Post-sim 模 擬 的 拓 撲 圖 得 知, DDR II CLK(P/N) 訊 號 佈 局 前 與 佈 局 後 的 拓 撲 結 構 完 全 不 一 樣, 原 因 是 Pre-sim 模 擬 時 傳 輸 線 是 屬 於 理 想 的 長 度 和 阻 抗, 而 Post-sim 模 擬 時 其 傳 輸 線 因 為 佈 線 的 方 式 與 vias 影 響 導 致 特 性 阻 抗 不 連 續, 因 此 清 楚 地 可 看 見 Pre-sim 與 Post-sim 之 間 的 DDR II CLK(P/N) 的 波 形 有 很 大 的 不 一 樣, 包 含 Over shoot Undershoot 振 鈴 的 噪 音 變 大 以 及 傳 輸 延 遲 時 間 變 長 等 DQ15 訊 號 線 Post-sim 模 擬 結 果, 可 以 得 知 也 是 因 為 傳 輸 線 上 的 vias 導 致 特 性 阻 抗 不 連 續 的 問 題 所 產 生 的 訊 號 干 擾, 再 從 眼 圖 來 檢 視 一 下, 可 以 看 到 驅 動 端 到 接 收 端 之 間 的 延 遲 時 間 明 顯 的 變 長 了, 要 改 變 這 種 現 象, 必 須 要 將 佈 局 的 傳 輸 線 給 縮 短, 才 能 避 免 驅 動 端 到 接 收 端 延 遲 時 間 過 長 的 問 題 61

77 第 五 章 EMI 防 治 分 析 與 設 計 5.1 EMIStream EMIStream 是 由 NEC 日 本 子 公 司 NEC Informatec Systems, Ltd.( 簡 稱 NIS), 發 表 在 PCB 上 EMI 解 決 對 策 的 處 理 軟 體, 為 抑 制 印 刷 電 路 板 上 的 EMI 而 設 計 的 工 具, 使 用 特 殊 的 技 術 可 在 設 計 階 段 PC 板 製 作 之 前 就 檢 查 出 並 排 除 EMI 發 生 的 原 因, 這 和 以 往 處 理 軟 體 有 很 大 不 同 此 軟 體 可 利 用 電 腦 輔 助 設 計 的 方 式, 簡 單 及 快 速 的 檢 查 設 計, 並 減 低 因 設 計 及 製 作 PC 板 來 回 返 回 而 增 加 的 設 計 成 本, 進 而 提 升 PC 板 的 品 質 EMIStream 最 新 版 本 有 加 強 幾 項 規 則 檢 查 的 功 能, 並 增 加 Crosstalk 檢 查 的 功 能, 而 原 有 電 路 板 邊 緣 檢 查 規 則 的 功 能 也 被 改 良 這 些 規 則 檢 查 的 項 目 是 基 於 日 本 NEC Group 針 對 內 部 產 品 實 際 的 設 計 成 效 而 選 定 而 且 每 項 檢 查 項 目 上 的 設 定 值 亦 由 理 論 及 實 測 中 取 得 的 最 佳 數 值 EMIStream 還 能 處 理 平 面 共 振 分 析 的 功 能, 而 在 處 理 多 頂 點 平 面 的 分 析 上, 處 理 速 度 也 非 常 迅 速, 使 設 計 工 程 師 能 快 速 有 效 的 處 理 平 面 共 振 的 問 題 5.2 EMIStream 13 項 的 規 則 檢 核 1. Trace length ( 走 線 長 度 ) 2. Number of via-holes ( 貫 孔 數 ) 3. Traces crossing over GV planes ( 跨 過 電 源 vcc 層 板 與 地 GND 層 板 的 走 線 ) 62

78 4. Discontinuities of return current path ( 電 流 迴 路 路 徑 的 不 連 續 ) 5. Traces near plane edges ( 靠 近 層 板 邊 緣 的 走 線 ) 6. Estimation of radiated electromagnetic field ( 評 估 電 場 輻 射 ) 7. SG traces ( 走 線 包 圍 ) 8. Distance between grounding vias of SG traces ( 走 線 包 圍 貫 孔 間 距 ) 9. Grounding vias along ground-plane edge ( 沿 著 地 層 邊 緣 走 線 的 接 地 貫 孔 ) 10. Filters on a trace connected to a connector ( 走 線 連 接 到 濾 波 器 ) 11. Decoupling capacitor( 耦 合 電 容 ) 12. Differential Pair Check( 差 動 對 檢 查 ) 13. Cross-talk( 串 音 ) 這 13 項 的 規 則 檢 核 是 依 據 NEC 公 司 的 二 十 年 經 驗, 他 們 發 現 了 超 過 150 項 會 影 響 EMI 問 題 的 規 則, 再 加 以 濃 縮 成 13 項 規 則 檢 查, 而 這 13 項 又 可 歸 類 成 3 大 類 : A. 檢 查 由 迴 路 路 徑 所 造 成 EMI 問 題 (Check the issues caused by return path) B. 檢 查 由 訊 號 所 造 成 EMI 問 題 (Check the issues caused by signal) C. 檢 查 由 電 源 所 造 成 EMI 問 題 (Check the issues caused by power) 63

79 A. 檢 查 由 迴 路 路 徑 所 造 成 EMI 問 題 A.1 Trace crossing over power and ground planes 檢 查 Trace( 走 線 ) 時 經 過 不 同 的 GV Plan( 電 源 層 面 ) 是 否 導 致 迴 路 路 徑 中 斷 產 生 EMI 輻 射 問 題 規 範, 如 圖 5-1 所 示 圖 5.1 Trace crossing over power and ground planes A.2 Discontinuities of return current path 檢 查 Trace( 走 線 ) 時, 是 否 經 過 不 同 的 鋪 銅 導 致 迴 路 路 徑 擴 大, 產 生 RF 輻 射 問 題 規 範 ( 回 路 路 徑 要 越 短 越 好 ), 如 圖 5-2 所 示 圖 5.2 Discontinuities of return current path 64

80 B. 檢 查 由 訊 號 所 造 成 EMI 問 題 B.1 Trace length 檢 查 Trace( 走 線 ) 長 度 和 走 線 面 積 是 否 符 合 設 定 規 範 內, 如 圖 5-3 所 示 B.2 Number of via 圖 5.3 Trace length 檢 查 Trace( 走 線 ) 上 的 Via 是 否 符 合 設 定 規 範 內, 如 圖 5-4 所 示 圖 5.4 Number of via 65

81 B.3 Trace near plane edge 檢 查 Trace( 走 線 ) 是 否 太 靠 近 層 板 邊 緣 是 否 符 合 設 定 規 範 內, 如 圖 5-5 所 示 圖 5.5 Trace near plane edge B.4 Estimation of radiated electric field 檢 查 Trace( 走 線 ) 的 電 場 輻 射 內 容 包 含 差 模 輻 射 與 共 模 輻 射, 如 圖 和 所 示 圖 Differentail mode (DM) 66

82 圖 Common mode(cm) B.5 SG Trace 檢 查 Trace( 走 線 ) 是 否 有 被 SG(signal guard) 給 包 圍 起 來 的 符 合 設 定 規 範,SG 保 護 訊 號 線 屬 性 為 Ground, 如 圖 5-7 所 示 圖 5-7 SG 走 線 B.6 Filters on a trace connected to a connector 檢 查 Trace( 走 線 ) 在 連 接 到 Connector 時 是 否 有 濾 波 器, 以 及 濾 波 器 與 Connector 距 離 是 否 符 合 設 定 規 範 內, 如 圖 5-8 所 示 67

83 圖 5-8 Filters on a trace connected to a connector B.7 Differential Pair check 檢 查 Differential Pair 的 走 線 長 度 平 並 以 及 相 位 是 否 符 合 設 定 規 範 內, 如 圖 5-9 所 示 圖 5-9 Differential Pair check B.8 Cross-talk 檢 查 Trace( 走 線 ) 與 Trace( 走 線 ) 之 間 是 否 有 產 生 Cross-talk 現 象, 如 圖 5-10 所 示, 檢 查 傳 輸 線 間 距 長 度 以 及 板 層 厚 度 是 否 符 合 設 定 規 範 圖 5-10 Cross-talk 68

84 C. 檢 核 由 電 源 所 造 成 EMI 問 題 C.1 Distance between grounding vias of SG traces 檢 查 SG(signal guard) 包 圍 線 上 的 Vias 間 距 是 否 符 合 設 定 規 範, 如 圖 5-11 所 示 圖 5-11 Distance between grounding vias of SG traces C.2 Grounding vias along to ground-plane edge 檢 查 表 面 層 鋪 銅 平 面 的 vias 與 vias 間 距 是 否 符 合 設 定 規 範, 以 及 表 面 鋪 銅 平 面 角 落 是 否 有 添 加 vias, 這 項 規 範 是 用 vias 來 增 加 返 回 路 徑 密 度 ( 表 平 面 層 與 GND 層 ), 如 圖 5-12 所 示 圖 5-12 Grounding vias along to ground-plane edge 69

85 C.3 Decoupling capacitor placement 檢 查 IC 電 源 腳 位 是 否 有 擺 放 的 耦 合 電 容, 並 針 對 檢 查 擺 放 耦 合 電 容 的 距 離 是 否 符 合 設 定 規 範, 如 圖 5-13 所 示 圖 5-13 Decoupling capacitor placement 5.3 平 面 共 振 分 析 利 用 POWER PLANE 及 GND PLANE 的 疊 構 計 算 出 每 平 方 單 位 的 RLC 值 並 預 測 在 哪 些 頻 率 點 和 位 置 存 有 共 振 條 件, 如 圖 5-14 所 示 圖 5-14 平 面 共 振 分 析 ( 出 處 明 智 科 技 ) 70

86 5.4 EMIStream 分 析 實 務 EMIStream 分 析 流 程, 首 先 匯 入 電 路 板 各 板 層 電 路, 接 下 來 設 定 各 項 參 數, 之 後 可 以 直 接 作 平 面 共 振 模 擬, 若 是 要 做 EMIStream 13 項 模 擬 必 須 先 設 定 各 13 項 分 析 參 數, 最 後 進 行 模 擬 完 成 EMIStream 整 個 模 擬 流 程, 如 下 圖 5-15 所 示 匯 入 各 層 電 路 板 EMIStream 參 數 設 定 十 三 項 模 擬 設 定 平 面 共 振 模 擬 進 行 十 三 項 模 擬 EMIStream 模 擬 完 畢 EMIStream 導 入 佈 局 電 路 板 圖 5-15 EMIStream 分 析 流 程 本 研 究 的 電 路 為 四 層 板, 以 下 圖 5-16~ 圖 5-19 為 各 項 板 層 電 路 71

87 圖 5-16 PCB Layout Top 層 圖 5-17 PCB Layout GND 層 72

88 圖 5-18 PCB Layout Vcc 層 圖 5-19 PCB Layout Bottom 層 73

89 EMIStream 參 數 設 定 A. 設 定 Stackup( 疊 層 參 數 ) 如 下 圖 5-20 所 示, 設 定 疊 層 名 稱 (Layer Name) 設 定 疊 層 形 態 (Type) 設 定 疊 層 厚 度 (Thickness) 設 定 介 電 係 數 (Dk, Dielectric constant, Er) 以 及 設 定 損 失 正 切 (Loss Tangent, Dissipation Factor, Df) 圖 5-20 設 定 Stackup B. 設 定 Net property ( 屬 線 參 數 ) EMIStream 在 設 定 參 數 是 以 Excel 軟 體 輔 助 來 設 定 的, 如 圖 5-21 所 示 可 設 定 各 屬 線 參 數, 參 數 有 工 作 時 脈 (Frequency, MHz) 電 源 線 與 接 地 線 (Power/Ground) 差 動 對 訊 號 名 稱 (Diff Pair Name) 以 及 串 音 群 組 (XTalk Group) 74

90 圖 5-21 Net property C. 設 定 Component property ( 元 件 參 數 ) 在 Component property 可 以 設 定 各 元 件 參 數, 如 圖 5-22 所 示, 內 容 有 元 件 名 稱 編 號 (Reference Designator) 元 件 形 態 (Type) 元 件 名 稱 (Logical Part Name) 分 析 模 型 名 稱 (Analysis Model Name) 數 值 (Value, Ohm, F, H) 圖 5-22 Component property D. Set Associating Rules ( 設 定 相 關 規 則 ) Set Associating Rules 主 要 是 針 對 元 件 名 稱 所 對 應 元 件 的 設 定 以 及 鼠 線 屬 性 設 定 如 下 圖 5-23 所 示 75

91 圖 5-23 Set Associating Rules E. EMIStream 13 項 模 擬 參 數 設 定 以 下 為 各 13 項 模 擬 詳 細 參 數 設 定 規 範, 在 文 字 或 數 字 有 粗 體 與 底 線 是 為 可 變 動 設 定 參 數, 可 以 讓 設 計 者 的 需 求 變 更 規 範 範 圍 1. Trace length (1) Maximum Total Trace Length 1700 mil. (2) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked). 2. Number of via-holes (3) Maximum number of vias 5. (4) Count through pins Yes\No. (5) Count vias crossing over power, Yes\No ground and mix layers. (6) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked). 3. Traces near plane edges 76

92 (7) Distance from plane edge for microstrip line 80 mil. (8) Distance from plane edge for strip line 40 mil. (9) Instead of planes, board outline is used\not used. (10) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked) 4. Traces crossing over GV planes (1) Maximum spacing between SG (signal guard) traces to 10 mil signal traces. (2) Maximum distance of vias/capacitors to signal trace 200 mil. (3) Through hole size less than the set value will be ignored 200 mil on a plane. (4) The signal trace length which is not considered as 200 mil an error even if a return path changes temporarily. (5) Layer thickness for priority of return current is considered\not considered. (6) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked). 5. Discontinuities of return current path (1) Maximum spacing between SG (signal guard) traces to 10 mil signal traces. 77

93 (2) Maximum distance of vias/capacitors to signal trace 200 mil. (3) Through hole size less than the set value will be ignored on 200 mil a plane. (4) The signal trace length which is not considered as 200 mil an error even if a return path changes temporarily. (5) Layer thickness for priority of return current is considered\not considered. (6) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked). 6. SG traces 此 項 本 研 究 沒 有 檢 測, 因 電 路 上 沒 有 使 用 SG 這 項 對 策, 因 為 實 施 SG 對 策 電 路 板 規 格 必 須 要 有 所 更 變, 所 以 這 項 檢 測 忽 略 7. Estimation of radiated electromagnetic field (1) EMI Limit of Radiation 37 db. (2) Rise Time Coefficient(Tr=1/Coefficient/F,F:Frequecy) (3) Maximum Rise Time[Tr] : 2.50e-007 sec. (4) Signal Voltage 1.8 V. (5) Duty Ratio : (6) Receiver Resistance [Rin] : 5.00e+001 Ohm. (7) Receiver Capacitance [Cin] : 1.00e-012 F. 78

94 (8) Driver Resistance[Rout] : 50 Ohm. (9) Damping Resistor[Rdamp](Effective only if it exists) : 50 Ohm. (10) Terminating Resistor[Rterm](Always effective) : 1.00e+012 Ohm. (11) Terminating Resistor (Effective only if it exists) : 56 Ohm. (12) Dielectric constant [Dk] : 4.5. (13) Characteristic Impedance of traces [Z0] : 54 Ohm. (14) Distance between Signal Trace and plane [height] : 8.89e-005 m. (15) Antenna Distance [distance] : 3 m. (16) Maximum Frequency for Calculation : 8.42e+011 Hz. (17) Calculate Common Mode: Yes\No. (18) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked). 8. Distance between grounding vias of SG traces 此 項 本 研 究 沒 有 檢 測, 電 路 上 沒 有 使 用 SG 這 項 對 策, 因 為 實 施 SG 對 策 電 路 板 規 格 必 須 要 有 所 更 變, 所 以 這 項 檢 測 忽 略 9. Grounding vias along ground-plane edge (1) Maximum spacing between the plane edge and via 2000 mil. (2) Maximum spacing between vias on the ground 2800 mil. 10. Filters on a trace connected to a connector 79

95 (1) Maximum distance between a connector to filters 1400 mil. (2) Pins without errors are not displayed\ displayed. (3) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked). 11. Decoupling capacitor (1) Maximum distance from the IC power pin to capacitor 200 mil. (2) Maximum distance from the IC power pin to power plane via 1500 mil. (3) Maximum distance from the IC power pin to power plane 400 mil. (4) Power plane via between IC and capacitor is not checked\ checked. (5) Distance between IC ground pin capacitor is not checked\ checked. (6)Maximum distance between IC ground pin to capacitor 200 mil (7) Power pin connecting plane is power layer\any planes. (8) Pins without errors are not displayed\ displayed. 12. Differential Pair Check (1) Maximum distance between ground or power plane to Differential Signal 10 mil. 80

96 (2) Permissible length difference 40 mil. (3) Minimum spacing to be considered as parallel 5 mil. (4) Maximum spacing to be considered as parallel 200 mil. (5) Permissible length without being parallel 80 mil. (6) Permissible trace length difference for phase check 40 mil. (7) Coefficient for phase check (1/Freq/n) n= 10 (8) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked). 13. Cross-talk (1) Maximum distance spacing between signal traces 10 mil on the same layer. (2) Permissible maximum parallel length 200 mil. (3) Maximum spacing between signal traces 10 mil on adjacent layers. (4) Checked signal are XTalk group only\all signals. (5) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked) 81

97 5.5 EMIStream 分 析 結 果 與 討 論 A. 電 源 平 面 共 振 分 析 我 們 先 以 電 源 平 面 共 振 來 分 析 佈 局 完 成 的 電 路, 分 析 的 內 容 為 未 加 Decouple 電 容 與 加 Decouple 電 容 的 比 對 圖 5-24~5-28 圖 為 分 析 圖 與 曲 線 圖 分 析 情 境 : 未 加 Decouple Capacitor 七 彩 紅 顏 色 來 顯 示 : 藍 到 紅 愈 接 近 紅 色 表 示 共 振 愈 嚴 重 圖 GHz 工 作 環 境 下 之 平 面 共 振 分 析 ( 未 加 Decouple Capacitor) 圖 5-25 平 面 共 振 分 析 曲 線 圖 ( 未 加 Decouple Capacitor) 82

98 圖 5-26 工 作 環 境 下 之 平 面 共 振 分 析 ( 未 加 Decouple Capacitor) 800MHz 分 析 情 境 : 加 Decouple Capacitor 七 彩 紅 顏 色 來 顯 示 : 藍 到 紅 愈 接 近 紅 色 表 示 共 振 愈 嚴 重 圖 中 圈 起 來 的 部 分 為 Decouple Capacitor 擺 放 位 置, 圖 5-27 所 示 圖 GHz 工 作 環 境 下 之 平 面 共 振 分 析 ( 加 Decouple Capacitor) 83

99 圖 5-28 平 面 共 振 分 析 曲 線 圖 ( 加 Decouple Capacitor) 從 電 源 平 面 共 振 分 析 可 以 了 解 到 去 耦 電 容 的 重 要 性, 在 未 加 去 耦 電 容 的 結 果 在 工 作 時 脈 至 800MHz 左 右 會 讓 DDR II 的 電 源 平 面 產 生 非 常 大 的 共 振 噪 音, 而 有 加 去 耦 電 容 的 電 路 所 呈 現 工 作 時 脈 到 1G 時 電 源 噪 音 影 響 仍 然 很 低 從 以 上 的 曲 線 圖 來 看, 在 工 作 時 脈 處 在 266MHz 時 電 壓 噪 音 處 在 -20DB 以 下, 因 此 可 以 選 擇 全 部 或 者 一 部 分 不 放 去 耦 電 容, 可 降 低 成 本 毛 利 B. EMI 13 項 檢 測 分 析 13 項 模 擬 中, 有 關 於 SG(signal guard) 的 分 析 不 作 檢 測, 因 為, SG 這 項 對 策 在 這 電 路 板 沒 有 實 施, 若 要 實 施 將 會 影 響 整 個 電 路 板 框 尺 寸 以 及 成 本 提 升 如 下 圖 5-29 所 示 為 選 擇 13 項 EMI 分 析 項 目,SG 選 項 相 關 沒 勾 選, 所 以 只 分 析 11 項 84

100 圖 5-29 選 擇 11 項 EMI 分 析 項 目 依 據 11 項 EMI 分 析 所 產 生 的 問 題 提 示, 並 逐 一 將 問 題 改 善 再 分 析 再 改 善 方 式 進 行 圖 5-30~5-35 是 分 析 與 改 善 過 程 圖 項 EMI 分 析 後 結 果 圖 85

101 圖 項 EMI 分 析 結 果 提 示 圖 圖 5-32 增 加 部 分 左 上 區 域 Vias 之 後 再 分 析 結 果 圖 86

102 圖 5-33 修 改 部 分 Plane 之 後 再 分 析 結 果 圖 圖 5-34 大 幅 度 修 改 後 再 分 析 結 果 圖 87

103 圖 5-35 將 全 部 問 題 修 改 後 再 分 析 圖 圖 5-36 以 電 源 Trace 線 解 決 問 題 後 再 分 析 圖 88

104 圖 5-30 為 11 項 模 擬 之 後 的 分 析 圖, 分 析 結 果 為 5V 電 源 表 面 層 出 現 問 題 ( 紅 色 圓 圈 圈 起 來 的 地 方 ), 圖 5-31 所 示 引 起 這 問 題 的 3 點 原 因 :(1) 沒 有 依 照 規 範 在 表 面 5V 鋪 銅 平 面 上 的 vias 與 vias 要 保 持 2800mil 內 的 間 距 ;(2) 表 面 5V 鋪 銅 平 面 的 角 落 沒 有 vias; 以 及 (3) 有 多 餘 沒 用 的 表 面 鋪 銅 我 們 依 照 原 因 1 與 2 增 加 左 上 部 分 區 域 的 vias 後 來 看 分 析 結 果 如 何, 如 圖 5-32 所 示, 左 上 角 的 vias( 紅 色 圓 形 小 點 ) 確 實 將 部 分 問 題 給 解 決 再 來, 我 們 依 照 原 因 3 來 修 改 鋪 銅 Plane, 如 圖 5-33 所 示, 結 果 會 將 一 部 分 問 題 給 解 決, 但 是 卻 因 為 修 改 Plane 不 完 整 導 致 更 多 相 同 的 問 題, 原 本 沒 有 問 題 的 地 方 出 現 紅 色 圓 圈, 因 此 必 須 作 大 幅 度 修 改 vias 與 Plane, 如 圖 5-34 所 示, 結 果 問 題 只 剩 下 13 個 紅 色 圓 圈, 我 再 增 加 8 個 vias 將 問 題 全 部 消 除, 如 圖 5-35 所 示 經 過 圖 5-30~ 圖 5-35 可 將 問 題 解 決, 可 是 會 把 原 本 的 表 平 面 鋪 銅 減 少 許 多, 因 此 嘗 試 再 以 一 條 線 寬 25mil 的 5V 電 源 線 來 取 代 5V 鋪 銅 面 所 作 的 分 析, 如 圖 5-36 所 示, 也 是 能 成 功 將 問 題 解 決 的 一 個 方 法, 這 個 方 法 可 以 省 下 許 多 vias 有 益 於 成 本 將 低 89

105 第 六 章 結 論 與 未 來 發 展 本 研 究 在 高 速 電 路 前 提 下 設 計 嵌 入 式 開 發 平 台, 符 合 訊 號 完 整 性 和 電 磁 干 擾 之 佈 局 設 計 該 嵌 入 式 開 發 平 台 選 用 Altera Cyclone III EP3C40F780 晶 片 搭 載 Micron MT47H32M16HR 的 512MB DDR2 晶 片, 本 研 究 使 用 Cadence Allegro PCB Design 16.3 佈 局 軟 體 以 及 使 用 Cadence Allegro PCB SI 16.3 模 擬 工 具 高 速 PCB 設 計 在 一 開 始 的 資 料 準 備 階 段, 就 是 一 件 非 常 重 要 的 階 段, 只 要 有 些 資 訊 沒 有 獲 取 到 的 話, 就 會 影 響 模 擬 的 精 準 度 以 及 產 品 的 正 確 性 在 模 擬 流 程 中 進 行 Pre-sim 模 擬 可 以 清 楚 觀 察 到 經 由 曼 哈 頓 演 算 的 距 離 長 度 都 會 影 響 訊 號 完 整 性 再 重 複 以 Pre-sim 模 擬 來 確 定 IC 之 間 的 位 置 之 後 再 執 行 佈 局, 這 動 作 是 為 了 確 保 訊 號 在 FPGA 與 DDR II 之 間, 在 一 開 始 理 想 狀 態 下 的 訊 號 完 整 性, 如 果 一 開 始 的 理 想 狀 態 下 的 訊 號 就 不 好, 隨 後 的 佈 局 後 訊 號 一 定 會 更 差 因 此 通 常 讓 有 Pre-sim 較 好 模 擬 數 據 來 確 定 FPGA 與 DDR II 之 間 的 相 對 位 置, 再 進 行 佈 局 設 計 ; 佈 局 完 後 的 Post-sim 模 擬 流 程 可 以 見 證 在 板 層 疊 構 vias 與 佈 局 技 巧 方 式 都 會 影 響 其 訊 號 訊 號 完 整 性 Post-sim 的 訊 號 分 析, 可 以 讓 佈 局 工 程 師 立 即 了 解 該 訊 號 線 走 線 品 質 及 影 響 因 素 ( 例 如 : 訊 號 線 訊 號 反 彈 現 象 造 成 震 鈴 ), 並 根 據 調 整 該 訊 號 線 佈 局 Post-sim 的 眼 圖 分 析, 可 以 協 助 佈 局 工 程 師 清 晰 了 解 該 訊 號 線 的 SI 品 質, 是 一 種 好 分 析 工 具 Post-sim 模 擬 之 後 進 行 EMI 的 平 面 共 振 分 析, 平 面 共 振 分 析 可 以 用 來 模 擬 耦 合 電 容 放 置 影 響 性, 以 便 降 低 在 高 頻 時 脈 的 電 源 雜 訊, 也 可 以 在 這 次 模 擬 與 了 解 耦 合 電 容 在 電 路 板 上 的 需 求, 可 以 依 照 需 求 去 增 加 或 減 少 耦 合 電 容 以 便 控 制 成 本 的 範 圍 再 以 13 項 ( 本 研 究 少 做 兩 項 有 關 Signal Guard Trace 檢 查 )EMI 對 策 分 析, 依 照 軟 體 的 分 析 提 示 90

106 來 降 低 EMI 問 題 的 發 生, 當 佈 局 工 程 師 看 到 這 些 相 關 的 波 形 與 數 據, 就 會 很 容 易 地 產 生 因 應 對 策 本 文 的 模 擬 流 程 至 佈 局 後 的 模 擬 比 對, 將 有 助 於 運 用 到 高 速 電 路 板 設 計 上 的 訊 號 完 整 性 與 穩 定 性 降 低 EMI 干 擾 縮 短 PCB 設 計 時 程, 來 降 低 開 發 的 風 險 和 成 本 91

107 參 考 文 獻 [1] 黃 宏 仁, Allegro 15.x PCB Layout 高 速 電 路 圖 設 計 ( 台 科 大 圖 書 股 份 有 限 公 司,2004) [2] 林 益 辰, 以 SOPC 完 成 無 線 通 訊 平 臺 設 計 與 製 作 ( 亞 東 技 術 學 院,2005) [3] 周 潤 景, Cadence 高 速 電 路 板 設 計 與 仿 真 ( 電 子 工 業 出 版 社, 2009) [4] Douglas Brooks, Signal Integrity Issues and Printed Circuit Board Design, Prentice Hall PTR, [5] Eric Bogatin, Signal Integrity Simplified, Prentice Hall PTR, [6] H.W. Johnson, and M. Graham, High-speed digital design, A hand book of black magic, Prentice Hall, [7] Stephen H. Hall, Garrett W. Hall, and James A. McCall, High-Speed Digital Design System Design: A Handbook of Interconnect Theory and Design Practices, Wiley-IEEE Press, [8] Tom Granberg, Digital techniques for High-Speed Design, Prentice Hall PTR, pp , [9] Brian Young, Digital Signal Integrity-Modeling and Simulation with Interconnects and Package, Prentice Hall PTR, [10]Michel Mardiguian, EMI Troubleshooting Techniques, McGraw-Hill,

108 [11] Kaihua Xu, Jun Zhou, Yuhua Liu, and Shuyun Dong, Signal Integrity Research of High Speed Circuit of Embedded System, 2009 Int ernational Conference on Frontier of Computer Science and Technology, pp , Dec [12] Toyobur Rahman, Zhaowen Yan and Idrissa Abubakar, Signal Integrity for High Speed Digital Design, th International Symposium on Antennas Propagation and EM Theory (ISAPE), pp , Dec [13] Toshio Sudo, Fellow, IEEE, Hideki Sasaki, Member, IEEE, Norio Masuda, Member, IEEE, and James L. Drewniak, Fellow, IEEE, Electromagnetic Interference (EMI) of System-on-Package (SOP), IEEE Transactions on Advanced Packaging, pp , May [14]Roland H. G. SPICE and IBIS Modeling Kits The Basis for Signal Integrity Analyses, IEEE 1996 International Symposium on Electromagnetic Compatibility, Symposium Record, pp , Aug [15] Allegro PCB SI Foundations, Cadence design system, Inc., [16] Allegro SI SigXplorer User Guide, 2004 [17]Altera High-Speed Differential Interfaces in Cyclone III Devices [18] Altera Cyclone III Device Handbook [19] Altera Cyclone III EP3C40 Device Pin-Out 93

109 [20] Altera Cyclone III IBIS Model User Guide [21] Micron 512Mb DDR II MT47H32M16HR Datasheet bddr2.pdf [22] JEDEC SOLID STATE TECHNOLOGY ASSOCIATION (JESD79-2F) [23]NI 美 商 美 商 國 家 儀 器 數 位 波 型 的 時 間 [24]CHAPTER 14 SIGNAL INTEGRITY SIGNAL INTEGRITY 94