Xilinx UG190 Virtex-5 FPGA 用户指南

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1 Virtex-5 用户指南

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3 日期版本修订 2006 年 5 月 12 日 2006 年 7 月 19 日 2006 年 9 月 6 日 2006 年 10 月 12 日 2007 年 2 月 2 日 1.1 少量版面修改与澄清 第 1 章 : 修改图 1-21 第 2 章 : 修改图 2-2 和图 2-4 删除对 DCM_PS 基元的引用 从第 76 页删除过时的时钟控制向导部分 第 3 章 : 修改图 3-1 图 3-2 表 3-2 表 3-4 图 3-9 公式 3-8 和图 3-12 增加 Virtex-4 PMCD 传统模式下的 PLL 部分 第 4 章 : 为第 119 页的表 4-5 加注 澄清第 126 页上的 AMB36 端口映射设计规则 第 5 章 : 增加图 5-7 和图 5-11, 修改图 5-32, 以提高明确性 第 6 章 : 更新 同步开关输出限制 部分 第 7 章 : 修改第 310 页的 ILOGIC 资源 ( 包括图 7-1) 修改表 7-3 第 8 章 : 修改表 第 1 章 : 修改第 21 页的 全局时钟缓冲器, 以澄清单端时钟引脚 修改图 1-19 中 P 和 N 的 I/O 标识 第 4 章 : 增加第 127 页的 寄存器模式下的 Block AM SS 和第 137 页的 FIFO 架构 : 顶层视图 修改第 139 页 FIFO 操作 项下的 复位 说明 第 6 章 : 少量澄清性修改 将表 6-36 表 6-37 和表 6-38 中的 未使用 改成 不适用 第 7 章 : 小修改, 以澄清本章中的 IODELAY 第 8 章 : 第 349 页的 ISEDES 端口 中的澄清性小修改 2.0 在整个技术文档中增加 LXT 平台器件 第 1 章 : 修改第 38 页的图 1-22 更新第 33 页的 Clock Capable I/O 第 2 章 : 更新第 58 页的 输出时钟 第 4 章 : 澄清第 134 页上有关 FULL 和 EMPTY 标志的规则 第 5 章 : 修改第 172 页的 存储元件 第 6 章 : 更新第 231 页的 差分终端属性, 以使用最新语法和设置 更换 SSO 计算器的链接 2.1 在前言中增加 系统监视器用户指南 参考 在表 1-5 表 2-1 和表 5-2 中增加 XC5VLX85T 第 3 章 : 修改图 3-1 第 4 章 : 在第 120 页的表 4-7 中增加级联 修改第 118 页的图 4-9 中的 ADD 删除 内置纠错 部分中的擦除模式 第 5 章 : 修改第 191 页的图 在表 1-5 表 2-1 和表 5-2 增加三个 SXT 器件和 XC5VLX220T 第 4 章 : 澄清第 113 页的 同步时钟控制 中的措词 第 6 章 : 增加第 214 页的 DCI 级联 将表 6-39 中 SSTL18_II_T_DCI 的 V EF 改成 0.9 第 7 章 : 修改第 343 页的图 7-27 中的 OQ 第 8 章 : 第 350 页的 时钟使能输入 - CE1 和 CE2 Virtex-5 用户指南

4 日期版本修订 2007 年 9 月 11 日 3.1 第 1 章 : 增加第 20 页的 节能时钟门控 修改第 24 页的图 1-2 修改第 31 页的图 1-16 第 2 章 : 修改第 46 页的 复位输入 - ST 中的 DCM 复位和锁定过程 更新第 50 页的表 2-4 中的 DO[2] 说明 修改第 51 页上的乘数值范围 修改第 54 页的 FACTOY_JF 属性 的说明 修改第 58 页的 输出时钟, 更新第 67 页的图 2-7, 并且在第 69 页的图 2-10 中增加一个 BUFG 在第 65 页的动态重配置 (DP) 下增加加载新 M 和 D 值时的步骤 更新第 67 页的图 2-7 修改第 80 页的图 2-21 下带圆点项号的说明 第 3 章 : 更新第 84 页的图 3-1 为第 88 页的表 3-2 加注 为第 90 页的 相移 加注 在公式 3-3 到公式 3-6 中增加圆整运算 修改 CLKFBIN CLKFBDCM CLKFBOUT ST 和 LOCKED, 并且在第 91 页的表 3-3 中增加 EL 引脚和注 2 在第 93 页的表 3-4 中增加 ESET_ON_LOSS_OF_LOCK 属性 从 PLL 时钟输入信号 中删除关于通用布线的讨论 修改 缺失输入时钟或反馈时钟 部分 在图 3-13 中增加波形图 纠正第 105 页的图 3-17 和表 3-8 中的 Virtex-4 端口映射 第 4 章 : 修改并澄清 内置纠错 修改全部 WE 信号 澄清第 115 页的 简单双端口 Block AM 中的读回限制 修改第 120 页的 设置 / 复位 - SS[A B] 增加第 134 页的 Block AM 重定向 为第 140 页的表 4-16 修改延迟值并增加注 1 更新第 152 页的 级联 FIFO 以增加深度 第 5 章 : 在第 172 页的 存储元件 中澄清关于一个 Slice 中的公共控制信号的信息 第 6 章 : 更新第 216 页的 DCI 级联指南 删除对 带单向终端的 HSLVDCI 控制阻抗驱动器 的引用, 因为软件中不支持这种功能 为第 249 页的表 6-17 增加注 3 澄清对第 267 页的 SSTL ( 线脚系列终端逻辑 ) 的简介 修改第 268 页的 DIFF_SSTL2_II_DCI DIFF_SSTL18_II_DCI 纠正第 275 页的图 6-73 中的 DIFF_SSTL2_II 参考值 修改第 291 页的 在同组中合并 I/O 标准的规则 中的规则 2 和 3 从第 295 页的 上过冲 / 下过冲 中删除绝对最大值表 第 7 章 : 从第 313 页的 IDD 基元中删除 DDLY 端口 在第 321 页的表 7-10 中增加 SIGNAL _PATTEN DELAY_SC 和 EFCLK_FEQUENCY 属性 修改第 323 页的图 7-9 在第 331 页上, 删除表 7-12 从 DCM 生成参考时钟, 并更新 IDELAYCTL 端口 中的 EFCLK 部分 澄清第 332 页的 IDELAYCTL 位置 中的简介 修改第 340 页的 ODD 随路时钟 第 8 章 : 更新第 348 页的图 8-2 和表 8-1 中的 S 和 O 更新整个第 356 页的 BITSLIP 子模块 部分 纠正第 359 页的图 8-11 中的排版错误 Virtex-5 用户指南

5 前言 : 关于本指南 其他技术文档 其他支持资源 排版约定 联机技术文档 第 1 章 : 时钟资源 全局和区域时钟 全局时钟 区域时钟和 I/O 时钟 全局时钟控制资源 全局时钟输入 全局时钟输入缓冲器基元 节能时钟门控 全局时钟缓冲器 全局时钟缓冲器基元 其他使用模型 时钟树和时钟网 - GCLK 时钟区域 区域时钟控制资源 Clock Capable I/O I/O 时钟缓冲器 - BUFIO BUFIO 基元 BUFIO 使用模型 区域时钟缓冲器 - BUF BUF 基元 BUF 属性和模式 BUF 使用模型 区域时钟网 VHDL 和 Verilog 模板 第 2 章 : 时钟管理技术 时钟管理概述 DCM 概述 DCM 基元 DCM_BASE 基元 DCM_ADV 基元 DCM 端口 DCM 时钟输入端口 时钟源输入 - CLKIN 反馈时钟输入 - CLKFB 相移时钟输入 - PSCLK 动态重配置时钟输入 - DCLK DCM 控制和数据输入端口 复位输入 - ST 相移递增 / 递减输入 - PSINCDEC 相移使能输入 - PSEN 动态重配置数据输入 - DI[15:0] 动态重配置地址输入 - DADD[6:0] Virtex-5 用户指南

6 动态重配置写使能输入 - DWE 动态重配置使能输入 - DEN DCM 时钟输出端口 x 输出时钟 - CLK x 输出时钟,90 相移 - CLK x 输出时钟,180 相移 - CLK x 输出时钟,270 相移 - CLK x 输出时钟 - CLK2X x 输出时钟,180 相移 - CLK2X 分频输出时钟 - CLKDV 频率合成输出时钟 - CLKFX 频率合成输出时钟,180 - CLKFX DCM 状态和数据输出端口 锁定输出 - LOCKED 相移完成输出 - PSDONE 状态或动态重配置数据输出 - DO[15:0] 动态重配置就绪输出 - DDY DCM 属性 CLKDV_DIVIDE 属性 CLKFX_MULTIPLY 和 CLKFX_DIVIDE 属性 CLKIN_PEIOD 属性 CLKIN_DIVIDE_BY_2 属性 CLKOUT_PHASE_SHIFT 属性 CLK_FEEDBACK 属性 DESKEW_ADJUST 属性 DFS_FEQUENCY_MODE 属性 DLL_FEQUENCY_MODE 属性 DUTY_CYCLE_COECTION 属性 DCM_PEFOMANCE_MODE 属性 FACTOY_JF 属性 PHASE_SHIFT 属性 STATUP_WAIT 属性 DCM 设计指南 时钟去歪斜 时钟去歪斜工作原理 输入时钟要求 输入时钟变化 输出时钟 配置和启动过程中的 DCM 去歪斜调整 去歪斜电路的特性 频率合成 频率合成工作原理 频率合成器特性 相移 相移工作原理 PSEN PSINCDEC PSCLK 和 PSDONE 的相互作用 相移溢出 相移特性 动态重配置 将 DCM 连接到 Virtex-5 器件中的其他时钟资源 IBUFG 到 DCM DCM 到 BUFGCTL Virtex-5 用户指南

7 BUFGCTL 到 DCM PLL 到 DCM 和 DCM 到 PLL DCM 到 PMCD 和 PMCD 到 DCM 应用示例 标准用法 板级时钟生成 具有内部去歪斜的电路板去歪斜 两个 DCM 之间的时钟切换 从 PLL 输入的 DCM VHDL 和 Verilog 模板及时钟控制向导 DCM 时序模型 复位 / 锁定 固定相移 可变相移 状态标记 传统器件支持 第 3 章 : 锁相环 (PLL) 简介 锁相环 (PLL) 一般用法说明 PLL 基元 PLL_BASE 基元 PLL_ADV 基元 时钟网络去歪斜 仅用于频率合成 抖动滤波器 限制 VCO 的工作范围 最低和最高输入频率 占空比可编程性 相移 PLL 编程 确定输入频率 确定 M 和 D 值 PLL 端口 PLL 属性 PLL CLKIN1 和 CLKIN2 用法 PLL 时钟输入信号 计数器控制 时钟移相 VCO 和输出计数器的详细波形 参考时钟切换 缺失输入时钟或反馈时钟 PLL 使用模型 时钟网络去歪斜 零延迟缓冲器 DCM 驱动 PLL PLL 驱动 DCM PLL 到 PLL 的连接 应用指南 Virtex-5 用户指南

8 PLL 应用示例 Virtex-4 PMCD 传统模式下的 PLL 第 4 章 : Block AM Block AM 概述 Block AM 简介 同步双端口和单端口 AM 数据流 读操作 写操作 写模式 WITE_FIST 模式, 即透明模式 ( 默认 ) EAD_FIST 模式, 即先读后写模式 NO_CHANGE 模式 避免冲突 异步时钟控制 同步时钟控制 Virtex-5 器件中的其他 Block AM 功能 可选输出寄存器 独立读写端口宽度选择 简单双端口 Block AM 可级联 Block AM 字节宽度写使能 Block AM 纠错代码 Block AM 库基元 Block AM 端口信号 时钟 - CLK[A B] 使能 - EN[A B] 字节宽度写使能 - WE[A B] 寄存器使能 - EGCE[A B] 设置 / 复位 - SS[A B] 地址总线 - ADD[A B]<13:#><14:#><15:#> 数据输入总线 - DI[A B]<#:0> 和 DIP[A B]<#:0> 数据输出总线 - DO[A B]<#:0> 和 DOP[A B]<#:0> 级联输入 - CASCADEINLAT[A B] 和 CASCADEINEG[A B] 级联输出 - CASCADEOUTLAT[A B] 和 CASCADEOUTEG[A B] 反转控制引脚 GS 未用输入 Block AM 地址映射 Block AM 属性 内容初始化 - INIT_xx 内容初始化 - INITP_xx 输出锁存器初始化 - INIT (INIT_A 或 INIT_B) 输出锁存器 / 寄存器同步设置 / 复位 (SVAL_[A B]) 可选输出寄存器开关 - DO[A B]_EG 扩展模式地址判定 - AM_EXTENSION_[A B] 读宽度 - EAD_WIDTH_[A B] 写宽度 - WITE_WIDTH_[A B] 写模式 - WITE_MODE_[A B] Block AM 位置约束 Virtex-5 用户指南

9 用 VHDL 或 Verilog 代码初始化 Block AM 其他 AMB18 和 AMB36 基元设计考虑事项 可选输出寄存器 独立读写端口宽度选择 AMB18 和 AMB36 端口映射设计规则 可级联 Block AM 字节宽度写使能 其他 Block AM 基元 Block AM 应用 创建较大的 AM 结构 寄存器模式下的 Block AM SS Block AM 时序模型 Block AM 时序参数 Block AM 时序特性 时钟事件 时钟事件 时钟事件 时钟事件 Block AM 时序模型 Block AM 重定向 内置 FIFO 支持 多速率 FIFO 同步 FIFO 同步 FIFO 的实现 FIFO 架构 : 顶层视图 FIFO 基元 FIFO 端口描述 FIFO 操作 复位 操作模式 标准模式 首字直通 (FWFT) 模式 状态标记 Empty 标记 Almost Empty 标记 ead Error 标记 Full 标记 Write Error 标记 Almost Full 标记 FIFO 的属性 FIFO Almost Full/Empty 标记偏移范围 FIFO 的 VHDL 和 Verilog 模板 FIFO 时序模型和参数 FIFO 时序特性 情形 1: 写入空 FIFO 情形 2: 写入满或近满 FIFO 情形 3: 从满 FIFO 中读取 情形 4: 从空或近空 FIFO 中读取 情形 5: 复位所有标记 情形 6: 多速率 FIFO 的同时读取 Virtex-5 用户指南

10 FIFO 应用 级联 FIFO 以增加深度 并联 FIFO 以增加宽度 内置纠错 ECC 模式概述 Block AM ECC 架构的顶层视图 Block AM 和 FIFO ECC 基元 Block AM 和 FIFO ECC 端口描述 Block AM 和 FIFO ECC 属性 ECC 的操作模式 标准 ECC ECC 只编码模式 ECC 只解码模式 ECC 时序特性 标准 ECC 写时序 ( 图 4-31) 标准 ECC 读时序 ( 图 4-32) 只编码 ECC 写时序 ( 图 4-31) 只编码 ECC 读时序 只解码 ECC 写时序 只解码 ECC 读时序 Block AM ECC 模式时序参数 在 72 位字中制造故意错误 为 64 位字创建八个奇偶校验位 将单位元或双位元错误插入 72 位字 Block AM ECC 的 VHDL 和 Verilog 模板 第 5 章 : 可配置逻辑块 (CLB) CLB 概述 Slice 描述 CLB/Slice 配置 查找表 (LUT) 存储元件 分布式 AM 和存储器 ( 只能在 SLICEM 中使用 ) 只读存储器 (OM) 移位寄存器 ( 只能在 SLICEM 中使用 ) 多路复用器 设计大型多路复用器 快速先行进位逻辑 CLB/Slice 时序模型 通用 Slice 时序模型与参数 时序参数 时序特性 Slice 分布式 AM 时序模型与参数 ( 只能在 SLICEM 中使用 ) 分布式 AM 时序参数 分布式 AM 时序特性 Slice SL 时序模型与参数 ( 只能在 SLICEM 中使用 ) Slice SL 时序参数 Slice SL 时序特性 Slice 进位链时序模型与参数 Slice 进位链时序特性 CLB 基元 分布式 AM 基元 Virtex-5 用户指南

11 端口信号 移位寄存器 (SL) 基元 端口信号 其他移位寄存器应用 同步移位寄存器 静态长度移位寄存器 多路复用器基元 端口信号 进位链基元 端口信号 第 6 章 : SelectIO 资源 I/O 模块概述 SelectIO 资源简介 SelectIO 资源一般指导原则 Virtex-5 I/O 组规则 参考电压 (V EF ) 引脚 输出驱动源电压 (V CCO ) 引脚 Virtex-5 数控阻抗 (DCI) 简介 DCI 级联 Xilinx DCI 可控阻抗驱动器 ( 源终端 ) 半阻抗可控阻抗驱动器 ( 源终端 ) 接 VCCO 的输入终端 ( 单终端 ) 接 VCCO/2 的输入终端 ( 分裂终端 ) 终端接 V CCO ( 单终端 ) 的驱动器 终端接 V CCO /2 ( 分裂终端 ) 的驱动器 Virtex-5 I/O 标准中的 DCI DCI 用法示例 Virtex-5 SelectIO 基元 IBUF 和 IBUFG OBUF OBUFT UF IBUFDS 和 IBUFGDS OBUFDS OBUFTDS UFDS Virtex-5 SelectIO 属性 / 约束 位置约束 IOSTANDAD 属性 输出斜率属性 输出驱动强度属性 IBUF OBUFT 和 UF 的 PULLUP/PULLDOWN/KEEPE 差分终端属性 Virtex-5 I/O 资源 VHDL/Verilog 示例 关于 Virtex-5 I/O 所支持标准的具体指导原则 LVTTL ( 低压晶体管 - 晶体管逻辑 ) LVCMOS ( 低压互补金属氧化物半导体 ) LVDCI ( 低压数控阻抗 ) LVDCI_DV Virtex-5 用户指南

12 HSLVDCI ( 高速低压数控阻抗 ) PCIX PCI33 PCI66 ( 外设组件接口 ) GTL ( 射电收发器逻辑 ) GTL_DCI 用法 GTLP ( 射电收发器逻辑增强版 ) GTLP_DCI 用法 HSTL ( 高速收发器逻辑 ) HSTL_ I HSTL_ III HSTL_ I_18 HSTL_ III_18 HSTL_I_ HSTL_ I_DCI HSTL_ III_DCI HSTL_ I_DCI_18 HSTL_ III_DCI_ HSTL_ II HSTL_ IV HSTL_ II_18 HSTL_ IV_ HSTL_ II_DCI HSTL_ IV_DCI HSTL_ II_DCI_18 HSTL_ IV_DCI_ HSTL_ II_T_DCI HSTL_ II_T_DCI_ DIFF_HSTL_ II DIFF_HSTL_II_ DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_ DIFF_HSTL_I DIFF_HSTL_I_ DIFF_HSTL_I_DCI DIFF_HSTL_I_DCI_ HSTL I 类 差分 HSTL I 类 HSTL II 类 差分 HSTL II 类 HSTL III 类 HSTL IV 类 HSTL_II_T_DCI (1.5V) 分裂 Thevenin 终端 HSTL I 类 (1.8V) 差分 HSTL I 类 (1.8V) HSTL II 类 (1.8V) 差分 HSTL II 类 (1.8V) HSTL III 类 (1.8V) HSTL IV 类 (1.8V) HSTL_II_T_DCI_18 (1.8V) 分裂 Thevenin 终端 HSTL I 类 (1.2V) SSTL ( 线脚系列终端逻辑 ) SSTL2_I SSTL18_I SSTL2_I_DCI SSTL18_I_DCI SSTL2_II SSTL18_II SSTL2_II_DCI SSTL18_II_DCI DIFF_SSTL2_I DIFF_SSTL18_I DIFF_SSTL2_I_DCI DIFF_SSTL18_I_DCI DIFF_SSTL2_II DIFF_SSTL18_II DIFF_SSTL2_II_DCI DIFF_SSTL18_II_DCI SSTL2_II_T_DCI SSTL18_II_T_DCI SSTL2 I 类 (2.5V) 差分 SSTL2 I 类 (2.5V) SSTL2 II 类 (2.5V) 差分 SSTL2 II 类 (2.5V) SSTL2_II_T_DCI (2.5V) 分裂 Thevenin 终端 SSTL18 I 类 (1.8V) 差分 SSTL I 类 (1.8V) SSTL18 II 类 (1.8V) 差分 SSTL II 类 (1.8V) SSTL18_II_T_DCI (1.8V) 分裂 Thevenin 终端 差分终端 :DIFF_TEM 属性 LVDS 和扩展 LVDS ( 低压差分信令 ) 发射器终端 Virtex-5 用户指南

13 接收器终端 HyperTransport 协议 (HT) 低摆幅差分信令 (SDS) BLVDS ( 总线 LVDS) 差分 LVPECL ( 低压正发射极耦合逻辑 ) LVPECL 收发器终端 在同组中合并 I/O 标准的规则 V I/O 设计指导原则 I/O 标准设计规则 混合方法 同步开关输出限制 稀疏锯齿形 (Sparse-Chevron) 封装 标称 PCB 指标 PCB 结构 信号回流管理 负载迹线 功率分配系统设计 标称 SSO 极限值 实际 SSO 极限值与标称 SSO 极限值的关系 SSO 噪声的电气原理 寄生系数降额法 (PFDM) SSO 的加权平均计算 全器件 SSO 计算器 其他 SSO 假定条件 LVDCI 和 HSLVDCI 驱动器 组 第 7 章 : SelectIO 逻辑资源 简介 ILOGIC 资源 组合输入通路 输入 DD 概述 (IDD) OPPOSITE_EDGE 模式 SAME_EDGE 模式 SAME_EDGE_PIPELINED 模式 输入 DD 基元 (IDD) IDD 的 VHDL 和 Verilog 模板 ILOGIC 时序模型 ILOGIC 时序特性 ILOGIC 时序特性,DD 输入 / 输出延迟单元 (IODELAY) IODELAY 基元 IODELAY 端口 IODELAY 属性 IODELAY 时序 递增 / 递减操作后的稳定性 IODELAY 的 VHDL 和 Verilog 实例模板 IODELAY 转换时间使用模型 IDELAYCTL 概述 IDELAYCTL 基元 IDELAYCTL 端口 IDELAYCTL 时序 Virtex-5 用户指南

14 IDELAYCTL 位置 IDELAYCTL 用法及设计指导原则 OLOGIC 资源 组合输出数据和三态控制通路 输出 DD 概述 (ODD) OPPOSITE_EDGE 模式 SAME_EDGE 模式 随路时钟 输出 DD 基元 (ODD) ODD 的 VHDL 和 Verilog 模板 OLOGIC 时序模型 时序特性 第 8 章 : 高级 SelectIO 逻辑资源 简介 输入串并转换逻辑资源 (ISEDES) ISEDES 基元 ISEDES 端口 寄存输出 - Q1 到 Q Bitslip 操作 - BITSLIP 时钟使能输入 - CE1 和 CE 高速时钟输入 - CLK 分频时钟输入 - CLKDIV 来自 的串行输入数据 - D 选通存储器接口的高速时钟 - OCLK ISEDES 属性 BITSLIP_ENABLE 属性 DATA_ATE 属性 DATA_WIDTH 属性 INTEFACE_TYPE 属性 NUM_CE 属性 SEDES_MODE 属性 ISEDES 宽度扩展 扩展串并转换器位宽的指导原则 ISEDES 延迟 ISEDES 时序模型和参数 时序特性 :1 SD ISEDES ISEDES 的 VHDL 和 Verilog 实例模板 BITSLIP 子模块 Bitslip 操作 Bitslip 时序模型和参数 输出并串转换逻辑资源 (OSEDES) 数据并串转换器 三态并串转换 OSEDES 基元 OSEDES 端口 数据通路输出 - OQ 三态控制输出 - TQ 高速时钟输入 - CLK 分频时钟输入 - CLKDIV 并行数据输入 - D1 到 D Virtex-5 用户指南

15 输出数据时钟使能 - OCE 并行三态输入 - T1 到 T 三态信号时钟使能 - TCE OSEDES 属性 DATA_ATE_OQ 属性 DATA_ATE_TQ 属性 DATA_WIDTH 属性 SEDES_MODE 属性 TISTATE_WIDTH 属性 OSEDES 宽度扩展 扩展并串转换器位宽的指导原则 OSEDES 延迟 OSEDES 时序模型和参数 时序特性 OSEDES 的 VHDL 和 Verilog 实例模板 索引 Virtex-5 用户指南

16 Virtex-5 用户指南

17 前言 关于本指南 本技术文档介绍 Virtex -5 架构 有关 Virtex-5 系列 FPGA 的最新完整技术文档可以从 Xilinx 网站获得, 网址是 其他技术文档 还可以从 下载下列技术文档 Virtex-5 系列概述本概述简要介绍 Virtex-5 系列的功能和产品选择 Virtex-5 数据手册 : 直流和开关特性本数据手册包含 Virtex-5 系列的直流和开关特性指标 Virtex-5 ocketio GTP 收发器用户指南本指南介绍 Virtex-5 LXT 和 SXT 平台器件中提供的 ocketio GTP 收发器 Virtex-5 三态以太网媒体访问控制器用户指南本指南介绍 Virtex-5 LXT 和 SXT 平台器件中提供的专用三态以太网媒体访问控制器 用于 PCI Express 设计的 Virtex-5 集成端点模块用户指南本指南介绍兼容 PCI Express 的 Virtex-5 LXT 和 SXT 平台器件中的集成端点模块 XtremeDSP 设计考虑因素本指南介绍 XtremeDSP Slice, 并包含使用 DSP48E 的参考设计 Virtex-5 配置指南本配置指南包罗万象, 包含有关配置接口 ( 串行和 SelectMAP) 比特流加密 边界扫描和 JTAG 配置 重配置技术以及通过 SelectMAP 和 JTAG 接口读回的章节 Virtex-5 系统监视器用户指南本指南简要介绍所有 Virtex-5 器件中提供的系统监视器功能 Virtex-5 用户指南 17

18 第章 : Virtex-5 封装技术规范本规范包含器件 / 封装组合和最大 I/O 数表 引脚定义表 管脚布局表 管脚图 机械图和热性能技术规范 Virtex-5 PCB 设计指南本指南提供有关 Virtex-5 器件的 PCB 设计的信息, 重点讲述在 PCB 和接口层制定设计决策的策略 其他支持资源 若要搜索硅片数据库和软件问题解答或者在 WebCase 中创建技术支持案例, 请访问 Xilinx 的网站, 网址是 : 排版约定 本技术文档使用以下排版约定, 并举例说明各项约定 约定意义或用途示例 斜体字 引用其他技术文档 强调文字 有关详情, 请见 Virtex-5 配置指南 地址 (F) 在时钟事件 2 之后方可置为有效 下划线文字指示网页链接 联机技术文档 本技术文档使用以下约定 : 约定意义或用途示例 蓝色文字 红色文字 当前技术文档某位置的交叉引用链接 另一技术文档某位置的交叉引用链接 详情请见 其他技术文档 部分 详情请参考第 2 章 时钟管理技术 请见 Virtex-5 数据手册 中的图 5 蓝色下划线文字网站超级链接 ( 网址 ) 请转到 查阅最新技术文档 18 Virtex-5 用户指南

19 第 1 章 时钟资源 全局和区域时钟 全局时钟 为时钟控制之目的, 每个 Virtex-5 器件分成若干个时钟区域 区域数因器件大小而异, 从最小器件的八个区域到最大器件的 24 个区域 每个 Virtex-5 器件有 32 条全局时钟线, 它们可以对整个器件上的所有顺序资源 (CLB Block AM CMT 和 I/O) 进行时钟控制, 并且还可以驱动逻辑信号 可以将这 32 条全局时钟线中的任何十条用于任意区域 全局时钟线仅由一个全局时钟缓冲器驱动, 该全局时钟缓冲器还可用作时钟使能电路或无毛刺信号的多路复用器 它可以在两个时钟源之间进行选择, 还可以切离其中一个失效的时钟源 一个全局时钟缓冲器常常由一个时钟管理模块 (CMT) 驱动, 以消除时钟分配延迟或调整其相对于另一时钟的延迟 全局时钟多于 CMT, 但一个 CMT 常常可驱动多个全局时钟 区域时钟和 I/O 时钟 每区域有两个区域时钟缓冲器和四个区域时钟树 除了中心列中的某些组 (bank) 以外, 一个 Virtex-5 I/O 组恰好横跨一个区域 大小与区域完全相同的每个组含有四个 clockcapable 时钟输入 其中每个输入可以差分驱动或单端驱动同一组或区域中的四个 I/O 时钟和两个区域时钟 另外, 区域时钟可以驱动相邻区域中的区域时钟树 如果 clockcapable I/O 由单端时钟驱动, 则时钟必须连接到差分 clock capable 引脚对的正 (P) 端 负 (N) 端可以用作通用 I/O 或者空出不连接 通过对区域时钟缓冲器进行编程可对输入时钟的频率以 1 到 8 的任意整数进行分频 这一功能与 中的可编程串行器 / 解串器 ( 请见第 8 章 高级 SelectIO 逻辑资源 ) 配合, 使源同步系统无需使用附加逻辑资源即可跨时钟域 第三种时钟控制资源是 I/O 时钟, 其速度非常快, 可用于局部化的 I/O 串行器 / 解串器电路 请见第 8 章 高级 SelectIO 逻辑资源 Virtex-5 用户指南 19

20 第 1 章 : 时钟资源 全局时钟控制资源 全局时钟输入 全局时钟是一种专用互连网络, 是专为覆盖对 FPGA 中各种资源的所有时钟输入设计的 这些网络的设计旨在降低歪斜 占空比失真和功耗并提高抖动容限 其设计目的还在于支持甚高频信号 了解全局时钟的信号通路可以加深对各种全局时钟资源的理解 全局时钟控制资源和网络由以下通路和组件构成 : 全局时钟输入 全局时钟缓冲器 时钟树和时钟网 - GCLK 时钟区域 Virtex-5 FPGA 包含专用的全局时钟输入位置, 这些输入位置即使不用作时钟输入, 也可用作常规用户 I/O 每个器件有 20 个全局时钟输入 时钟输入可以按任意 I/O 标准配置, 包括差分 I/O 标准 每个时钟输入可以是单端输入, 也可以是差分输入 如果需要, 全部 20 个时钟输入都可以是差分输入 当用作输出时, 全局时钟输入引脚可以按任意输出标准配置 每个全局输入引脚可支持任何单端或差分输出标准 全局时钟输入缓冲器基元 表 1-1 中的基元是输入时钟 I/O 输入缓冲器的不同配置 表 1-1: 节能时钟门控 时钟缓冲器基元 基元输入输出描述 IBUFG I O 单端 I/O 的输入时钟缓冲器 IBUFGDS I IB O 差分 I/O 的输入时钟缓冲器 通过将 IOSTANDAD 属性设置成所需标准, 这两个基元与 Virtex-5 I/O 资源配合工作 有关可用 I/O 标准的完整列表, 请查阅第 6 章的表 6-39 I/O 兼容性 Virtex-5 时钟架构提供一种直截了当的方法, 为降低设计中某些部分的功耗而实现时钟门控 多数设计都包含若干未使用的 BUFGMUX 资源 一个时钟可以驱动多个 BUFGMUX 输入, 而相互间同步的 BUFGMUX 输出则可以驱动截然不同的逻辑区域 例如, 如果将要求始终运行的全部逻辑都限制在几个时钟控制区域, 则一个 BUFGMUX 输出就可以驱动这些区域 翻转另一 BUFGMUX 的使能, 可以为停止可能节能的逻辑区域中的动态功率消耗提供一种简单的方法 20 Virtex-5 用户指南

21 全局时钟控制资源 全局时钟缓冲器 XPower 工具估计节能情况, 通过翻转 BUFGMUX 的使能或者将相应时钟网的频率设置为 0 MHz 来计算差值 每个 Virtex-5 器件有 32 个全局时钟缓冲器 每半个晶片 ( 上半 / 下半 ) 包含 16 个全局时钟缓冲器 一个全局时钟输入可以从差分输入引脚对的 P 端直接连接到器件同一半 ( 上半或下半 ) 中的任意全局时钟缓冲器的输入 每个差分全局时钟引脚对可以连接到 PCB 上的一个差分或单端时钟 如果使用单端时钟, 则必须使用引脚对的 P 端, 因为只有这一引脚上存在直接连接 有关引脚命名的约定, 请参阅 Virtex-5 封装技术规范 必须将一个单端时钟连接到差分全局时钟引脚的正 (P) 端 如果单端时钟连接到差分引脚对的 P 端, 则不能用其 N 端作为另一个单端时钟引脚 不过, 可以将其用作普通 I/O Virtex-5 器件上的 20 个全局时钟引脚可以连接到 20 个差分电路板时钟或 20 个单端电路板时钟 全局时钟缓冲器允许各种时钟源 / 信号源接入全局时钟树和网 可以输入全局时钟缓冲器的源包括 : 全局时钟输入 时钟管理模块 (CMT) 输出, 包括 : 数字时钟管理器 (DCM) 锁相环 (PLL) 其他全局时钟缓冲器输出 通用互连全局时钟缓冲器只能由同半个晶片 ( 上半 / 下半 ) 中的源驱动 所有全局时钟缓冲器都可以驱动 Virtex-5 器件中的全部时钟区域 ( 无需遵守 Virtex-II 和 Virtex-II Pro FPGA 的主要 / 次要规则 ), 但是, 在一个时钟区域中仅能驱动十个不同的时钟 一个时钟区域 (20 个 CLB) 是由上十个 CLB 行和下十个 CLB 行组成的时钟树的一个枝 一个时钟区域仅横跨器件的一半 时钟缓冲器的设计允许将其配置成一个具有两个时钟输入的同步或异步无毛刺信号 2:1 多路复用器 Virtex-5 控制引脚提供了广泛的功能性和可靠的输入切换性能 以下各小节详述 Virtex-5 时钟缓冲器的各种配置 基元和使用模型 Virtex-5 用户指南 21

22 第 1 章 : 时钟资源 全局时钟缓冲器基元 表 1-2 中的基元是全局时钟缓冲器的不同配置 表 1-2: 全局时钟缓冲器基元 BUFGCTL 基元输入输出控制 BUFGCTL I0 I1 O CE0 CE1 IGNOE0 IGNOE1 S0 S1 BUFG I O - BUFGCE I O CE BUFGCE_1 I O CE BUFGMUX I0 I1 O S BUFGMUX_1 I0 I1 O S BUFGMUX_VITEX4 (2) I0 I1 O S 注 : 1. 所有基元均出自 BUFGCTL 的软件预设置 2. BUFGMUX_VITEX4 是从 Virtex-4 系列沿用下来的传统基元名称 图 1-1 所示 BUFGCTL 基元可以在两个异步时钟之间切换 所有其他全局时钟缓冲器基元均出自 BUFGCTL 的某些配置 ISE 软件工具可管理所有这些基元的配置 BUFGCTL 具有 S0 S1 CE0 和 CE1 四条选择线 它还有 IGNOE0 和 IGNOE1 两条附加控制线路 这六条控制线路用于控制输入 I0 和 I1 BUFGCTL IGNOE1 CE1 S1 I1 O I0 S0 CE0 IGNOE0 ug190_1_01_ 图 1-1: BUFGCTL 基元 22 Virtex-5 用户指南

23 全局时钟控制资源 BUFGCTL 的设计目的是在两个时钟输入之间切换而不会产生毛刺信号 当目前所选时钟在 S0 和 S1 变化后从 High 转为 Low 时, 输出保持为 Low, 直到另一 ( 待选 ) 时钟从 High 转为 Low 然后, 新的时钟开始驱动输出 BUFGCTL 的默认配置是对下降沿敏感, 并且在输入切换之前保持为 Low BUFGCTL 也可以对上升沿敏感, 并且在输入切换之前保持为 High 在某些应用中, 并不需要前述条件 将 IGNOE 引脚置为有效会忽略 BUFGCTL 检测在两个时钟输入之间进行切换的条件 换言之, 将 IGNOE 置为有效会使多路复用器在选择引脚变化的瞬间切换输入 IGNOE0 使输出在选择引脚变化时立即切离 I0 输入, 而 IGNOE1 则使输出在选择引脚变化时立即切离 I1 输入 输入时钟的选择需要将一个 选择 对 (S0 和 CE0 或者 S1 和 CE1) 置为 High 有效 如果 S 和 CE 二者之一未置为 High 有效, 就不会选择所需的输入 在正常操作中, 并不希望将 S 对和 CE 对二者 ( 全部四条选择线 ) 同时置为 High 有效 通常仅将 选择 对的一个引脚用作选择线, 而将另一引脚固定为 High 真值表如表 1-3 所示 表 1-3: 时钟资源真值表 CE0 S0 CE1 S1 O X I0 1 1 X 0 I0 0 X 1 1 I1 X I 旧输入 (1) 注 : 1. 旧输入是指获得此状态之前的有效输入时钟 2. 对于所有其他状态, 输出变为 INIT_OUT 的值并且不翻转 虽然 S 和 CE 二者都用于选择所需输出, 但其中各引脚的行为略有不同 当使用 CE 切换时钟时, 时钟选择的变化会比使用 S 时更快 违反 CE 引脚的建立 / 保持时间会在时钟输出端造成毛刺信号 另一方面, 使用 S 引脚允许用户在两个时钟输入之间切换而无须顾及建立 / 保持时间 这样不会导致毛刺信号 请见 BUFGMUX_VITEX4 CE 引脚的设计允许从 Virtex-II 和 Virtex-II Pro FPGA 向后兼容 Virtex-5 用户指南 23

24 第 1 章 : 时钟资源 图 1-2 中的时序图用 BUFGCTL 基元说明各种时钟切换条件 速度指标中明确提供了确切的时序参数 I I1 CE0 T BCCCK_CE CE1 S0 S1 IGNOE0 IGNOE1 T BCCKO_O TBCCKO_O T BCCKO_O O at I0 Begin I1 Begin I0 ug190_1_02_ 图 1-2: BUFGCTL 时序图 在时间事件 1 之前, 输出 O 为输入 I0 在时间事件 1 处上升沿之前的 T BCCCK_CE 时段,CE0 和 S0 均置为 Low 无效 几乎在同时,CE1 和 S1 均置为 High 有效 在时间事件 3 之后的 T BCCKO_O 时段, 输出 O 为输入 I1 这发生在 I0 ( 事件 2) 从 High 向 Low 转换紧接 I1 从 High 向 Low 转换之后 在时间事件 4 处,IGNOE1 置为有效 在时间事件 5 处,CE0 和 S0 置为 High 有效, 而 CE1 和 S1 置为 Low 无效 在时间事件 6 之后的 T BCCKO_O 时段, 输出 O 在不要求 I1 从 High 向 Low 转换的情况下从 I1 切换到 I0 BUFGCTL 的其他功能有 : 在配置之后但在器件运行之前, 预选 I0 和 I1 输入 可以将配置后的初始输出选定为 High 或 Low 仅用 CE0 和 CE1(S0 和 S1 固定为 High) 选择时钟, 无须等待预选的时钟从 High 向 Low 转换即可改变时钟选择 24 Virtex-5 用户指南

25 全局时钟控制资源 表 1-4 概述了 BUFGCTL 基元的属性 表 1-4: BUFG BUFGCTL 属性 属性名称描述可能值 INIT_OUT PESELECT_I0 PESELECT_I1 将 BUFGCTL 输出初始化为配置后的指定值 设定正沿或负沿的行为 设定改变时钟选择时的输出电平 0 ( 默认 ) 1 如果为 TUE, 则 BUFGCTL 输出将使用配置后 FALSE ( 默认 ) 的 I0 输入 (1) TUE 如果为 TUE, 则 BUFGCTL 输出将使用配置后 FALSE ( 默认 ) 的 I1 输入 (1) TUE 注 : 1. 两个 PESELECT 属性不能同时为 TUE 2. 可用位置约束 BUFG 其实就是具有一个时钟输入和一个时钟输出的时钟缓冲器 此基元在 BUFGCTL 的基础上将某些引脚连接到逻辑 High 或 Low 图 1-3 所示为 BUFG 与 BUFGCTL 的关系 可以对 BUFG 使用位置约束 V DD GND GND IGNOE1 CE1 S1 BUFG I O V DD I I1 I0 O V DD S0 V DD CE0 GND IGNOE0 ug190_1_03_ 图 1-3: BUFG 作为 BUFGCTL 如图 1-4 中的时序图所示, 输出是跟随在输入之后 BUFG(I) BUFG(O) T BCCKO_O ug190_1_04_ 图 1-4: BUFG 时序图 Virtex-5 用户指南 25

26 第 1 章 : 时钟资源 BUFGCE 和 BUFGCE_1 与 BUFG 不同,BUFGCE 是具有一个时钟输入 一个时钟输出和一条时钟使能线的时钟缓冲器 此基元在 BUFGCTL 的基础上将某些引脚连接到逻辑 High 或 Low 图 1-5 所示为 BUFGCE 与 BUFGCTL 的关系 可以对 BUFGCE 和 BUFGCE_1 使用位置约束 CE BUFGCE BUFGCE as BUFGCTL IGNOE1 V DD CE1 GND GND S1 I O V DD I I1 I0 O V DD S0 CE CE0 GND IGNOE0 ug190_1_05_ 图 1-5: BUFGCE 作为 BUFGCTL BUFGCE 的切换条件与 BUFGCTL 的相似 如果 CE 输入在后续上升时钟沿之前为 Low, 则下一个时钟脉冲不通过时钟缓冲器, 输出保持为 Low 在下一个时钟 High 脉冲期间, CE 的任何电平变化都不起作用, 直到时钟转换为 Low 禁用时钟后, 输出保持为 Low 不过, 在禁用时钟的过程中, 它会完成时钟 High 脉冲 因为时钟使能线使用 BUFGCTL 的 CE 引脚, 所以选择信号必须满足建立时间要求 违反这一建立时间可能导致毛刺信号 图 1-6 所示为 BUFGCE 的时序图 BUFGCE(I) BUFGCE(CE) T BCCCK_CE BUFGCE(O) T BCCKO_O ug190_1_06_ 图 1-6: BUFGCE 时序图 除了切换条件外,BUFGCE_1 与 BUFGCE 相似 如果 CE 输入在后续下降时钟沿之前为 Low, 则下一个时钟脉冲不通过时钟缓冲器, 输出保持为 High 在下一个时钟 Low 脉冲期间,CE 的任何电平变化都不起作用, 直到时钟转换为 High 禁用时钟后, 输出保持为 High 不过, 在禁用时钟的过程中, 它会完成时钟 Low 脉冲 图 1-7 所示为 BUFGCE_1 的时序图 26 Virtex-5 用户指南

27 全局时钟控制资源 BUFGCE_1(I) BUFGCE_1(CE) T BCCCK_CE BUFGCE_1(O) T BCCKO_O ug190_1_07_ 图 1-7: BUFGCE_1 时序图 BUFGMUX 和 BUFGMUX_1 BUFGMUX 是具有两个时钟输入 一个时钟输出和一条选择线的时钟缓冲器 此基元在 BUFGCTL 的基础上将某些引脚连接到逻辑 High 或 Low 图 1-8 所示为 BUFGMUX 与 BUFGCTL 的关系 可以对 BUFGMUX 和 BUFGCTL 使用位置约束 S GND V DD IGNOE1 CE1 S1 BUFGMUX I1 I0 O I1 I0 O S V DD GND S0 CE0 IGNOE0 ug190_1_08_ 图 1-8: BUFGMUX 作为 BUFGCTL 因为 BUFGMUX 用 CE 引脚作为选择引脚, 所以在使用选择功能时必须满足建立时间要求 违反这一建立时间可能导致毛刺信号 BUFGMUX 的切换条件与 BUFGCTL 上 CE 引脚的相同 图 1-9 所示为 BUFGMUX 的时序图 S T BCCCK_CE I0 I1 O T BCCKO_O begin switching using I1 T BCCKO_O ug190_1_09_ 图 1-9: BUFGMUX 时序图 Virtex-5 用户指南 27

28 第 1 章 : 时钟资源 在图 1-9 中 : 当前时钟是 I0 S 为 High 有效 如果 I0 当前为 High, 则多路复用器等待将 I0 置为 Low 无效 一旦 I0 为 Low, 则多路复用器输出保持为 Low, 直到 I1 从 High 转为 Low 当 I1 从 High 转为 Low 时, 输出切换到 I1 如果满足了建立 / 保持要求, 输出上就不会出现毛刺信号或短脉冲 BUFGMUX_1 对上升沿敏感, 并且在输入切换之前保持为 High 图 1-10 所示为 BUFGMUX_1 的时序图 可以对 BUFGMUX 和 BUFGMUX_1 使用位置约束 S TBCCCK_CE I0 I1 O TBCCKO_O ug190_1_10_ 图 1-10: BUFGMUX_1 时序图 在图 1-10 中 : 当前时钟是 I0 S 置为 High 有效 如果 I0 当前为 Low, 则多路复用器等待将 I0 置为 High 有效 一旦 I0 为 High, 则多路复用器输出保持为 High, 直到 I1 从 Low 转为 High 当 I1 从 Low 转为 High 时, 输出切换到 I1 如果满足了建立 / 保持要求, 输出上就不会出现毛刺信号或短脉冲 BUFGMUX_VITEX4 BUFGMUX_VITEX4 是具有两个时钟输入 一个时钟输出和一条选择线的时钟缓冲器 此基元在 BUFGCTL 的基础上将某些引脚连接到逻辑 High 或 Low 图 1-11 所示为 BUFGMUX_VITEX4 与 BUFGCTL 的关系 28 Virtex-5 用户指南

29 全局时钟控制资源 S GND V DD IGNOE1 CE1 S1 BUFGMUX_VITEX4 I1 I0 O I1 I0 O S V DD GND S0 CE0 IGNOE0 ug190_1_11_ 图 1-11: BUFGMUX_VITEX4 作为 BUFGCTL BUFGMUX_VITEX4 使用 S 引脚作为选择引脚 S 可随时切换而不引起毛刺 S 上的建立 / 保持时间用于确定输出是否在切换到新时钟之前传送预选时钟的一个附加脉冲 在建立时间 T BCCCK_S 之前以及在 I0 从 High 向 Low 转换之前, 如果 S 如图 1-12 所示变化, 则输出不会传送 I0 的附加脉冲 如果 S 在其保持时间后发生变化, 则输出会传送一个附加脉冲 如果 S 违反建立 / 保持要求, 则输出可能传送附加脉冲, 但不会产生毛刺 在任一情况下, 输出都会在较慢时钟的三个时钟周期内转换到新时钟 S0 和 S1 的建立 / 保持要求是对下降沿 ( 设 INIT_OUT = 0) 而言, 不像 CE0 和 CE1 的建立 / 保持要求那样是对上升沿而言 BUFGMUX_VITEX4 的切换条件与 BUFGCTL 上 S 引脚的相同 图 1-12 所示为 BUFGMUX_VITEX4 的时序图 S I0 I1 O T BCCKO_O T BCCKO_O ug190_1_12_ 图 1-12: BUFGMUX_VITEX4 时序图 BUFGMUX_VITEX4 基元的其他功能有 : 在配置之后预选 I0 和 I1 输入 可以将配置后的初始输出选定为 High 或 Low Virtex-5 用户指南 29