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墩麴
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1 崑山科技大學電子工程系四技部專題研究報告電流記憶體及其高階曲線之應用及量測吳保興黃俊傑學生 : 李韋承指導教授 : 陳朝烈老師中華民國九十五年五月

2 目錄摘要...I 表目錄...II 圖目錄...II 第一章緒論...1 第二章專題實務 Current Mirrors Layouts(N 型 ) Current Mirrors Layouts(P 型 ) 乘法器 (Multiplication)...13 第三章電流鏡運用基本電流鏡串疊電流鏡改良式威爾森電流鏡...20 第四章晶片測量 4.1 DEFUZZY 量測 FPAA 量測...25 第五章結論...37 參考文獻...38

3 摘要本專題是我們實現一個高取樣頻率及低誤差的電流記憶體 (Current Memory) 對一個電流記憶體性能好壞的基本因素為精確度取樣速度及輸出阻抗, 對於好的電流記憶體來說, 前述三者越大越好第一顆 ic 我們利用電流鏡方式實現一電流模式的 defuzzy 為實現濾波器和 defuzzification 的功能, 且可配合第二顆 ic FPAA 進行測量以達到 fuzzy 模式第二顆 ic 為嘗試使用電流記憶體實現一電流模式之 FPAA, 並發展出相關的設計方法藉由這樣的 FPAA 當作類比或混合訊號 IC 設計與驗證的雛形平台對於晶片訊號之量測, 我們採用的策略為 I-V 與 V-I 轉換, 因此為了方便測試與驗證,IC 內加入偏壓電路和 V-I 轉換電路及重排電路, 以符合可測試性設計的精神 I

4 表目錄表規格與實測結果表圖目錄圖電路圖架構....3 圖 N 型疊接電流鏡 (schematic)..4 圖 N 型疊接電流鏡 (layout)....4 圖額外元件電路圖....5 圖 N 型疊接電流鏡 Corner TT 圖 N 型疊接電流鏡 Corner FF...6 圖 N 型疊接電流鏡 Corner SS...7 圖 P 型疊接電流鏡 (schematic) 圖 P 型電流鏡電晶體擺放位子圖 P 型疊接電流鏡 (layout) 圖額外元件電路圖...10 圖 P 型疊接電流鏡 Corner TT...11 圖 P 型疊接電流鏡 Corner FF 圖 P 型疊接電流鏡 Corner SS 圖乘法器 (Schematic) 圖乘法器 (layout) 圖乘法器模擬圖圖基本電流鏡電路圖圖基本電流鏡 (layout) 圖圖基本電流鏡模擬圖圖串疊電流鏡電路圖圖串疊電流鏡 (layout) 圖圖串疊電流鏡模擬圖圖改良式威爾森電流鏡電路圖圖改良式威爾森電流鏡 (layout) 圖圖改良式威爾森電流鏡模擬圖圖 defuzzy 測試環境圖 defuzzy 晶片照相圖 defuzzy 量測結果圖 defuzzy post-simulation 結果圖 IC 完整架構圖 (FPAA) 圖五對五重排電路 (PSB)...28 II

5 圖高階函數 LR memory cell(.) 的架構圖, 令 Lm = Rm = m 圖電壓轉電流模擬結果..29 圖重排電路輸入波形圖重排電路輸出波形圖加 / 減法電路 (SUB) 模擬結果.. 31 圖取最大值電流 (MAX) 模擬結果.32 圖取最小值電流 (MIN) 模擬結果...32 圖除法器電路 (DIV, 以平方和開根 ) 模擬結果圖 LR 函數高度 (LR(x)) 模擬結果 33 圖 LR memory cell(.) 模擬結果.. 33 圖 LR memory cell(.) 模擬結果.. 34 圖 A00 A01 LR Memory cell(.) 電路模擬圖 min(a00, A01) 模擬結果. 34 圖佈局圖圖 ix 輸入波形...36 圖 clk 跟 vd 的輸入波形 36 圖輸出波形與 VD 比較圖...37 III

6 緒論在類比積體電路的設計中, 主要分為電壓模式及電流模式而電壓模式設計方式一直也是主流, 但近年來隨著 SoC 發展的趨勢, 而有所改觀現在的設計主流都是朝向低電壓及低功率, 對於電壓模式的設計而言是一種挑戰然而許多類比電路中的訊號有很多是以電流的方式來實現, 也符合了低電壓與低功率的環境, 因此也吸引越來越多的相關研究及投入在許多類比電路中, 有許多訊號是以電流來表示, 例如 ADC 生醫訊號取樣濾波器感應器 (CCD sensor, temperature Sensor, ) 等等本專題利用學長設計的 ic 來測試一個高速度取樣頻率及低誤差的電流記憶體當電流記憶體不斷輸入電流, 而卻只要知道其中某一小段的電流值的變化, 可以利用電流記憶體來鎖住那其中某一小段的電流值加以分析, 並進行類比訊號處理在物理上由於電流並不像電壓直接是由電荷構成, 要將電流訊號儲存必須轉換為電壓之後儲存, 再來進行處理或運算, 等要使用運算結果時再將電壓轉換為電流, 這樣轉換的過程造成的誤差較大, 而且耗費電路面積以及降低效能為了驗證所提出之電流記憶體, 實驗並且以電流模式算術運算之直流數學函數為例, 將函數之輸入參數以電流訊號儲存, 便成為電流 1

7 模式之曲線函數記憶體這樣的曲線函數可以作為訊號處理的重要基本元件之一 2

8 第二章專題實務 2.1 題目 : Current Mirrors Layouts(N 型 ) 圖電路圖架構原理 :Vn=Vgs0+Vx=Vgs3+Vy if(w/l)3/(w/l)0=(w/l)2/(w/l)1 Vgs3=Vgs0 Vx=Vy Iout IREF 3

9 圖 N 型疊接電流鏡 (schematic) Dummy Dummy 圖 N 型疊接電流鏡 (layout) Layout 中多加了 Dummy gate, 用來減低 etching 偏差的危險, 注意電流走向盡量相同, 並且避免很長的 gate poly interconnection 可減少寄生電容 4

10 1. 外加元件使用軟體 :hspice ************************************* Iin iin 0 dc=0 sin 64u 64u 0.5Meg 200n min2 in iin vdd! vdd! pch w=15u l=400n min1 iin iin vdd! vdd! pch w=15u l=400n mout out out vdd! vdd! pch w=15u l=400n.tran 0.5n 3u.TEMP OP.save.OPTION NUMDGT=5 INGOLD=2 ARTIST=2 PSF=2 post.print i1(min2) par('i1(min2)-i1(mout)').end ****************************************** 說明 : 加入元件來模擬電流鏡真正的行為出來, 因此不是直接給理想輸入電流源, 而是一個 simple 電流鏡模擬 2. 額外元件電路圖 Vdd Vdd Iin Min1 Min2 in N 型 out Mout Error=Ids(mout)-Ids(min2) 圖額外元件電路圖 5

11 3. 模擬圖給一組電流訊號 :sin 64u 64u 0.5Meg 200n [0,128uA] 頻率 :0.5Meg 誤差 [error]:1ua( 才有價值 ) Min2:in Mout:out error 圖 Corner TT Min2:in Mout:out error 圖 Corner FF 6

12 Min2:in Mout:out error 圖 Corner SS layout 後的 post-simulation 如 :TT,FF,SS 圖我們發現輸入與輸出誤差是很小 7

13 2.2 題目 : Current Mirrors Layouts(P 型 ) 圖 P 型疊接電流鏡 (schematic) M0 M1 M2 M3 M5 M4 M2 M3 M5 M4 M0 M1 M5 M4 M0 M1 M2 M3 圖 P 型電流鏡電晶體擺放位子注意 : 每個電晶體 W=30u 很大, 分成 3 份 10w 在考慮對稱性和電流走向 8

圖 2.2.3 P 型疊接電流鏡 (layout) 1. 外加元件 Hspice 模擬程式如下 : ************************************* Iin vdd! Iin dc=0 sin 64u 64u 0.5Meg 200n min1 iin iin gnd! gnd! nch w=30u l=350n min2 in iin gnd! gnd! nch w=30u l=350n mout1 out1 out1 gnd!

14 圖 P 型疊接電流鏡 (layout) 1. 外加元件 Hspice 模擬程式如下 : ************************************* Iin vdd! Iin dc=0 sin 64u 64u 0.5Meg 200n min1 iin iin gnd! gnd! nch w=30u l=350n min2 in iin gnd! gnd! nch w=30u l=350n mout1 out1 out1 gnd! gnd! nch w=30u l=350n mout2 out2 out2 gnd! gnd! nch w=30u l=350n.tran 0.5n 3u.TEMP OP.save.OPTION NUMDGT=5 INGOLD=2 ARTIST=2 PSF=2 post.print i1(min2) i1(mout1) i1(mout2) par('i(min2)-i1(mout1)') par('i(min2)-i1(mout2)') 9

15 .end ******************************************** 說明 : 一樣給 simple 電流鏡模擬 2. 額外元件電路圖 Vdd Iin Mout2 in P 型 Out2 Min1 Min2 Out1 Mout1 Error=Ids(min2)-Ids(mout2) Error=Ids(min2)-Ids(mout1) 圖額外元件電路圖 10

16 3. 模擬圖給一組電流訊號 :sin 64u 64u 0.5Meg 200n [0,128uA] 頻率 :0.5Meg 誤差 [error]:1ua( 才有價值 ) Min2:in Mout1:out1 Mout2:out2 error 圖 Corner TT Min2:in Mout1:out1 Mout2:out2 error 圖 Corner FF 11

Min2:in Mout1:out1 Mout2:out2 error 圖 2.2.7 Corner SS P 型疊接電流鏡, 上面三個圖 TT FF SS 跑出來的 post- simulation, 在 TT 模擬圖

17 Min2:in Mout1:out1 Mout2:out2 error 圖 Corner SS P 型疊接電流鏡, 上面三個圖 TT FF SS 跑出來的 post- simulation, 在 TT 模擬圖 (in) 的值和 (out) 的值它們之間的誤差非常小 Gate 之間的接點是用 Metal 來接, 且每一顆 MOS 折完後放的位置都很平均對稱使得電流的流向很平均的流出來, 我們設定誤差要小於 <1uA 缺點就是面積會很大 12

18 2.3 題目 : 乘法器 (Multiplication) 簡介 : 輸入為二進位數值 X 與 Y, 輸出為二進位數值 Z, 被乘數 (mulitiplicand)x=x3x2x1x0, 乘數 (multiplier)y=y3y2y1y0, 乘積 (product)z=z7z6z5z4z3z2z1z0 圖乘法器 (Schematic) 13

7個 F-A 與 1個 10 個 8to1 H-A 2 進位圖 2.3.2 乘法器(layout) 設計後大小:長 114u 寬 80u 驗證 DRC LVS 都過後接著跑 PEX 轉成 HSPICE 黨給 8 組訊號看結果是否正確 Hspice 模擬程式乘法器如下: *********************************** Va x0 0 pulse(0v 3.

19 7個 F-A 與 1個 10 個 8to1 H-A 2 進位圖乘法器(layout) 設計後大小:長 114u 寬 80u 驗證 DRC LVS 都過後接著跑 PEX 轉成 HSPICE 黨給 8 組訊號看結果是否正確 Hspice 模擬程式乘法器如下: *********************************** Va x0 0 pulse(0v 3.3v 10u 0u 0u 10u 20u) Vb x1 0 pulse(0v 3.3v 20u 0u 0u 20u 40u) Vc x2 0 pulse(0v 3.3v 40u 0u 0u 40u 80u) Vd x3 0 pulse(0v 3.3v 80u 0u 0u 80u 160u) Ve y0 0 pulse(0v 3.3v 10u 0u 0u 15u 25u) Vf y1 0 pulse(0v 3.3v 20u 0u 0u 30u 50u) Vg y2 0 pulse(0v 3.3v 40u 0u 0u 60u 100u) Vh y3 0 pulse(0v 3.3v 80u 0u 0u 120u 200u).OP.TRAN 0.1u 200u.MEAS TRAN POWER AVG POWER.OPTIONS POST.PRINT TRAN.lib 'F:\avanti\lib\mm0355v.l' TT.end 14

圖 2.3.3 模擬圖結果 : 第一個被乘數 x3x2x1x0=0110=6 乘數 y3y2y1y0=0101=5 乘積 z7z6z5z4z3z2z1z0=00011110=30!

20 圖模擬圖結果 : 第一個被乘數 x3x2x1x0=0110=6 乘數 y3y2y1y0=0101=5 乘積 z7z6z5z4z3z2z1z0= =30!! 成功第二個被乘數 x3x2x1x0=1110=14 乘數 y3y2y1y0=1111=15 乘積 z7z6z5z4z3z2z1z0= =2!! 錯誤正常為 =210 檢討 : 當初在設計乘法器為了縮小空間, 所以 VDD 只打一層沒考慮到每個電晶體流過電壓, 原理就如同一個水管管子越小, 分出去之後到了末端 MOS 的電壓過小, 高位元顯示錯誤的訊號, 記取這次的經驗在設計下個電路會更加注意 15

21 第三章電流鏡運用 3.1 基本電流鏡 1. 電路圖圖基本電流鏡電路圖以下我們藉由 SPICE 模擬之結果觀察當 M0 之 drain 端電壓有所變動時, 此有限輸出電阻所造成之影響 : **********************CURRENT SINK*********************.GLOBAL vdd! +vss!.subckt cm Vd RR0 vdd! net26 230k $[RP] MM1 net6 net6 vss! vss! NM W=3u L=1.4u M=1 MM0 Vd net6 vss! vss! NM W=3u L=1.4u M=1.ENDS.lib 'C:\synopsys\lib\mm0355v.l' TT X1 Vd cm V1 vd 0 dc=2 Vdd vdd! 0 3.3v Vss vss! 0 0v.option post post_ver_9007.op.dc v

22 .probe i(x1.mm0) i(x1.mm1).end 2.Layout 3. 模擬圖圖基本電流鏡 layout 圖圖基本電流鏡模擬圖 17

23 3.2 串疊電流鏡 1. 電路圖圖串疊電流鏡電路圖操作原理 : 串疊電流鏡為前敘之基本電流鏡之改善, 此種架構以 cascode 方式提高輸出電阻值而當輸出電阻值加大時, 將可以減少輸出電流受輸出級之 drain 端電壓改變之影響首先, 我們假定 Vgs=1v, 在忽略通道調變效應的情況下,n 通道的驅動電壓為 0.43v(ex1), 當 M4 之 source 端電壓為 V+Vthn=1v,M4 之 gate 端電壓為 2(V+Vthn)=2v, 而 M4 之 drain 端最低電壓, 亦即此電流源的最小輸出電壓應為 Vds4>=Vgs4-Vthn or Vd4>= V+( V+Vthn)=1.43v 此輸出電阻比基本電流鏡輸出電阻大上許多, 也因此輸出電壓對 M4 之 drain 端的電壓變化較不敏感以下為 SPICE 模擬及結果 : ****************Cascode Current Mirror****************.GLOBAL vdd! +vss!.subckt cm3 Vd RR0 vdd net9 net12 148k$[RP] 18

$lib 'C:\synopsys\lib\mm0355v.l' TT x1 vd cm3 v1 vd 0 dc=2 vdd vdd! 0 3.3v vss vss! 0 0v.option post post_ver_9007.op.dc v1 0 3.3 0.1.probe i(x1.mm1) i(x1.mm2) i(x1.mm3) i(x1.mm4).end 2.$

24 MM4 Vd net9 net12 vss! NM W=3u L=1.4u M=1 MM3 net9 net9 net15 vss! NM W=3u L=1.4u M=1 MM2 net12 net15 vss! NM W=3u L=1.4u M=1 MM1 net15 net15 vss! NM W=3u L=1.4u M=1.ENDS.lib 'C:\synopsys\lib\mm0355v.l' TT x1 vd cm3 v1 vd 0 dc=2 vdd vdd! 0 3.3v vss vss! 0 0v.option post post_ver_9007.op.dc v probe i(x1.mm1) i(x1.mm2) i(x1.mm3) i(x1.mm4).end 2.Layout 圖圖疊電流鏡 layout 圖 19

3. 模擬圖 3.3 改良式威爾森電流鏡 1. 電路圖圖 3.2.3 串疊電流鏡模擬圖圖 3.3.1

25 3. 模擬圖 3.3 改良式威爾森電流鏡 1. 電路圖圖串疊電流鏡模擬圖圖改良式威爾森電流鏡電路圖操作原理 : 威爾森電流鏡主要是用來增加輸出阻抗並提供一負回授來穩定 M4 的汲極電流 20

26 Id1 是一個參考電流, 當 V0 上升時, 會趙成 Id4 電流上升, 而 Id2 也會跟著增加, 而 Id1 是定電流, 而結果是 M1 的 drain 端點電壓減少,vgs4 的電壓跟著減少, 最後流過 M4 的電流達到穩定值討論優缺點威爾森電流鏡主要的優缺點是輸出阻抗比傳統的電流鏡大, 其原因是因為 M3 電晶體的輸出阻抗被 M4 放大了, 要當一個良好的電流源就是要擁有一個高輸出阻抗, 此觀念可由上述公式推得威爾森電流鏡的缺點是 M2 與 M3 的 Vds 的電壓差不同, 而導致 io 與 iref 的值不同, 而造成一威爾森電流鏡一個缺點修正後威爾森電流鏡主要優點是改良威爾森電流鏡的缺點,io 與 iref 的差異變的很小 ***********************spice**********************.subckt bias1 A Vo MM4 Vo A net024 vss! NM W=10u L=10u M=10 MM5 A A net11 vss! NM W=10u L=10u M=10 MM3 net024 net024 vss! Vss! NM=10u L=10u M=10 MM2 net11 net24 vss! vss! NM=10u L=10u M=10.ENDS.lib 'C:\synopsys\lib\mm0355v.l' TT x1 A Vo bias vdd vdd! vss vss! 0 0 iref vdd! A 1mA Vo Vo 0 1.option post post_ver_9007.op.dc Vo 0 5 1m.probe i(x1.mm4).end 21

27 2. Layout 圖改良式威爾森電流鏡 layout 圖 3. 模擬圖圖改良式威爾森電流鏡模擬圖 22

28 第 4 章晶片測量 4.1 defuzzy 量測 1. 測試方法與測試儀器測試儀器 : 數位式電源供應器混頻示波器訊號產生器高倍數電子顯微鏡與 CCD 測試方法 : 利用 Function Generator 產生 0~1MHz 的 sin 波, 並使用電源供應器以提供 chip, 經由 V-I 轉換各個輸入接腳的訊號, 然而輸出串聯電阻, 以混頻示波器去量測輸出電阻兩端電壓應該為解模糊化運算利用高倍數電子顯微鏡與 CCD 觀測裸晶上的 PAD 是否 Bonding 正確以及檢查確定沒有斷線 m,u,σ u Function Generator VI chip (Defuzzy) Res load Scope: Agilent 54622D 圖 defuzzy 測試環境 23

2. 測試結果 : 利用高倍數電子顯微鏡與 CCD 觀測之結果, 如圖圖 4.1.

29 2. 測試結果 : 利用高倍數電子顯微鏡與 CCD 觀測之結果, 如圖圖 defuzzy 晶片照相我們參考圖一的量測環境, 利用 Function Generator 產生 0~1MHz 的 sin 波, 經由 V-I 轉換分別給輸入參數 m1 m2 m3 m4 u1 u2 u3 u4 Σui, 經由示波器所量測 chip 輸出接腳 dfz 接 100k 電阻負載所實現的解模糊化運算解模糊化運算公式如下 : cen n m i i= 1 = n i= 1 μ μ i i 我們直接輸入 3 個訊號分別給 Vu=sin(0.7v 0.1v 500khz) Vm=sin(0.8v 0.2v 500khz ) Vall_u= sin(2.1v 0.6v 500khz) 在接 9 個 200k 電阻讓它產生電流來實現的解模糊化運算所需的電流 24

圖 4.1.3 defuzzy 量測結果圖 4.1.4 post-simulation 結果 4.

主要原因是類比電路的形式很多種, 從輸入與輸出的形式來說, 可以是暫態或直流, 可以是電壓或電流, 或者甚至是頻率, 因此很難找出通用的陣列, 也因此難度與複雜度較數位的 FPGA 來得高而其中大部分以電壓模式的 FPAA 為多,

30 圖 defuzzy 量測結果圖 post-simulation 結果 4.2 FPAA 量測一些現場可規劃類比陣列 (Field Programmable Analog Array, FPAA) 文章中談到如何在類比電路世界中設計出類似數位世界中 FPGA 的積體電路, 這樣的可規劃類比陣列文獻原本就比較少, 主要原因是類比電路的形式很多種, 從輸入與輸出的形式來說, 可以是暫態或直流, 可以是電壓或電流, 或者甚至是頻率, 因此很難找出通用的陣列, 也因此難度與複雜度較數位的 FPGA 來得高而其中大部分以電壓模式的 FPAA 為多, 也就是說可規劃的參數輸入為電壓來表示, 而電壓也較容易儲存, 以電容便可以完成電壓儲存的工作在許多類比電路中, 有許多訊號是以電流來表示, 例如 AD/DA 生醫訊號取樣感應器 (CCD sensor, temperature Sensor,, etc) 等等然而, 電流模式的 FPAA 卻非常少見, 因為相對來說, 電流非常不易儲存本專題嘗試使用電流記憶體實現一電流模式之 FPAA, 並發展出相關的設計方法藉由這樣的 FPAA 當作類比或混合訊號 IC 設計與驗證的 25

31 雛形平台對於晶片訊號之量測, 我們採用的策略為 I-V 與 V-I 轉換, 因此為了方便測試與驗證,IC 內加入偏壓電路和 V-I 轉換電路及重排電路, 以符合可測試性設計的精神一研究方法與成果 1.1 設計原理與方法此晶片中可規劃電流模式元件陣列, 乃藉由數位的方式來規劃類比元件之間彼此訊號的傳遞路徑數位電路的部分主要為移位暫存器和重排電路, 類比電路的部份主要為電流鏡以及高階連續性函數 (high-order spline function) 電路我們設計利用電流記憶體 sample/hold 取樣及保持的特性, 在高階連續函數電路部分, 把 Generic LR Fuzzy Cell 裡電流鏡電路換成電流記憶模式產生連續性函數, 該函數為高階曲線 (high-order spline function), 將來可用來進行高複雜度的訊號處理與算術運算, 例如影像色彩處理等 1.2 電路架構 FPAA 電路如圖所示, 主要架構包括三大部分 : 第一部份為偏壓電路和 V-I 轉換電路作為 FPAA 輸入訊號, 第二部份為 5 to 5 重排電路 (PSB), 可以用來作為類比訊號加解密之用第三部份為 LR memory 26

32 cell(.) { 其中內部子電路包括電流記憶體加 / 減法電路 (SUB) 除法器電路 (DIV, 以平方和開根乘積 ) 取電流最大 (MAX) 及最小值電路 (MIN) }, 可用來進行高複雜度的訊號處理與算術運算 i1 i5 o4 o1 i3 PSB o3 vin vin vin VI VI VI out out out i in... α β m sample v1 v2 v3 x LR1 i2 i4 o5 i2 out-u2 u 1 u 2 u 3 h vin VI vin VI o2 i in o2 out-u2 α β m sample v1 v2 v3 x LR2 u 1 u 2 u 3 h 圖 IC 完整架構圖 (FPAA) 接腳說明 : sample:sample/hold 輸入訊號接腳 vin: 輸入電壓訊號, 經由 vi 電路轉換電流訊號 α m β: 電流記憶體電流輸入接腳名稱, 作為 LR 函數的 α, m, β 的輸入 x: 當掃瞄 x 時, 可以得到不對稱的三角形函數 v1 v2 v3: 電流最大值方塊 MAX 輸出接腳名稱 u1 u2 u3: 電流最小值方塊 MIN 輸出接腳名稱 h: 電流最大值方塊 MAX 的輸出 i1~i5: 為重排電路 (PSB) 的輸入 o1~o5: 為重排電路 (PSB) 的輸出 27

33 i1 DMX o1 o5 i1 i5 o4 o1 i2 DMX i3 PSB o3 i3 DMX i2 i4 o5 Shift register In Out s3 s2 s1 s3 s2 s1 s3 s2 s1 s3 s2 s1 s3 s2 s1 Bitstream o2 i4 i5 Shift reg DMX = De-Multiplexer DMX DMX 圖五對五重排電路 (PSB) m m n α ( μ i) I s I a DFZ_SW m l m i DIV DIV FZ_SW I u I div i= 1 i l m r m r SUB SUB FZ_SW MAX MAX m j x x I u I div x n DIV DIV DFZ_SW β( μ i) i= 1 μ i ν 1 ν n. DFZ_SW μ j DFZ_SW μ j m j / v 1 v n v MAX MAX ~ I s I a max(v 1,...,v n ) n μ k k= 1 μ i m i / LR(x) LR(x) n μ k k= 1 u μ MIN MIN v μ ~ FZ_SWμ(x). 圖高階函數 LR memory cell(.) 的架構圖, 令 L m = R m = m 1.3 模擬圖接下來我們分五步驟來模擬, 第一模擬電壓轉電流電路第二模擬五對五重排電路 (PSB) 第三模擬單一 LR memory cell(.) 及 LR memory cell(.) 裡各個子電路第四模擬總電路 FPAA, 模擬皆為 post-layout simulation (TT), Corners SS, FF 已經測過, 輸出電 28

34 流比 TT 分別小一些以及大一些 (±2 A 以內 ) A 電壓轉電流電路模擬: vin 從 0.6V 掃瞄到 3V, 所得到的 iout 為 2uA~80uA, 如圖四, 從模擬來看, 輸出電流值與輸入電壓值成正成比增加 iout vin 圖電壓轉電流模擬結果 B 重排電路(PSB) 模擬 : 欲進行五對五重排電路的模擬, 輸入接腳 (in1 in2 in3 in4 in5) 給予五種不同的波形, 輸入不同波形的原因是方便我們可以從輸入波形和輸出波形的長相來做比對, 驗證我們在移位暫存器輸入的信號所得到的輸出排列路徑和所得到模擬結果是否一樣如圖五輸入五種不同波形 (SIN 波方波三角波定值不規則型波 ) 分別給予接腳 in1 in2 in3 in4 in5 在輸入波形輸入給定後, 再提供移位暫存器十五位元的信號值, 其信號值為 SH_D{ },in1 所對應的輸出接腳為 out1 in2 所對應的輸出接腳為 out2 in3 所對應的輸出接腳為 out3 29

$SH_D{001000010100011},in1 所對應的輸出接腳為 out2 in2 所對應的輸出接腳為 out1 in3 所對應的輸出接腳為 out3 in4 所對應的輸出接腳為 out5 in5 所對應的輸出接腳為 out4, 如圖六所示$

35 in4 所對應的輸出接腳為 out3 in5 所對應的輸出接腳為 out5, 經過輸入十五位元 ( 為 5us) 後, 再給予另十五位元的信號值, 測試再轉態後輸出路徑是否跟第二次輸入的信號值相符合, 其信號值為 SH_D{ },in1 所對應的輸出接腳為 out2 in2 所對應的輸出接腳為 out1 in3 所對應的輸出接腳為 out3 in4 所對應的輸出接腳為 out5 in5 所對應的輸出接腳為 out4, 如圖六所示圖重排電路輸入波形 30

rate=50mhz error = 1% m= 40μA mθx xθm X = 0μA ~ 90 μa 圖 4.2.

36 5us 圖重排電路輸出波形 A LR memory cell(.) 模擬 : (1) 加 / 減法電路 (SUB) max current =70μA sample rate=50mhz error = 1% m= 40μA mθx xθm X = 0μA ~ 90 μa 圖加 / 減法電路 (SUB) 模擬結果 (2) 取最大值電流 (MAX) max current =80μA error =1 % a. input V1=40±40 µa 31

V2=30±30 µa V3=20±20 µa b. output h= 40±40 µa V1 V2 V3 h 圖 4.2.8 取最大值電流 (MAX) 模擬結果 (3) 取最小值電流 (MIN) max current =60μA error =1 % a.

±20 µa b. output h=20±20 µa u v u1,u2,u3 圖 4.2.9 取最小值電流 (MIN) 模擬結果 (4)

37 V2=30±30 µa V3=20±20 µa b. output h= 40±40 µa V1 V2 V3 h 圖取最大值電流 (MAX) 模擬結果 (3) 取最小值電流 (MIN) max current =60μA error =1 % a. input u=30±30 µa v=20±20 µa b. output h=20±20 µa u v u1,u2,u3 圖取最小值電流 (MIN) 模擬結果 (4) 除法器電路 (DIV, 以平方和開根組成 ) max current =60μA sample rate=50mhz 32

iu is=15 a=10μa iout 圖 4.2.10 除法器電路 (DIV, 以平方和開根 ) 模擬結果 (5) LR 函數高度 (LR(x)) Bias current = 10 µa 圖 4.

) 輸入不同電壓值分別給 V-I converter, 產生電流流入 LR memory cell, 輸入接腳 α m b 是利用 sample/hold 週期將電流值記憶住然而 v1 v2 v3

38 iu is=15 a=10μa iout 圖除法器電路 (DIV, 以平方和開根 ) 模擬結果 (5) LR 函數高度 (LR(x)) Bias current = 10 µa 圖 LR 函數高度 (LR(x)) 模擬結果 (6) LR memory cell(.) 輸入不同電壓值分別給 V-I converter, 產生電流流入 LR memory cell, 輸入接腳 α m b 是利用 sample/hold 週期將電流值記憶住然而 v1 v2 v3 接腳是由 V-I converter 所提供, 下.dc 指令掃 x 接腳從 0uA 到 70uA 的電流範圍, 模擬結果如下 : m=20μ A α =10μ A β =40μA β =30μA β =20μA β =10μA x=0-70μ A 圖 LR memory cell(.) 模擬結果 33

m=40μ A α =10μA α =20μA α =40μA α =30μA β =10μA

以下的模擬為 Post-layout simulation. A 00 A 01 圖 4.2.

39 m=40μ A α =10μA α =20μA α =40μA α =30μA β =10μA x=0-70μ A 圖 LR memory cell(.) 模擬結果二 FPAA 模擬 : 將圖一總架構電路圖, 先轉成 Netlist 檔進行 Hspice 模擬, 再與我們先前做的理論推導所得到的結果表示, 在和實際模擬所得到的結果做比對, 來證實是否有誤以下的模擬為 Post-layout simulation. A 00 A 01 圖 A 00 A 01 LR Memory cell(.) 電路模擬 Min(A 00, A 01 ) 圖 min(a00, A01) 模擬結果 34

40 佈局三預計規格與實測結果圖佈局圖規格結果電源供應電壓 3.3V 最大電流取樣頻率最大輸入 / 輸出電流系統消耗功率 30 MHz 70μA/10μA mw (Vdd=3.3V) 表規格與實測結果表四結論與討論在這計劃我們提出了一個模糊硬體於現場可規劃類比陣列快速雛形化演算法這個演算法大大的降低運算的複雜度, 並且 FPAA 的架構也繼承了類比電流模式電路的優點此模糊硬體快速雛形除了能實現模糊推論之外, 也包含了其它複雜的模糊運算功能如 : 模糊算術 35

CAB 和 PSB 的設計原理數學模型與其功能都已經完成完整的分析, 所以經由簡單的配置 CAB 與 PSB,

41 運算 (fuzzy arithmetic) 可規劃邏輯連接(programmable logic connectives) 模糊推論(fuzzy inference), 而這些都可以很簡單的實現在 FPAA 上對於 CAB 和 PSB 的設計原理數學模型與其功能都已經完成完整的分析, 所以經由簡單的配置 CAB 與 PSB, 複雜的模糊模型即可在此 FPAA 裡實現 IX 圖 ix 輸入波形 CLK VD 圖為 clk 跟 vd 的輸入波形 36

42 h vd 圖為輸出波形與 VD 比較圖上圖為量測晶片圖一左半部 (LR1) 之輸出圖形, 按照模擬, 應該在兩個 vd pulse 之間會出現一個三角形的 LR 函數波形, 然而從量測卻是每個 clock 都會出現一個因此研判是因受到 FPGA 所產生的 clk 影響, 干擾到輸出波形的正確性由於右半邊 LR2 輸入來自 LR1 而無法繼續量測另右半邊 LR2 的輸出及整體電路輸出之波形第 5 章結論電流記憶體應用於類比訊號處理電路中, 不論是在 ADC 濾波器或者感應器電路中都可見到電流記憶體的蹤跡以後在電路上設計, 朝向低電壓低功率的需求, 並且也兼顧高輸抗阻抗與高速度的電流記憶體我們也利用學長下線回來的 ic 進行量測或許有些部分顯示出來跟模擬的差很多, 不過也儘量的去改善 37

43 參考文獻 [1] 胡哲郕, 模糊硬體於現場可規劃類比陣列快速雛形化演算法 ", 碩士論文, 崑山科技大學,2005 [2] 曾宏明, Current Memory for High Order Spline Application, 碩士論文, 崑山科技大學,2005 [3] Balteanu, F.; Opris, I.; Kovacs, G., Current-mode fuzzy memory element, Electronics Letters, Volume: 29 Issue: 2, 21 January 1993, pp [4] Yau-Hwang Kuo; Chao-Lieh Chen, Generic LR fuzzy cells for fuzzy hardware synthesis, IEEE Transactions on Fuzzy Systems, Volume: 6 Issue: 2, May 1998, pp [5] Chrisanthopoulos, A.; Moisiadis, Y.; Tsiatouhas, Y.; Arapoyanni, A. Comparative study of different current mode sense amplifiers in submicron CMOS technology, Circuits, Devices and Systems, IEE Proceedings, Volume: 149 Issue: 3, 2002, pp [6] C. Toumazou, F. J. Lidgey, D.G. Haigh, Analogue IC Design: The Current-Mode Approach, Institution of Electrical Engineers, December 1, [7] J-S Ker, Y-H Kuo, "Hardware Implementation of CMAC Neural Network with Reduced Storage Requirement," IEEE Trans. on Neural Networks, Vol. 8, No. 6, November 1997, pp

NANO COMMUNICATION 23 No. 2-3D IC 29 6T SRAM, ReRAM, sense amplifiers, analog amplifiers and gas sensors was integrated to confirm the superiority in

NANO COMMUNICATION 23 No. 2-3D IC 29 6T SRAM, ReRAM, sense amplifiers, analog amplifiers and gas sensors was integrated to confirm the superiority in 5 28-3D IC Low-Cost and TSV-free Monolithic 3D-IC with Heterogeneous Integration of Logic, Memory and Sensor Analogy Circuitry for Internet of Things 綉 3D IC (MOSFET) 40 50% 3D IC 3D IC IO(ultra-wide-IO)