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1 SYSTEM PGE REF. PGE ontent UX SHEMTI Revision R.0 Power VORE+GFX ORE Page 80 lock iagram System Setting PU()_MI,PEG,FI,LK,MIS 7 PU()_R PU()_FG,RSV, PU()_PWR PU()_XP R TERMINTION R ON-OR_ R ON-OR_ 9 R _Q VOLTGE 0 PH_ST,IH,RT,LP PH_PIE,LK,SM,PEG PH_FI,MI,SYS PWR PH_P,LVS,RT PH_PI,NVRM,US PH_PU,GPIO,MIS PH_POWER, 7 PH_POWER, 8 PH_SPI ROM,OTH 9 **** 0 E_IT87_G E_K_TP_TPM RST_Reset ircuit 8 U SPK-R-ONN UG_ebug L Panel_MOS_MI RT_-Sub 8 HMI_type 0 FN_Fan & Sensor Miniard_SS Miniard_Wlan & T LE_Indicator 7 SG_ischarge 8 PW_PROTET 0 _ & T onn. TO ONN ME_onn & Skew Hole 8 US.0 FRESO FL009 9 US.0_One Port 70 E_PWR_SW 80_PW_VORE(RT88) 8_PW_SYSTEM(RT89) 8_PW_I/O_VP(TPS7) 8_PW_I/O_R(RT807M) 8_PW_+.8VS(RT80) 87_PW_+0.8VS(RT80) 88_PW_HRGER(Q7) 9. PWR_LO SWITH æãä LOK IGRM HMI type Page 8 Touchpad Page Keyboard Page ããäã ep conn with MOS & -Mic & Touch Panel Page ebug onn. E ITE IT87 G æãäßáßäæçæè Page Page 0 SPI ROM Page 8 Miniard SS ääã Page ãçæçèæçßäçæ ãããßèâ 0 Ivy ridge äãäã PU ULV ãäãßèá Page ~7 PH Panther-point HM7 Speaker R Page 0~8 åäãßááá Page 8 ããäáßááááäãè äãããßèá åäãßááá ãèæççæ 0 R on-board IMM bits * 8, channel aughter oard onn Page Miniard WLN + T hief River Page ~, 9 Page Page ardreader Page RTS9-GR zalia odec Realtek L9 System +.0VS +.V & +0.7V +.8VS +0.8VS harger Load Switch US.0 Port US Port.0 (hief River) Jack Page 8 Page 8 Page 8 Page 8 Page 87 Page 88 Page 9 Page 9 ardreader Speaker L aughter oard ischarge ircuit Page 7 & TT. onn. Page 0 PWM Fan Page 0 Reset ircuit Page Skew Holes Page SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

2 PH_PT GPIO PH_IEX Int.& Ext GPIO Use s Signal Name Pull up / down Power GPIO 00 GPIO 0 GPIO 0 Native GPI Native N_TP EXT_SMI# N_TP EXT PU K INT PU 0K, EXT PU 0K EXT PU 0K +VS +VS +VS GPIO 0 GPI ST_O_# EXT PU 0K +VS GPIO 0 GPI P_I0 EXT P 0K GPIO 0 GPI P_I EXT P 0K GPIO 0 GPIO 07 Native GPI TMS_HMI_HP US_SMI# INT PU 0K, EXT PU 0K +VS INT PU 0K, EXT PU 0K +VS GPIO 08 Straping I_EN# GPIO 09 GPIO 0 GPIO Native Native GPI EXT_SI# O# EXT_SI# EXT PU 0K EXT PU 0K EXT PU 0K +VSUS +VSUS +VSUS GPIO GPIO GPIO GPO Native Native H_OK_RST# O#7 EXT PU 0K +VSUS GPIO GPO T_LE INT P 0K, EXT PU K +VSUS GPIO Native ST_ET# EXT PU 0K +VS GPIO 7 GPIO 8 GPI Native LK_REQ# INT PU 0K, EXT P 0K EXT PU 0K +VS GPIO 9 Native STGP INT PU 0K, EXT PU 0K +VS GPIO 0 Native LK_REQ# EXT PU 0K +VS GPIO GPIO Native GPO ST0GP WLN_LE EXT PU 0K EXT PU 0K +VS +VS GPIO Native LP_RQ# INT PU 0K GPIO GPO EXT PU 0K +VSUS GPIO GPIO GPIO 7 Native Native Native LKREQ_US# LK_REQ# SW_WKE# EXT PU 0K EXT PU 0K INT PU 0K +VSUS +VSUS GPIO 8 GPIO 9 GPIO 0 Straping Native Native WLN_ON# SLP_LN# ME_SusPwrnck INT PU 0K EXT PU 0K EXT PU 0K +VSUS +VSUS +VSUS GPIO Native ME PRESENT_PH INT P 0K,EXT PU 0K+VPSW GPIO Native PM_LKRUN# EXT PU 0K +VS GPIO GPIO GPIO Native Native GPO H_OK_EN# STP_PI# GPIO_PH EXT PU 0K +VS GPIO GPIO 7 Native Native MI_OVRVLTG FI_OVRVLTG INT P 0K, EXT PU 00K+VS INT P 0K, EXT P 00K GPIO 8 GPIO 9 Native Native MFG_MOE GFX_R_ET EXT PU 0K EXT PU 0K +VS +VS GPIO 0 Native O# EXT PU 0K +VSUS GPIO Native IMM_SEL0 EXT PU 0K +VSUS GPIO Native IMM_SEL EXT PU 0K +VSUS GPIO Native IMM_SEL EXT PU 0K +VSUS GPIO Native LKREQ_GLN# INT PU 0K, EXT PU 0K +VSUS GPIO Native LK_REQ# EXT PU 0K +VSUS GPIO Native LK_REQ7# INT PU 0K, EXT PU 0K +VSUS GPIO 7 Native LK_PEG_REQ# EXT PU K +VSUS GPIO 8 GPIO TEST_SET_UP EXT PU 0K +VS GPIO 9 GPI ST_ET# EXT PU 0K +VS GPIO 0 GPO GPU_RST# EXT P 0K GPIO Straping PI_GNT# INT PU 0K, EXT PU 0K +VS GPIO Native PI_REQ# EXT PU 0K +VS GPIO GPIO Native GPO GPU_PWM_SELET# GPU_PWR_EN# INT PU 0K EXT P K GPIO Straping STP_OVR INT PU 0K, EXT P K GPIO GPIO 7 Native GPO LK_PEG_REQ# T_ON EXT PU 0K EXT P 00K +VSUS GPIO 8 GPIO 9 GPIO 0 Native Native GPO SML_LK O#0 RMRST_PH EXT PU.K EXT PU 0K EXT PU.K +VSUS +VSUS +VSUS GPIO Native PM_SUS_STT# GPIO Native SUS_LK# GPIO Native SLP_S# GPIO[:] Native LK_OUT[:0] INT P 0K GPIO 7 Native INT P 0K GPIO 8 GPO N_TP INT PU 0K GPIO 9 GPI N_TP INT PU 0K, EXT P K GPIO[7:70] Native N_TP INT PU 0K, EXT PU K +VS GPIO 7 Native PM_TLOW# INT PU 0K, EXT PU 0K +VSUS GPIO 7 Native LK_REQ0# EXT PU 0K +VSUS GPIO 7 Native PHHOT# EXT PU 0K +VSUS GPIO 7 Native SML_T EXT PU.K +VSUS E IT87 GPIO E GPIO GP0 GP GP GP GP GP GP GP7 GP0 GP GP GP GP GP GP GP7 GP0 GP GP GP GP GP GP GP7 GP0 GP GP GP GP GP GP GP7 GPE0 GPE GPE GPE GPE GPE GPE GPE7 GPF0 GPF GPF GPF GPF GPF GPF GPF7 GPG0 GPG GPG GPG GPH0 GPH GPH GPH GPH GPH GPH GPI0 GPI GPI GPI GPI GPI GPI GPI7 GPJ0 GPJ GPJ GPJ GPJ GPJ Use s O O O O O O O O O O IO IO O O O IO IO O I I I O I O O O I O O O I I I O O O IO IO I O I I IO O O O O I I I I I I O O O O O O PWR_LE# HG_FULL_LE# FN_PWM - K_LE_PWM ME PRESENT +V_ON SM0_LK SM0_T 0GTE RIN# PM_RSMRST# SM_LK SM_T PM_PWRTN# _IN_O# T_IN_O# PWRLIMIT#_E P_LE# UF_PLT_RST# EXT_SI# EXT_SMI# OP_S# FN0_TH - SUS_E#.V_ON IOS_WP# PWR_SW# PM_SUS# LI_SW_E# PM_SYSPWROK VSUS_ON - US_HRGE_ON# TP_LK TP_T PEI_E PH_SPI_OV ME_SusPwrnck PM_SUS# Signal Name - PM_LKRUN# THRO_PU# L_KOFF# SUS_E# US_HRGE_VUS_E VSUS_PWRG Light_Sensor_ SUS_PWRG LL_SYSTEM_PWRG ORE_PWRG daptor_sense PM_PWROK VSUS_PWRON RMRST_E esign IP Source: NS SM_US RESS : PI Express US Port PIE US 0 US.0 Port PIE Minicard WLN US US Port PIE US Touch Panel PIE US.0 US ard Reader PIE US MOS amera PIE US luetooth PIE 7 US PIE 8 US 7 US 8 ST Port US 9 ST 0 ST SS US 0 ST US ST US ST US evice Identification PU Thermal Senser st 0G000 NT777U nd Memory Thermal Senser st 0G00800 G78- nd SUSTeK OMPUTER IN. N R.0 Tuesday, March 7, 0 ate: Sheet of 99

3 Main oard FI disable: (For discrete graphic). N: FI_TX#[0:7],FI_TX[0:7],V_XGSENSE,VSS_XGSENSE. Pull-down to via K ± % resistor: FI_FSYN[0:],FI_LSYN[0:],FI_INT,GFX_IMON ~mw power saving. onnected to : VXG. an be connected to directly: PLL_REF_LK,PLL_REF_LK#. onnect to +V.0S rail: VFIPLL ep disable/enable FG[]: Enable: Mount R00, R00=K isable: un-mount R00, R00=0Kohm +.VS RMPWROK: O, Ouput +V +V R0 0 PR-00 U00,0,8,80 LL_SYSTEM_PWRG IN V H_RM_PWRG IN RMPWROK OUTY 7HG09GW 7 SUS_E G S R0 0 R0 Ohm Q00 N700 MI_TXN0 MI_TXN MI_TXN MI_TXN MI_TXP0 MI_TXP MI_TXP MI_TXP MI_RXN0 MI_RXN MI_RXN MI_RXN MI_RXP0 MI_RXP MI_RXP MI_RXP FI_TXN[7:0] FI_TXN0 FI_TXN FI_TXN FI_TXN FI_TXN FI_TXN FI_TXN FI_TXN7 FI_TXP[7:0] FI_TXP0 FI_TXP FI_TXP FI_TXP FI_TXP FI_TXP FI_TXP FI_TXP7 FI_FSYN0 FI_FSYN FI_INT FI_LSYN0 FI_LSYN +VTT_PU R00.9Ohm % R07 KOhm ep_hp# ep_hp# EP_UXN EP_UXP EP_TXN0 EP_TXN EP_TXN EP_TXN EP_TXP0 EP_TXP EP_TXP EP_TXP U00 M MI_RX#[0] P MI_RX#[] P MI_RX#[] P0 MI_RX#[] N MI_RX[0] P7 MI_RX[] P MI_RX[] P MI_RX[] K MI_TX#[0] M8 MI_TX#[] N MI_TX#[] R MI_TX#[] K MI_TX[0] M7 MI_TX[] P MI_TX[] T MI_TX[] U7 FI0_TX#[0] W FI0_TX#[] W FI0_TX#[] FI0_TX#[] W FI_TX#[0] V FI_TX#[] Y FI_TX#[] 9 FI_TX#[] U FI0_TX[0] W0 FI0_TX[] W FI0_TX[] 7 FI0_TX[] W7 FI_TX[0] T FI_TX[] FI_TX[] 8 FI_TX[] FI0_FSYN FI_FSYN U FI_INT 0 FI0_LSYN G8 FI_LSYN F ep_ompio ep_iompo G ep_hp G ep_ux# F ep_ux ep_tx#[0] ep_tx#[] E ep_tx#[] E7 ep_tx#[] ep_tx[0] ep_tx[] E0 ep_tx[] E ep_tx[] MI Intel(R) FI P PI EXPRESS -- GRPHIS PEG_IOMPI PEG_IOMPO PEG_ROMPO PEG_RX#[0] PEG_RX#[] PEG_RX#[] PEG_RX#[] PEG_RX#[] PEG_RX#[] PEG_RX#[] PEG_RX#[7] PEG_RX#[8] PEG_RX#[9] PEG_RX#[0] PEG_RX#[] PEG_RX#[] PEG_RX#[] PEG_RX#[] PEG_RX#[] PEG_RX[0] PEG_RX[] PEG_RX[] PEG_RX[] PEG_RX[] PEG_RX[] PEG_RX[] PEG_RX[7] PEG_RX[8] PEG_RX[9] PEG_RX[0] PEG_RX[] PEG_RX[] PEG_RX[] PEG_RX[] PEG_RX[] PEG_TX#[0] PEG_TX#[] PEG_TX#[] PEG_TX#[] PEG_TX#[] PEG_TX#[] PEG_TX#[] PEG_TX#[7] PEG_TX#[8] PEG_TX#[9] PEG_TX#[0] PEG_TX#[] PEG_TX#[] PEG_TX#[] PEG_TX#[] PEG_TX#[] PEG_TX[0] PEG_TX[] PEG_TX[] PEG_TX[] PEG_TX[] PEG_TX[] PEG_TX[] PEG_TX[7] PEG_TX[8] PEG_TX[9] PEG_TX[0] PEG_TX[] PEG_TX[] PEG_TX[] PEG_TX[] PEG_TX[] G G G H J G8 8 H8 E K7 K K F8 8 H F K G F H9 7 K F7 F J H M0 F0 9 J F E G9 8 K7 G7 E K G K0 G0 8 K PEG_IROMP_R R00.9Ohm % +VTT_PU Huron River PIE support. GT/s, GT/s and 8 GT/s PIE oupling apacitors:. 7 PG Page 9, 7nF~00nF. EMERL LKE Schematic 0nF. 7 PG Page, 80nF~nF V PROHOT#: 0.nS<Tr<0.nS, 0.ns<Tf<0.ns (measured between 0.7*VP and 0.*VP connected 80 H_PROHOT_S# pf close to the IMVP 88,90 PWRLIMIT#_PU R0 0 THRO_PU# R0 SKTO# (Socket Occupied): pulled to ground on the processor package +VTT_PU H_PROHOT_S# 0 PF/0V 7, R007 H_THRMTRIP# PM_SYN# H_PUPWRG 80 0 RMPWROK SN_SKTO# PEI_E 0 R008 SL00 SL00 R0 T00 H_SN_INV# H_TERR# H_PROHOT_S#_R H_THRMTRIP#_R PM_SYN#_R R009 VPWRGOO_R The maximum rise/fall time of UNOREPWRGOO is 0 ns. OHM UF/V 0 0KOhm % UF/V PU_RST# T00 0.0UF/V F E U00 PRO_SELET# PRO_ETET# TERR# PEI PROHOT# THERMTRIP# PM_SYN UNOREPWRGOO SM_RMPWROK RESET# MIS THERML PWR MNGEMENT LOKS R MIS JTG & PM RNX00 close to PU LK_PU_LK_L RNX00 LK J LK_PU_LK LK_PU_LK#_L RNX00 LK# H LK_PU_LK# LK_PU_REF RNX00 PLL_REF_LK G LK_REF LK_PU_REF# PLL_REF_LK# G RNX00 LK_REF# LK_ITP N9 LK_ITP_LK 7 LK_ITP# N8 LK_ITP_LK# 7 SM_RMRST# T0 M_RMRST# SM_ROMP0 R0 % SM_ROMP[0] F SM_ROMP SM_ROMP[] E R0.OHM % SM_ROMP R0 0 % SM_ROMP[] G /0 Follow P G 7 Rev 0. PRY# N XP_PRY# 7 PREQ# N XP_PREQ# 7 TK L XP_TLK 7 TMS L XP_TMS 7 TRST# J8 XP_TRST# 7 TI M0 XP_TI 7 TO L9 XP_TO 7 R# K8 XP_RESET# 7, XP_OS0 T00 PM#[0] G8 XP_OS T007 PM#[] E XP_OS PM#[] E9 T008 XP_OS T009 PM#[] G XP_OS PM#[] G9 T00 XP_OS T0 PM#[] H0 J9 XP_OS T0 PM#[] J XP_OS7 T0 PM#[7] 00 MHz, ome form PH +VTT_PU XP_TMS R09 Ohm XP_TI R00 Ohm XP_PREQ# R0 Ohm XP_TLK R0 Ohm XP_TRST# R0 Ohm 7,,0,,,, UF_PLT_RST# R00 %.KOhm V R0 7 % SUSTeK OMPUTER IN. N ustom R.0 Wednesday, pril, 0 ate: Sheet of 99

4 S G Main oard SRM IE SRM IE M KE R00 / M KE_IE, M KE R00 / M KE_IE, M S# R08 / M S#_IE, M S# R0 / M S#_IE, M OT R09 / M OT_IE, M OT R0 / M OT_IE, U00 U00 M Q[:0], M S0, M S, M S, M S#, M RS#, M WE# M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q G J P L J0 J8 L8 L7 R P U V9 R P8 T U Y V R Y7 R9 U 7 R W8 8 R T8 Y8 9 V9 Y 9 U9 V P0 P V T P P N7 N G G N N G K 7 F 8 E9 9 T S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_S[0] S_S[] S_S[] S_S# S_RS# S_WE# R SYSTEM MEMORY S_LK[0] S_LK#[0] S_KE[0] S_LK[] S_LK#[] S_KE[] S_S#[0] S_S#[] S_OT[0] S_OT[] S_QS#[0] S_QS#[] S_QS#[] S_QS#[] S_QS#[] S_QS#[] S_QS#[] S_QS#[7] S_QS[0] S_QS[] S_QS[] S_QS[] S_QS[] S_QS[] S_QS[] S_QS[7] S_M[0] S_M[] S_M[] S_M[] S_M[] S_M[] S_M[] S_M[7] S_M[8] S_M[9] S_M[0] S_M[] S_M[] S_M[] S_M[] S_M[] U V Y T0 M LK_R U0 M LK_R# M KE 0 M S# Y0 M OT L M QS#0 R8 M QS# V M QS# T7 M QS# V M QS# Y M QS# T M QS# K M QS#7 J M QS0 R0 M QS Y M QS U7 M QS W M QS V M QS T M QS K M QS7 G M 0 M E M M T M U M M T M 7 Y M 8 V M 9 E7 M 0 0 M 0 M W M Y8 M U M M LK_R0, M LK_R#0, M KE0, R0 7Ohm M S#0, M OT0, M QS#[7:0] M QS[7:0] M [:0], M Q[:0], M S0, M S, M S, M S#, M RS#, M WE# M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q M Q M Q M Q M Q7 M Q8 M Q9 M Q0 M Q M Q M Q L L N R K K N R U T V U R Y E9 9 F F8 0 E F E7 E8 E E G G8 F9 0 F8 F 9 E9 E F E7 9 Y0 E G 8 W9 W8 U8 N N9 U9 U N8 R8 K8 L8 G8 G9 M0 L9 F H0 G9 T V F0 S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[] S_Q[7] S_Q[8] S_Q[9] S_Q[0] S_Q[] S_Q[] S_Q[] S_S[0] S_S[] S_S[] S_S# S_RS# S_WE# R SYSTEM MEMORY S_LK[0] S_LK#[0] S_KE[0] S_LK[] S_LK#[] S_KE[] S_S#[0] S_S#[] S_OT[0] S_OT[] S_QS#[0] S_QS#[] S_QS#[] S_QS#[] S_QS#[] S_QS#[] S_QS#[] S_QS#[7] S_QS[0] S_QS[] S_QS[] S_QS[] S_QS[] S_QS[] S_QS[] S_QS[7] S_M[0] S_M[] S_M[] S_M[] S_M[] S_M[] S_M[] S_M[7] S_M[8] S_M[9] S_M[0] S_M[] S_M[] S_M[] S_M[] S_M[] to Every IMM and Termination M LK_R0, Y M LK_R#0, R M KE0, R07 7Ohm M LK_R M LK_R# F7 M KE E M S#0, E7 M S# T M OT0, G7 M OT Refer to SO-IMM Single Rank x8 esign S_KE / S_S / S_OT are all N M QS#[7:0] L M QS#0 V M QS# G M QS# 7 M QS# G M QS# 9 M QS# T0 M QS# K9 M QS#7 M QS[7:0] M M QS0 V M QS E M QS 8 M QS E M QS M QS R9 M QS K M QS7 to Every IMM and Termination M [:0], F M 0 E M M U0 M 0 M V0 M G0 M 9 M 7 E0 M 8 E8 M 9 M 0 T8 M V8 M M T M U M V V RM RESET +.V M_RMRST# R00.99KOhm Q00 N700 R00 KOhm R00 % KOhm RMRST#, RMRST_PH R0 RMRST#_GTE 9 ome from PH, must pull high to +VSUS /normal_s 0 RMRST_E R0 /eep_s UF/V SUSTeK OMPUTER IN. N R.0 Tuesday, March 7, 0 ate: Sheet of 99

5 Main oard 7 FG0 FG strapping information: T088 T089 T090 T09 T09 T00 T0 FG0 R00 KOhm H_PU_RSV H_PU_RSV H_PU_RSV H_PU_RSV V_IESENSE 0 H9 H K9 K F G L F L H K H K F8 H8 K8 9 V9 T 9 Y Y U9 U G E G E F E U00E FG[0] FG[] FG[] FG[] FG[] FG[] FG[] FG[7] FG[8] FG[9] FG[0] FG[] FG[] FG[] FG[] FG[] FG[] FG[7] V_VL_SENSE VSS_VL_SENSE VXG_VL_SENSE VSSXG_VL_SENSE V_IE_SENSE RSV RSV7 RSV8 RSV9 RSV0 RSV RSV RSV RSV RSV RSV RSV7 RSV8 RSV9 RSV0 RSV RSV RSV RSV RSV RSV RSV7 V RESERVE RSV8 RSV9 RSV0 RSV RSV RSV RSV RSV RSV RSV7 RSV8 RSV9 RSV0 RSV RSV RSV RSV RSV _TEST TEST TEST TEST TEST_8 _TEST_9 _TEST_9 _TEST TEST TEST TEST TEST_E _TEST_E9 _TEST_G _TEST_G9 _TEST_G8 _TEST_G _TEST_G _TEST_E _TEST_G _TEST_E _TEST_ Ivy-ridge PU: Pin E7: S_IMM_VREFQ Pin G7: S_IMM_VREFQ Sandy-ridge PU: Pin E7: RSV8 Pin G7: RSV9 E7 G7 N L L L7 M M U W P T9 K H G M M N E E9 G G9 G8 G G E G E S_IMM_VREFQ 9 S_IMM_VREFQ 9 Sandy ridge SFF aisy hain Routing SFF esign Guide #897 R.0 P. U00H VSS[] 7 VSS[] VSS[] VSS[] 8 VSS[] VSS[] 7 VSS[7] 0 VSS[8] VSS[9] 9 VSS[0] VSS[] 9 VSS[] VSS[] VSS[] 0 VSS[] VSS[] VSS[7] VSS[8] VSS[9] VSS[0] 8 VSS[] VSS[] 8 VSS[] VSS[] 8 VSS[] VSS[] 0 VSS[7] VSS[8] VSS[9] VSS[0] 7 VSS[] 0 VSS[] VSS[] VSS[] E VSS[] E8 VSS[] F VSS[7] F7 VSS[8] F VSS[9] F7 VSS[0] F8 VSS[] F0 VSS[] F VSS[] F VSS[] F VSS[] F VSS[] F VSS[7] F8 VSS[8] F9 VSS[9] G0 VSS[0] G VSS[] G8 VSS[] G7 VSS[] G VSS[] G VSS[] G7 VSS[] H VSS[7] H8 VSS[8] J VSS[9] J VSS[0] J0 VSS[] J VSS[] J VSS[] J0 VSS[] J VSS[] J8 VSS[] J VSS[7] J VSS[8] J8 VSS[9] J7 VSS[70] K VSS[7] K VSS[7] L0 VSS[7] L VSS[7] L7 VSS[7] L VSS[7] L VSS[77] L8 VSS[78] L VSS[79] L VSS[80] L0 VSS[8] L VSS[8] L7 VSS[8] L VSS[8] M VSS[8] M0 VSS[8] M VSS[87] M VSS[88] M0 VSS[89] M VSS[90] VSS VSS[9] VSS[9] VSS[9] VSS[9] VSS[9] VSS[9] VSS[97] VSS[98] VSS[99] VSS[00] VSS[0] VSS[0] VSS[0] VSS[0] VSS[0] VSS[0] VSS[07] VSS[08] VSS[09] VSS[0] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[7] VSS[8] VSS[9] VSS[0] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[7] VSS[8] VSS[9] VSS[0] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[7] VSS[8] VSS[9] VSS[0] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[7] VSS[8] VSS[9] VSS[0] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[7] VSS[8] VSS[9] VSS[0] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[7] VSS[8] VSS[9] VSS[70] VSS[7] VSS[7] VSS[7] VSS[7] VSS[7] VSS[7] VSS[77] VSS[78] VSS[79] VSS[80] M8 M M M M8 M8 N N N N8 N N N0 N N7 N0 N P0 P P P7 R R7 R R R8 R R7 T T9 T T T T T8 U U U8 U U U7 V7 V V V V0 V8 V W W W W7 Y Y9 Y0 Y Y Y Y Y9 Y Y8 Y E G U00I G7 VSS[8] G VSS[8] G VSS[8] G8 VSS[8] G7 VSS[8] G VSS[8] G VSS[87] G9 VSS[88] G VSS[89] G9 VSS[90] 9 VSS[9] VSS[9] 0 VSS[9] 0 VSS[9] VSS[9] 8 VSS[9] VSS[97] VSS[98] 9 VSS[99] VSS[00] VSS[0] 0 VSS[0] VSS[0] VSS[0] 0 VSS[0] VSS[0] 8 VSS[07] VSS[08] E VSS[09] E9 VSS[0] E VSS[] E VSS[] E0 VSS[] F VSS[] F VSS[] F9 VSS[] F9 VSS[7] F VSS[8] F0 VSS[9] F VSS[0] G8 VSS[] G VSS[] G VSS[] G VSS[] H0 VSS[] H VSS[] H7 VSS[7] H VSS[8] H VSS[9] H VSS[0] H8 VSS[] J VSS[] J9 VSS[] J VSS[] K VSS[] K VSS[] K VSS[7] K8 VSS[8] L VSS[9] L0 VSS[0] L VSS[] L VSS[] L0 VSS[] L VSS[] L8 VSS[] L VSS[] L8 VSS[7] L VSS[8] M VSS[9] M VSS[0] V VSS NTF VSS[] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[7] VSS[8] VSS[9] VSS[0] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[7] VSS[8] VSS[9] VSS[70] VSS[7] VSS[7] VSS[7] VSS[7] VSS[7] VSS[7] VSS[77] VSS[78] VSS[79] VSS[80] VSS[8] VSS[8] VSS[8] VSS[8] VSS[8] VSS[8] VSS[87] VSS[88] VSS[89] VSS[90] VSS[9] VSS[9] VSS[9] VSS[9] VSS[9] VSS[9] VSS[97] VSS[98] VSS[99] VSS[00] VSS[0] VSS_NTF_ VSS_NTF_ VSS_NTF_ VSS_NTF_ VSS_NTF_ VSS_NTF_ VSS_NTF_7 VSS_NTF_8 VSS_NTF_9 VSS_NTF_0 VSS_NTF_ VSS_NTF_ VSS_NTF_ VSS_NTF_ M M8 M N N7 N N N8 N N N0 N N7 N8 N N N N P P P8 P P8 P9 P9 R7 R0 R R T T7 T0 T T T T T U U8 V0 V W W W8 W W W8 Y Y7 Y8 Y9 7 9 E E8 G G7 8 9 E E FG[]: PEG Static Lane Reversal (For the X) - : (efault) Normal Operation; Lane # definition matches socket pin map definition - 0: Lane Reversed FG[]: isplay Port Presence Strap - : (efault) isable; No Physical isplay Port attached to Embedded isplay Port - 0 : Enable; n external isplay Port device is connected to the Embeded isplay port FG[:]: PIE Port ifurcation Straps - : (efault) X - evice functions and disable - 0 : X8, X8 - evice function enabled; Function disable - 0 : Reserved - (evice Function disable ; Function enable - 00 : X8, X X - evice function and enabled V FG[7]: efer Training -: (efault) PEG Train immediately following xxreset de assertion -0: PEG Wait for IOS for training SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

6 +VORE +VORE_PU +.0VS +VTT_PU Main oard HFM: 0.7V ~.V LFM: 0.V ~ 0.9V +VGFX_ORE +VGFX ULV: 0.V ~.V ULV P0 (Turbo): P ( HFM ):. Px ( LFM ):. +VORE_PU E E8 E E E7 E8 F F F8 F F F7 F8 F G H H H8 H9 H H H H7 H8 H0 J J J8 J9 J J J J7 J8 J0 J K K7 K9 K K K K7 K9 K L L8 L L L0 N N0 N N8 U00F V[] V[] V[] V[] V[] V[] V[7] V[8] V[9] V[0] V[] V[] V[] V[] V[] V[] V[7] V[8] V[9] V[0] V[] V[] V[] V[] V[] V[] V[7] V[8] V[9] V[0] V[] V[] V[] V[] V[] V[] V[7] V[8] V[9] V[0] V[] V[] V[] V[] V[] V[] V[7] V[8] V[9] V[0] V[] V[] V[] V[] V[] V[] V[7] V[8] V[9] V[0] V[] V[] V[] V[] V[] V[7] V[8] V[9] V[70] V[7] V[7] V[7] V[7] V[7] V[7] ORE SUPPLY POWER PEG N R SENSE LINES SVI QUIET RILS VIO[] VIO[] VIO[] VIO[] VIO[] VIO[7] VIO[8] VIO[9] VIO[0] VIO[] VIO[] VIO[] VIO[] VIO[] VIO[] VIO[7] VIO[8] VIO[9] VIO[0] VIO[] VIO[] VIO[] VIO[] VIO[] VIO[] VIO[7] VIO[8] VIO[9] VIO[0] VIO[] VIO[] VIO[] VIO[] VIO[] VIO[] VIO[7] VIO[8] VIO[9] VIO[0] VIO[] VIO[] VIO[] VIO[] VIO[] VIO[] VIO[7] VIO[8] VIO[9] VIO0 VIO VIO_SEL VPQE[] VPQE[] VILERT# VISLK VISOUT V_SENSE VSS_SENSE VIO_SENSE VSS_SENSE_VIO F G8 G0 G J7 J J J J7 K0 K L L L L0 L L L L8 M M7 M M M7 N0 N N N E E F F8 F0 G G G7 G0 G J J W W7 M N F G N N7 +VTT_PU H_PU_SVILRT# 00 00PF/0V 0 UF/.V 0 UF/.V 0 UF/.V 0 UF/.V +VSUS +VTT_PU VP_SENSE 8 VSSP_SENSE 8 8. H_SN_IV#_PWRTRL +VTT_PU SVI signal is very critical. Please follow Intel design guide 0 UF/.V R0 0KOhm 007 UF/.V 0 UF/.V 07 UF/.V 0 UF/.V 07 UF/.V % R0 008 UF/.V 0 UF/.V 08 UF/.V 099 UF/.V 0 UF/.V 0 UF/.V Ohm +VTT_PU R00 7Ohm R00 % 00 UF/.V 009 UF/.V 0 UF/.V 09 UF/.V 098 UF/.V 0 UF/.V 0 UF/.V T UF/.V 00 UF/.V 0 UF/.V 00 UF/.V 097 UF/.V 0 UF/.V 0 UF/.V VR_SVI_LERT# 80 VR_SVI_LK 80 VR_SVI_T 80 +VORE 09 UF/.V R00 0 % R007 0 % 0 UF/.V 08 UF/.V 07 UF/.V 0 UF/.V VSENSE 80 VSSSENSE VS +.8VS 09 UF/.V VS_SEL0 +VGFX. 08 UF/.V 089 UF/.V ULV GT (Turbo): GT (T) : 0 GT (Turbo) : GT( T) : 8 It must be min 00 ns after to +.Vs reaches 80% 0UF/.V 09 UF/.V 08 UF/.V SL007 R UF/.V 0 0UF/.V UF/.V 08 UF/.V 0 UF/.V 0 0UF/.V 08 0UF/.V 087 UF/.V V_XG_SENSE VSS_XG_SENSE 0 UF/.V 0 0UF/.V 07 UF/.V VS_SEL 09 UF/.V 0 UF/.V 08 UF/.V 0 0UF/.V 09 0UF/.V 08 UF/.V 090 UF/.V 0 UF/.V 00 UF/.V 0 UF/.V 08 UF/.V 07 0UF/.V 00 0UF/.V 08 UF/.V 09 UF/.V VPLL VS_SEL E N P7 P8 P0 P P P P P P T8 T8 T9 T U V7 V8 V0 V V V V V V8 V9 W0 W W W W W W Y8 Y F G L7 L N N0 VS N P7 0 P0 0UF/.V R R8 R U V V7 V8 V W UF/.V UF/.V U00G VXG[] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[7] VXG[8] VXG[9] VXG[0] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[7] VXG[8] VXG[9] VXG[0] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[7] VXG[8] VXG[9] VXG[0] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[7] VXG[8] VXG[9] VXG[0] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[7] VXG[8] VXG[9] VXG[0] VXG[] VXG[] VXG[] VXG[] VXG[] VXG[] VXG_SENSE VSSXG_SENSE VPLL[] VPLL[] VPLL[] VS[] VS[] VS[] VS[] VS[] VS[] VS[7] VS[8] VS[9] VS[0] VS[] VS[] VS[] VS[] VS[] VS[] V GRPHIS POWER SENSE LINES.8V RIL S RIL SENSE LINES QUIET RILS R -.V RILS SM_VREF VQ[] VQ[] VQ[] VQ[] VQ[] VQ[] VQ[7] VQ[8] VQ[9] VQ[0] VQ[] VQ[] VQ[] VQ[] VQ[] VQ[] VQ[7] VQ[8] VQ[9] VQ[0] VQ[] VQ[] VQ[] VQ[] VQ[] VQ[] VQ[] VQ[] VQ_SENSE VSS_SENSE_VQ VS_SENSE VS_VI[0] VS_VI[] Y J8 J J J0 L0 L L8 L M M M0 N0 N N8 R R8 R0 R R R R0 V W 0 8 G M8 N U V_SM_VREF Should have 0 mil trace width +V_SM_VREF_NT 088 UF/.V?? 07 0UF/.V 00 0UF/.V 07 UF/.V T00 T00 VQ 07 UF/.V VQ 08 0UF/.V 0 0UF/.V ER-0 VQ 0 0UF/.V 07 UF/.V VUS_SENSE 87 VS_SEL0 87 VS_SEL0 0KOhm R008 VS_SEL 87 0KOhm R009 R07 KOhm R08 KOhm +.VS 077 UF/.V 078 UF/.V V L L 0.9V L H 0.8V for ULV only H_SN_IV#_PWRTRL= LOW, VP=.0V H_SN_IV#_PWRTRL= High/N, VP=.0V H H L 0.7V H 0.V SUSTeK OMPUTER IN. N R.0 Tuesday, March 7, 0 ate: Sheet of 99

7 Main oard TOP side J070 +VTT_PU R0707 Ohm XP_TO R0708 PH_JTG_TO 0 +VS R0709 KOhm XP_RESET# +V R07 KOhm SYS_PWROK_XP, H_PUPWRG PM_PWRTN#_R FG0 PM_SYSPWROK_PH,,0,,,, UF_PLT_RST#, XP_RESET# XP_TO XP_TRST# XP_TI XP_TMS XP_TLK R070 R070 R070 R070 R070 +VTT_PU XP_PREQ# XP_PRY# T070 T070 T070 T070 nbs_r00_h_000s nbs_r00_h_000s nbs_r00_h_000s nbs_r00_h_000s nbs_r00_h_000s T070 OS_T0 OS_T OS_T OS_T PUPWRG_XP PM_PWRTN#_XP XP_HOOK SYS_PWROK_XP LK_XP_P LK_XP_N XP_RST#_R TK XP_TI R07 PH_JTG_TI 0 SMP_P XP_TMS R070 PH_JTG_TMS 0 LK_XP_P LK_XP_N LK_XP_N LK_XP_P RNX070 0OHM RNX070 0OHM RNX070 0OHM RNX070 0OHM LK_ITP_LK LK_ITP_LK# LK_ITP_LK_PH# LK_ITP_LK_PH Please mount J070, R070~R070 and RNX070 for debug on SR and ER Place near J070 UF_PLT_RST# PM_PWRTN#_R PM_SYSPWROK_PH UF/0V UF/0V UF/0V SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 7 99 R.0

8 SUSTeK OMPUTER IN. N ustom Tuesday, March 7, 0 ate: Sheet of 8 99 R.0

9 Main oard SUSTeK OMPUTER IN. N ustom Tuesday, March 7, 0 ate: Sheet of 9 99 R.0

10 Main oard SUSTeK OMPUTER IN. N ustom Tuesday, March 7, 0 ate: Sheet of 0 99 R.0

11 Main oard SUSTeK OMPUTER IN. N ustom Tuesday, March 7, 0 ate: Sheet of 99 R.0

12 Main oard SUSTeK OMPUTER IN. N ustom Tuesday, March 7, 0 ate: Sheet of 99 R.0

13 +0.7VS, M [:0] +.V SWP UX, M S M M 0 M M M M M 7 RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm 0 0UF/.V 0 0UF/.V 0 0.UF/.V IMM_LOK_TERM 0 0.UF/.V R0 0.Ohm R0 0.Ohm 0.pF/0V M LK_R0, M LK_R#0, SWP UX, M S#, M KE0, M OT0, M RS#, M S, M WE#, M S0, M S#0 M 8 M M M M M 9 M M 0 RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm +.V 09 0.UF/.V IMM_LOK_TERM_ 0.UF/.V R0 0.Ohm R0 0.Ohm M LK_R0, 08.pF/0V M LK_R#0, M R0 9Ohm To support Gb SRM IE ==> / use rank, M KE_IE, M S#_IE, M OT_IE / R07 9Ohm / R08 9Ohm / R09 9Ohm 0.UF/.V nbs_c00_h_000s Refer to Intel R +0.7VS +0.7VS 0 UF/.V UF/.V UF/.V UF/.V UF/.V 8PF/V 8PF/V, M [:0] 0 0UF/.V 07 0UF/.V SWP UX, M S, M S#0, M WE#, M S0 M 0 M M M 0 RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm Refer to Intel R +0.7VS UF/.V UF/.V 8PF/0V UF/.V UF/.V UF/.V UF/.V SWP UX, M S, M RS#, M OT0, M KE0, M S# M 8 M M 7 M M M M M M M M 9 RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm RN 9Ohm RN 9Ohm RN 9Ohm 7 8 RN 9Ohm ER VS UXEP 0 / UF/.V UF/.V UF/.V UF/.V M R0 9Ohm add for channel SRM IE ==> / use rank To support Gb +.V, M KE_IE, M S#_IE, M OT_IE / R 9Ohm / R0 9Ohm / R 9Ohm 0.UF/.V 7 8PF/V ER-0 SUSTeK OMPUTER IN. Friday, May 8, 0 ate: Sheet of 98 R.0

14 M QS#7 M QS7 M QS M QS# M QS# M QS M QS M QS# M M 8 M KE0 M S#0 M 7 M M M M 0 M S# M S M 9 M S0 M S M M M M WE# M M 0 M M OT0 M M LK_R0 M LK_R#0 F_ZQ M RS# RMRST# M M 8 M KE0 M S#0 M 7 M M M M 0 M S# M S M 9 M S0 M S M M M M WE# M M 0 M M OT0 M M LK_R0 M LK_R#0 F_ZQ M RS# RMRST# M QS#0 M M 8 M KE0 M S#0 M 7 M M M M 0 M S# M S M 9 M S0 M S M M M M WE# M M 0 M M OT0 M M LK_R0 M LK_R#0 F_ZQ0 M QS0 M QS M Q0 M Q0 M Q M Q9 M Q M QS# M M 8 M KE0 M S#0 M 7 M M M M 0 M S# M S M 9 M S0 M S M M M M WE# M M 0 M M OT0 M M LK_R0 M LK_R#0 F_ZQ M RS# RMRST# M Q9 M Q M Q M Q8 M RS# M QS# M QS M QS M QS# RMRST# M KE_IE M S#_IE M OT_IE M KE_IE M S#_IE M OT_IE M KE_IE M S#_IE M OT_IE M KE_IE M S#_IE M OT_IE F_ZQ0 F_ZQ F_ZQ F_ZQ IM_THRM_ IM_THRM_ M M M M M Q M Q M Q M Q M Q M Q7 M Q M Q M Q M Q M Q8 M Q M Q0 M Q7 M Q M Q0 M Q9 M Q M Q M Q M Q7 M Q8 M Q M Q M Q9 M Q8 M Q M Q M Q M Q M Q7 M Q0 M Q M Q M Q M Q M Q M Q7 M Q M Q M Q7 M Q9 M Q M Q M Q M Q0 M Q8 M Q9 M Q M Q M Q M Q M Q M Q0 M Q8 M OT_IE M KE_IE M S#_IE F_ZQ F_ZQ F_ZQ0 F_ZQ F_ZQ F_ZQ F_ZQ0 F_ZQ M S#0, M LK_R0, M LK_R#0, M KE0, M S#, M RS#, M WE#, M OT0, RMRST#, M S, M S0, M S, SM_LK_S 8,0 SM_T_S 8,0 M QS[7:0] M [:0], M QS#[7:0] M Q[:0] M KE_IE, M S#_IE, M OT_IE, M VREFQ M VREF +.V +.V +.V +.V +.V M VREF M VREFQ +.V +.V +.V +.V +.V M VREFQ M VREF M VREFQ M VREF M VREFQ M VREF M VREFQ M VREF +VS +.V +.V +.V +.V +.V ate: Sheet of 98 Friday, May 8, 0 SUSTeK OMPUTER IN. R.0 ate: Sheet of 98 Friday, May 8, 0 SUSTeK OMPUTER IN. R.0 ate: Sheet of 98 Friday, May 8, 0 SUSTeK OMPUTER IN. R.0 lose U0 lose U0 lose U0 lose U0 hange Size form 00 to uF 00 0.uF Refer to Intel R ulk ap near IMM evice ap Placement of +.V U0 U0 U0 U0.uF x.uf x 0uF x U0 U0 U0 U0 0.uF x 0.uF x 0.uF x 0.uF x 0.uF x 0.uF x 0.uF x 0.uF x 0.uF 0.uF 0.uF.uF ap Placement of VREF M VREF 0.uF U0 M VREFQ U0 U0 U0 SRM IE SRM IE SRM IE SRM IE Near Top memory I 0mil trace 0mil trace SMUS addr=(9) U0: Remote(Local) thermal sensor,use remote mode. PHILIP PMS90 Pleace in the center of PU socket. IM Thermal Sensor R.0. Item 07. R.0. Item 07. SRM IE check here SRM IE lose U0 ER-00 ER-07 lose U0 lose U0 ER-0 lose U0 lose U0.UF/0V.UF/0V 08 0.UF/.V nbs_c00_h_000s 08 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 8.UF/0V 8.UF/0V 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 8PF/V 8PF/V 8 0.UF/.V nbs_c00_h_000s 8 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 7.UF/0V 7.UF/0V.UF/0V.UF/0V 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 9.UF/0V 9.UF/0V R / R / 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s R / R / 7 0.UF/.V nbs_c00_h_000s 7 0.UF/.V nbs_c00_h_000s R / R / 7 8PF/V 7 8PF/V 0 N P7 0/P L7 R7 /# N7 T N M7 P N P8 P R8 7 R 8 T8 9 R 0 M N8 M S# K K J7 K# K7 KE K9 S# L ML E7 MU QL0 E QL F7 QL F QL F8 QL H QL H8 QL G QL7 H7 QSL F QSL# G QSU 7 QSU# 7 QU0 7 QU QU 8 QU QU 7 QU QU 8 QU7 N J N J9 N L N L9 T7 OT K RS# J RESET# T V8 9 V7 G7 V K V K8 V N V N9 V R V R9 VQ9 VQ8 8 V9 VQ7 VQ 9 VQ VQ E9 VQ F VQ H VQ H9 VREF M8 VREFQ H VSS 9 VSS VSS0 E VSS9 G8 VSS8 J VSS7 J8 VSS M VSS M9 VSS P VSS P9 VSS T VSS T9 VSSQ9 VSSQ8 9 VSSQ7 VSSQ 8 VSSQ E VSSQ E8 VSSQ F9 VSSQ G VSSQ G9 WE# L ZQ L8 U0 EJSE-J-F U0 EJSE-J-F V XP XN THERM# SMLK 8 SMT 7 LERT# U0 G78- U0 G UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s R09 R09 0 8PF/V 0 8PF/V E0 0UF/.V E0 0UF/.V.UF/0V.UF/0V 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s E Q0 PMS90 E Q0 PMS90 R / R / 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 8 8PF/V 8 8PF/V 0 N P7 0/P L7 R7 /# N7 T N M7 P N P8 P R8 7 R 8 T8 9 R 0 M N8 M S# K K J7 K# K7 KE K9 S# L ML E7 MU QL0 E QL F7 QL F QL F8 QL H QL H8 QL G QL7 H7 QSL F QSL# G QSU 7 QSU# 7 QU0 7 QU QU 8 QU QU 7 QU QU 8 QU7 N J N J9 N L N L9 T7 OT K RS# J RESET# T V8 9 V7 G7 V K V K8 V N V N9 V R V R9 VQ9 VQ8 8 V9 VQ7 VQ 9 VQ VQ E9 VQ F VQ H VQ H9 VREF M8 VREFQ H VSS 9 VSS VSS0 E VSS9 G8 VSS8 J VSS7 J8 VSS M VSS M9 VSS P VSS P9 VSS T VSS T9 VSSQ9 VSSQ8 9 VSSQ7 VSSQ 8 VSSQ E VSSQ E8 VSSQ F9 VSSQ G VSSQ G9 WE# L ZQ L8 U0 EJSE-J-F U0 EJSE-J-F R R 0 N P7 0/P L7 R7 /# N7 T N M7 P N P8 P R8 7 R 8 T8 9 R 0 M N8 M S# K K J7 K# K7 KE K9 S# L ML E7 MU QL0 E QL F7 QL F QL F8 QL H QL H8 QL G QL7 H7 QSL F QSL# G QSU 7 QSU# 7 QU0 7 QU QU 8 QU QU 7 QU QU 8 QU7 N J N J9 N L N L9 T7 OT K RS# J RESET# T V8 9 V7 G7 V K V K8 V N V N9 V R V R9 VQ9 VQ8 8 V9 VQ7 VQ 9 VQ VQ E9 VQ F VQ H VQ H9 VREF M8 VREFQ H VSS 9 VSS VSS0 E VSS9 G8 VSS8 J VSS7 J8 VSS M VSS M9 VSS P VSS P9 VSS T VSS T9 VSSQ9 VSSQ8 9 VSSQ7 VSSQ 8 VSSQ E VSSQ E8 VSSQ F9 VSSQ G VSSQ G9 WE# L ZQ L8 U0 EJSE-J-F U0 EJSE-J-F 0.UF/V 0.UF/V 07 0.UF/.V nbs_c00_h_000s 07 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s R0 R0 9 0.UF/.V nbs_c00_h_000s 9 0.UF/.V nbs_c00_h_000s 0 00PF/0V 0 00PF/0V 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0 N P7 0/P L7 R7 /# N7 T N M7 P N P8 P R8 7 R 8 T8 9 R 0 M N8 M S# K K J7 K# K7 KE K9 S# L ML E7 MU QL0 E QL F7 QL F QL F8 QL H QL H8 QL G QL7 H7 QSL F QSL# G QSU 7 QSU# 7 QU0 7 QU QU 8 QU QU 7 QU QU 8 QU7 N J N J9 N L N L9 T7 OT K RS# J RESET# T V8 9 V7 G7 V K V K8 V N V N9 V R V R9 VQ9 VQ8 8 V9 VQ7 VQ 9 VQ VQ E9 VQ F VQ H VQ H9 VREF M8 VREFQ H VSS 9 VSS VSS0 E VSS9 G8 VSS8 J VSS7 J8 VSS M VSS M9 VSS P VSS P9 VSS T VSS T9 VSSQ9 VSSQ8 9 VSSQ7 VSSQ 8 VSSQ E VSSQ E8 VSSQ F9 VSSQ G VSSQ G9 WE# L ZQ L8 U0 EJSE-J-F U0 EJSE-J-F 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 8PF/V 8PF/V 09 0.UF/.V nbs_c00_h_000s 09 0.UF/.V nbs_c00_h_000s R R

15 M M 8 M KE0 M S#0 M 7 M M M M 0 M S# M S M 9 M S0 M S M M M M WE# M M 0 M M OT0 M M LK_R0 M LK_R#0 F_ZQ M RS# RMRST# M QS#7 M QS7 M QS M QS# M Q M Q7 M QS# M QS M QS M QS# M QS#0 M M 8 M KE0 M S#0 M 7 M M M M 0 M S# M S M 9 M S0 M S M M M M WE# M M 0 M M OT0 M M LK_R0 M LK_R#0 F_ZQ F_ZQ F_ZQ0 F_ZQ F_ZQ0 M QS0 M QS M Q M Q M Q7 M Q M Q M Q0 M Q M Q0 M Q7 M Q9 M Q8 M Q M Q M Q M Q M Q M Q9 M Q8 M Q M Q M Q M Q M Q M Q8 M Q M Q M Q7 M Q9 M Q0 M Q M QS# M Q M Q M Q M RS# M QS# M QS M QS M QS# RMRST# M M 8 M KE0 M S#0 M 7 M M M M 0 M S# M S M 9 M S0 M S M M M M WE# M M 0 M M OT0 M M LK_R0 M LK_R#0 F_ZQ M RS# RMRST# M M 8 M KE0 M S#0 M 7 M M M M 0 M S# M S M 9 M S0 M S M M M M WE# M M 0 M M OT0 M M LK_R0 M LK_R#0 F_ZQ M RS# RMRST# M OT_IE M KE_IE M S#_IE M KE_IE M S#_IE M OT_IE M KE_IE M S#_IE M OT_IE M KE_IE M S#_IE M OT_IE M KE_IE M S#_IE M OT_IE F_ZQ F_ZQ F_ZQ F_ZQ0 F_ZQ F_ZQ F_ZQ F_ZQ0 M M M M M Q0 M Q M Q M Q M Q8 M Q9 M Q M Q M Q M Q0 M Q M Q M Q7 M Q M Q M Q9 M Q M Q M Q7 M Q M Q0 M Q8 M Q M Q M Q M Q9 M Q M Q0 M Q8 RMRST#, M S#0, M LK_R0, M LK_R#0, M KE0, M S#, M RS#, M WE#, M OT0, M QS[7:0] M [:0], M QS#[7:0] M Q[:0] M S, M S0, M S, M KE_IE, M S#_IE, M OT_IE, +.V +.V +.V +.V M VREFQ M VREF +.V M VREFQ M VREF +.V +.V +.V +.V M VREFQ M VREF M VREFQ M VREF M VREFQ M VREF M VREFQ M VREF +.V +.V +.V +.V ate: Sheet of 98 Friday, May 8, 0 SUSTeK OMPUTER IN. R.0 ate: Sheet of 98 Friday, May 8, 0 SUSTeK OMPUTER IN. R.0 ate: Sheet of 98 Friday, May 8, 0 SUSTeK OMPUTER IN. R.0 lose U0 lose U0 lose U0 lose U0 hange Size form 00 to uF 00 0.uF Refer to Intel R 0.uF 0.uF 0.uF.uF ap Placement of VREF M VREF 0.uF U0 M VREFQ U0 U0 U0 0.uF x U0 U0 U0.uF x 0.uF x 0.uF x ap Placement of +.V 0.uF x U0 0.uF x U0.uF x U0 0uF x U0 0.uF x U0 0.uF x 0.uF x check here SRM IE SRM IE SRM IE SRM IE SRM IE R.0. Item 00. R.0. Item 07. R.0. Item 07. ER-07 lose U0 lose U0 ER-0 lose U0 lose U0 R / R / 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s R0 R0 8 0.UF/.V 8 0.UF/.V 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 07.UF/0V 07.UF/0V R09 R09 8PF/V 8PF/V 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s R R R / R / 9 0.UF/.V nbs_c00_h_000s 9 0.UF/.V nbs_c00_h_000s 09 0.UF/.V nbs_c00_h_000s 09 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 N P7 0/P L7 R7 /# N7 T N M7 P N P8 P R8 7 R 8 T8 9 R 0 M N8 M S# K K J7 K# K7 KE K9 S# L ML E7 MU QL0 E QL F7 QL F QL F8 QL H QL H8 QL G QL7 H7 QSL F QSL# G QSU 7 QSU# 7 QU0 7 QU QU 8 QU QU 7 QU QU 8 QU7 N J N J9 N L N L9 T7 OT K RS# J RESET# T V8 9 V7 G7 V K V K8 V N V N9 V R V R9 VQ9 VQ8 8 V9 VQ7 VQ 9 VQ VQ E9 VQ F VQ H VQ H9 VREF M8 VREFQ H VSS 9 VSS VSS0 E VSS9 G8 VSS8 J VSS7 J8 VSS M VSS M9 VSS P VSS P9 VSS T VSS T9 VSSQ9 VSSQ8 9 VSSQ7 VSSQ 8 VSSQ E VSSQ E8 VSSQ F9 VSSQ G VSSQ G9 WE# L ZQ L8 U0 EJSE-J-F U0 EJSE-J-F 9 8PF/V 9 8PF/V 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s R R 0 8PF/V 0 8PF/V 8.UF/0V 8.UF/0V 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V 0 0.UF/.V 0 8PF/V 0 8PF/V 08.UF/0V 08.UF/0V 7 0.UF/.V 7 0.UF/.V 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 7.UF/0V 7.UF/0V 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 0.UF/.V 0.UF/.V 0 N P7 0/P L7 R7 /# N7 T N M7 P N P8 P R8 7 R 8 T8 9 R 0 M N8 M S# K K J7 K# K7 KE K9 S# L ML E7 MU QL0 E QL F7 QL F QL F8 QL H QL H8 QL G QL7 H7 QSL F QSL# G QSU 7 QSU# 7 QU0 7 QU QU 8 QU QU 7 QU QU 8 QU7 N J N J9 N L N L9 T7 OT K RS# J RESET# T V8 9 V7 G7 V K V K8 V N V N9 V R V R9 VQ9 VQ8 8 V9 VQ7 VQ 9 VQ VQ E9 VQ F VQ H VQ H9 VREF M8 VREFQ H VSS 9 VSS VSS0 E VSS9 G8 VSS8 J VSS7 J8 VSS M VSS M9 VSS P VSS P9 VSS T VSS T9 VSSQ9 VSSQ8 9 VSSQ7 VSSQ 8 VSSQ E VSSQ E8 VSSQ F9 VSSQ G VSSQ G9 WE# L ZQ L8 U0 EJSE-J-F U0 EJSE-J-F 0 0.UF/.V nbs_c00_h_000s 0 0.UF/.V nbs_c00_h_000s 0 N P7 0/P L7 R7 /# N7 T N M7 P N P8 P R8 7 R 8 T8 9 R 0 M N8 M S# K K J7 K# K7 KE K9 S# L ML E7 MU QL0 E QL F7 QL F QL F8 QL H QL H8 QL G QL7 H7 QSL F QSL# G QSU 7 QSU# 7 QU0 7 QU QU 8 QU QU 7 QU QU 8 QU7 N J N J9 N L N L9 T7 OT K RS# J RESET# T V8 9 V7 G7 V K V K8 V N V N9 V R V R9 VQ9 VQ8 8 V9 VQ7 VQ 9 VQ VQ E9 VQ F VQ H VQ H9 VREF M8 VREFQ H VSS 9 VSS VSS0 E VSS9 G8 VSS8 J VSS7 J8 VSS M VSS M9 VSS P VSS P9 VSS T VSS T9 VSSQ9 VSSQ8 9 VSSQ7 VSSQ 8 VSSQ E VSSQ E8 VSSQ F9 VSSQ G VSSQ G9 WE# L ZQ L8 U0 EJSE-J-F U0 EJSE-J-F 0 N P7 0/P L7 R7 /# N7 T N M7 P N P8 P R8 7 R 8 T8 9 R 0 M N8 M S# K K J7 K# K7 KE K9 S# L ML E7 MU QL0 E QL F7 QL F QL F8 QL H QL H8 QL G QL7 H7 QSL F QSL# G QSU 7 QSU# 7 QU0 7 QU QU 8 QU QU 7 QU QU 8 QU7 N J N J9 N L N L9 T7 OT K RS# J RESET# T V8 9 V7 G7 V K V K8 V N V N9 V R V R9 VQ9 VQ8 8 V9 VQ7 VQ 9 VQ VQ E9 VQ F VQ H VQ H9 VREF M8 VREFQ H VSS 9 VSS VSS0 E VSS9 G8 VSS8 J VSS7 J8 VSS M VSS M9 VSS P VSS P9 VSS T VSS T9 VSSQ9 VSSQ8 9 VSSQ7 VSSQ 8 VSSQ E VSSQ E8 VSSQ F9 VSSQ G VSSQ G9 WE# L ZQ L8 U0 EJSE-J-F U0 EJSE-J-F R / R / 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s 8PF/V 8PF/V 8PF/V 8PF/V 0.UF/.V nbs_c00_h_000s 0.UF/.V nbs_c00_h_000s R / R /

16 SUSTeK OMPUTER IN. Tuesday, March 7, 0 ate: Sheet of 99 R.0

17 SUSTeK OMPUTER IN. Tuesday, March 7, 0 ate: Sheet of 7 99 R.0

18 SUSTeK OMPUTER IN. Tuesday, March 7, 0 ate: Sheet of 8 99 R.0

19 G S G S alpella larksfield R SO-IMM VREFQ Platform esign Guide hange etails R Vref Intel ocument Number: V R90 KOhm M VREF 90 0.UF/V R90 KOhm Near IMM evice <000 mil +.V R90 KOhm M VREFQ Ivy-ridge PU: Q90 mount Sandy-ridge PU: Q90 un-mount Q90 N700 /R RMRST#_GTE 90 0.UF/V R90 KOhm R909 S_IMM_VREFQ el M VREF and M VREFQ +.V R90 KOhm M VREF 90 0.UF/V R907 KOhm +.V Ivy-ridge PU: Q90 mount Sandy-ridge PU: Q90 un-mount R908 KOhm M VREFQ Q90 N700 /R RMRST#_GTE S_IMM_VREFQ 90 0.UF/V R90 KOhm R90 R.0. Item 9, Payne SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 9 98 R.0

20 +V_RT H udio H_SYN(On-ie PLL VR voltage select): Rising edge of RSMRST# pin High:.V, Low:.8V (default) MOS Settings lear MOS Keep MOS TPM Settings lear ME RT Registers Keep ME RT Registers +VSUS_H +VS Z_SYN Z_SYN_PH UMKN Q0 KOhm R08 KOhm R09 JRST00 Shunt Open (efault) JRST00 Shunt Open (efault) R00 0KOhm % R00 0KOhm % 00 UF/.V 00 UF/.V JRST00 SGL_JUMP JRST00 SGL_JUMP +V_RT 00 8PF/0V 00 8PF/0V R00 MOhm X00.78Khz R007 0KOhm % XRT SL00 00 R00 0MOhm % Z_SIN0_U T0 PH_JTG_TMS PH_JTG_TI PH_JTG_TO X_RT X_RT RTRST# SRTRST# SM_INTRUER# INTVRMEN Z_LK Z_SYN_PH PH_SPKR Z_RST# Z_SOUT_PH PH_JTG_TK PH_JTG_TMS PH_JTG_TI PH_JTG_TO G K 7 N L T0 K E G N J H7 K H U00 RTX RTX RTRST# SRTRST# INTRUER# INTVRMEN H_LK H_SYN SPKR H_RST# H_SIN0 H_SIN H_SIN H_SIN H_SO H_OK_EN#/GPIO H_OK_RST#/GPIO JTG_TK JTG_TMS JTG_TI JTG_TO IH RT ST LP ST G JTG FWH0/L0 FWH/L FWH/L FWH/L FWH/LFRME# LRQ0# LRQ#/GPIO SERIRQ ST0RXN ST0RXP ST0TXN ST0TXP STRXN STRXP STTXN STTXP STRXN STRXP STTXN STTXP STRXN STRXP STTXN STTXP STRXN STRXP STTXN STTXP STRXN STRXP STTXN STTXP STIOMPO STIOMPI STROMPO E K V M M P7 P M0 M8 P P0 7 H H 8 0 F F Y7 Y Y Y Y Y0 ST 0 ST ST ST ST ST ST_OMP SS SS (RI) R0 7.Ohm % LP_0 0,, LP_ 0,, LP_ 0,, LP_ 0,, LP_FRME# 0,, INT_SERIRQ 0, ST_RXN0 ST_RXP0 ST_TXN0 ST_TXP0 ST_RXN ST_RXP ST_TXN ST_TXP +VTT_ST 0/0 Modify by Spark; Follow apealla ER-0 Z_LK_U Z_SYN_U Z_RST#_U Z_SOUT_U 008 PF/0V R09 Ohm Z_LK R0 Ohm Z_SYN R0 Ohm Z_RST# R0 Ohm Z_SOUT Z_SIN0_U SPI_LK SPI_S#0 SPI_SI R00 Ohm % S_SPIS0# T Y T V SPI_LK SPI_S0# SPI_S# SPI_MOSI SPI STOMPI STRIS STLE# ST0GP/GPIO H P V ST0GP ST_OMP R0 9.9Ohm % RIS_ST R0 7 % STLE#: O.. m +VTT_ST 007 PF/0V 8 SPI_SO U SPI_MISO PRE-ES STGP/GPIO9 P STGP T0 oot IOS Strap:GNT#(S0), STGP(S) RT attery +VS +VSUS_ORG Z_SOUT:() PH: Internal P 0k ohm, VIL=0.V, VIH=0.~.V () L9:VIL<0.*.V, VIH>0.*.V JTG For PU/P oundary Scan TP (PH) +RTT RT battery Z_SOUT R008 KOhm Z_SOUT_PH U7 00 INT_SERIRQ +VS_V_ 0KOHM RN00 PH_JTG_TK PH_JTG_TMS T008 T009 J00 SIE SIE WTO_ON_P +V R00 KOhm +V_RT 00 +RT_T TW R009 ER-0 0 PH_SPI_OV UMKN Q0 Q00 N700 G R0 Ohm S ST0GP 0KOHM RN00 0KOHM RN KOHM RN00 PH_JTG_TI PH_JTG_TO RTRST# INTVRMEN SRTRST# T00 T0 T0 T0 T0 Z_SOUT is a signal used for Flash escriptor security Override/ME debug mode HIGH : get overrideen, LOW : disable override SUSTeK OMPUTER IN. ustom Tuesday, March 7, 0 ate: Sheet of 0 99 R.0

21 +VSUS_ORG +VSUS_ORG U00 R7 0KOhm R /_TPanel EXT_SI#,0 PR-00 +VS PHHOT# 0KOHM RN0 +VS PIE: WLN PIE_RXN_WLN PIE_RXP_WLN PIE_TXN_WLN PIE_TXP_WLN LK_PIE_WLN# LK_PIE_WLN LKREQ_WLN# 0.UF/V 0.UF/V 0 0 ER T SL9 SL0 SL8 T ER-0 T7 T PIE_TXN_ PIE_TXP_ LK_REQ0# LK_PH_SR_N LK_PH_SR_P LK_REQ# LK_REQ# LKREQ_US# LK_REQ# G J V U E F Y G J V U F E Y G7 H7 Y J8 G8 U V G0 J0 Y0 0 E8 8 W8 Y8 Y0 Y9 J 9 7 M 8 7 V0 Y7 Y 8 Y Y L PERN PERP PETN PETP PERN PERP PETN PETP PERN PERP PETN PETP PERN PERP PETN PETP PERN PERP PETN PETP PERN PERP PETN PETP PERN7 PERP7 PETN7 PETP7 PERN8 PERP8 PETN8 PETP8 LKOUT_PIE0N LKOUT_PIE0P PIELKRQ0#/GPIO7 LKOUT_PIEN LKOUT_PIEP PIELKRQ#/GPIO8 LKOUT_PIEN LKOUT_PIEP PIELKRQ#/GPIO0 LKOUT_PIEN LKOUT_PIEP PIELKRQ#/GPIO LKOUT_PIEN LKOUT_PIEP PIELKRQ#/GPIO PI-E* LOKS SMUS ontroller Link SMLERT#/GPIO SMLK SMT SML0LERT#/GPIO0 SML0LK SML0T SMLLERT#/PHHOT#/GPIO7 SMLLK/GPIO8 SMLT/GPIO7 L_LK L_T L_RST# PEG LKRQ#/GPIO7 LKOUT_PEG N LKOUT_PEG P LKOUT_MI_N LKOUT_MI_P LKOUT_P_N LKOUT_P_P LKIN_MI_N LKIN_MI_P LKIN N LKIN P LKIN_OT_9N LKIN_OT_9P LKIN_ST_N LKIN_ST_P E H 9 8 G E M M7 T P0 M0 7 8 V U M M F8 E8 J0 G0 G E K7 K SL_ S_ RMRST_PH SML0_LK SML0_T PHHOT# SML_LK SML_T LK_PEG_REQ# LK_PU_LK#_PH LK_PU_LK_PH LK_MI#_PH LK_MI_PH LK_# LK_ R LK_OT9#_PH LK_OT9_PH LK_ST#_PH LK_ST_PH T RMRST_PH T SL07 SL08 TP_INT PR-00 To E LK_PU_LK# LK_PU_LK LK_REF# LK_REF SL_ UMKN Q S_ UMKN Q PH LKREQ Setting: SL_LK_TP SL_T_TP SL_LK_TP SL_T_TP LK_PEG_REQ# S_ SL_LK_TP SL_ SL_T_TP R elay Time SML0_LK SML_LK SML0_T SML_T LK_REQ# LK_REQ7# LK_PEG_REQ# LK_REQ# LK_REQ# LK_REQ# 0KOHM RN0 0KOHM RN KOHM RN0.KOhm RN0.KOhm RN0.KOhm RN0 7 8.KOhm RN0.KOhm RN0.KOhm RN0 7 8.KOhm RN0.KOhm RN0 0KOHM RN0 0KOHM RN0 0KOHM RN KOHM RN0 0KOHM RN0 0KOHM ¹æ RN0? LK_REQ0# RN0 0KOHM LK_REQ# 8 7 RN0 0KOHM LKREQ_US# 0KOhm R 0KOhm R RMRST_PH 0KOhm R +VSUS_ORG +VS_V_ +VSUS_ORG +VSUS_ORG +VSUS_ORG +VSUS_ORG 7 LK_ITP_LK_PH# 7 LK_ITP_LK_PH T T T T7 LK_REQ# LK_PEG_REQ# LK_REQ# LK_REQ7# V LKOUT_PIEN V LKOUT_PIEP L PIELKRQ#/GPIO LKOUT_PEG N 0 LKOUT_PEG P E PEG LKRQ#/GPIO V0 LKOUT_PIEN V LKOUT_PIEP T PIELKRQ#/GPIO V8 LKOUT_PIE7N V7 LKOUT_PIE7P K PIELKRQ7#/GPIO K LKOUT_ITPXP_N K LKOUT_ITPXP_P PRE-ES FLEX LOKS REFLKIN LKIN_PILOOPK XTL_IN XTL_OUT XLK_ROMP LKOUTFLEX0/GPIO LKOUTFLEX/GPIO LKOUTFLEX/GPIO LKOUTFLEX/GPIO7 K H V7 V9 Y7 K F7 H7 K9 LK_IH_PH LK_PI_F X_IN X_OUT XLK_OMP R0 90.9Ohm % LK_OUT R0 heck IOS Programmable output clock T8 9Ohm +VIFFLKN LK_PI_F 07 0PF/0V /EMI LK_US8 R07 MOhm SL 00 X_IN_XTL XOUT R08: For Xtal measurement 08 PF/0V X0 Mhz 09 PF/0V LK_# LK_ R0 0KOhm R 0KOhm LK_MI#_PH LK_MI_PH R 0KOhm R 0KOhm LK_OT9#_PH LK_OT9_PH R 0KOhm R7 0KOhm LK_ST#_PH LK_ST_PH R8 0KOhm R9 0KOhm LK_IH_PH R 0KOhm stuff:integrated clock mode SUSTeK OMPUTER IN. ustom Tuesday, March 7, 0 ate: Sheet of 99 R.0

22 U00 FI_TXN[7:0] SUSK#: SUSK# and SUSWRN# can be tied together if E does not want to involve in handshake mechanism for the eep Sleep state entry and exit. +VTT_PH_VIO R0 9.9Ohm % MI_RXN0 MI_RXN MI_RXN MI_RXN MI_RXP0 MI_RXP MI_RXP MI_RXP MI_TXN0 MI_TXN MI_TXN MI_TXN MI_TXP0 MI_TXP MI_TXP MI_TXP E0 G8 G0 E 0 J8 J0 W W0 8 V8 Y Y0 Y8 U8 MI0RXN MIRXN MIRXN MIRXN MI0RXP MIRXP MIRXP MIRXP MI0TXN MITXN MITXN MITXN MI0TXP MITXP MITXP MITXP MI FI FI_RXN0 FI_RXN FI_RXN FI_RXN FI_RXN FI_RXN FI_RXN FI_RXN7 FI_RXP0 FI_RXP FI_RXP FI_RXP FI_RXP FI_RXP FI_RXP FI_RXP7 FI_INT J Y E H J G0 G9 G F G E G J0 H9 W FI_TXN0 FI_TXN FI_TXN FI_TXN FI_TXN FI_TXN FI_TXN FI_TXN7 FI_TXP0 FI_TXP FI_TXP FI_TXP FI_TXP FI_TXP FI_TXP FI_TXP7 FI_TXP[7:0] FI_INT SWVRMEN: High -> SW On-ie VR Enable Low -> SW On-ie VR disable R0 0KOhm % SWVRMEN +V_RT R0 0KOhm % PWROK: This input is tied together with RSMRST# in platforms that do not support eepsx VSW stable to PWROK assertion is 0ms (min) J MI_ZOMP FI_FSYN0 V FI_FSYN0 MI_OMP G MI_IROMP FI_FSYN 0 FI_FSYN R0 7 % H MIRIS FI_LSYN0 V FI_LSYN0 FI_LSYN 0 FI_LSYN PWROK: For platform not supporting imt it can be connected to PWROK. SUSPWRNK (PH to E): This pin requires a pull-up to +VSUS. Platforms are not expected to use this signal when the PH's eep S/S feature is used.,7 XP_RESET# SW Power well stable for at least ms before platform logic asserts PWROK Have Pull up Res. in PU side 7 0 R PM_SYSPWROK_PH H_RM_PWRG ME_SUSPWRNK 7 0 PM_PWRTN#_R PM_PWRTN# ME_SusPwrnck_R SL 00 nbs_r00_h_000s SL 00 PM_SUSK# SYS_RESET# PM_SYSPWROK_PH PM_PWROK_PH PWROK_R PM_RSMRST#_PH ME_SusPwrnck_R SL 00 SL0 00 ME PRESENT_PH K P L L0 K E0 H0 SUSK# SYS_RESET# SYS_PWROK PWROK PWROK RMPWROK RSMRST# SUSWRN#/SUSPWRNK/GPIO0 PWRTN# System Power Management SWVRMEN PWROK WKE# LKRUN#/GPIO SUS_STT#/GPIO SUSLK/GPIO SLP_S#/GPIO SLP_S# SLP_S# SLP_# PRESENT/GPIO SLP_SUS# 8 E 9 N G8 N 0 H F G0 G SWVRMEN PWROK_R WKE# PM_LKRUN# PM_SUS_STT# SUS_LK# SLP_S# SLP_S#_R SLP_S#_R SLP_# SLP_SUS#_R 00 T T T0 T08 SL07 PM_RSMRST#_PH SL0 SL0 SL0 PIE_WKE# PM_LKRUN# 0, PM_SUS_STT# PM_SUS# 0 PM_SUS# 0 / elete R, R8, U0, R0, R, 0 and 0, eeper sleeperäöƒ SUSWRN# (PH to E): This pin aserts low when PH is planning to enter the eepsx power state and remove Suspend power(using SLP_SUS#) T0 T0 PM_TLOW# PM_RI# E0 TLOW#/GPIO7 0 RI# PRE-ES PMSYNH SLP_LN#/GPIO9 P K SLP_LN# T07 PM_SYN# PMSYNH is Low in /7 states only Entry Into eep S/S combination of condition is required for entry into eep S/S ll of the following must be met: -Intel ME in Moff. -N either "a" or "b"(es R0.7v p.8). HEK PULL-UP OR OWN +VPSW Power failure solution (S0-->G,S-->G): 0 PM_SYSPWROK 0 PM_PWROK 0 PM_RSMRST# 0 ME PRESENT 07: Prevent E drive hign, SUS_PWRG sink low in S-->G. PM_PWROK,PM_RSMRST#: previous platform solution. ME_PWROK,ME PRESENT: reserved for test. 0KOhm R 0KOhm R7 R8 KOhm SSPT 07,0,8,80 LL_SYSTEM_PWRG R 0KOhm R0 SUS_PWRG 0KOhm TW 0 0 PWROK_R TW 0 0,8,8 SUS_PWRG TW 09'MoW0: Optional if ME FW is RIgnition FW 0KOhm PM_SYSPWROK_PH PM_PWROK_PH PM_RSMRST#_PH ME PRESENT_PH 0 0.0UF/V For PU/P +VSUS_ORG PM_RI# R09 0KOhm Internal PU K to 0K PIE_WKE# R 0KOhm ME_SusPwrnck R7 0KOhm PM_TLOW# R 0KOhm SLP_LN# R0 0KOhm PM_LKRUN# R:8.K Ohm R0 0KOhm Strap high is GPIO mode SYS_RESET# R0 0KOhm +VS_V_ G:Pull-up 0K Ohm to.v(ore) R:NO Pull-up or down resistor SUSTeK OMPUTER IN. PM_RSMRST#_PH PM_PWROK_PH PWROK_R PM_SYSPWROK_PH T oundary Scan TP (PH) T7 T T Tuesday, March 7, 0 ate: Sheet of 99 R.0

23 PORT STRP ENLE PORT ISLE PORT LVS PORT L T SVO_TRLT PORT PORT P_TRLT P_TRLT Pull up to.(v) N with.k Ohm G P.0,8 +VS_V_ L_TRL_LK.KOHM RN0 L_TRL_T.KOHM RN0 L_KEN L_V_EN U00 J7 L_KLTEN M L_V_EN SVO_TVLKINN SVO_TVLKINP P P LE_KLTTL T0 T0 L_TRL_LK L_TRL_T P T0 K7 T P9 L_KLTTL L LK L T L_TRL_LK L_TRL_T SVO_STLLN SVO_STLLP SVO_INTN SVO_INTP M M0 P9 P0 F7 F LV_IG LV_VG SVO_TRLLK SVO_TRLT P8 M9 RT_LUE RT_GREEN RT_RE JP0 SHORT_PIN JP0 SHORT_PIN JP0 SHORT_PIN check 0 R07 PF/0V % 0 R08 PF/0V % 0 R09 PF/0V % E8 LV_VREFH E7 LV_VREFL K9 LVS_LK# K0 LVS_LK N8 LVS_T#0 M7 LVS_T# K7 LVS_T# J8 LVS_T# N7 LVS_T0 M9 LVS_T K9 LVS_T J7 LVS_T F0 LVS_LK# F9 LVS_LK H LVS_T#0 H7 LVS_T# F9 LVS_T# F LVS_T# H LVS_T0 H9 LVS_T F7 LVS_T F LVS_T RT PH_R N8 RT_G_PH_R RT_LUE P9 RT_R_PH_R RT_GREEN T9 RT_RE PULL UP.KOhmONNETOR SIE RT LK T9 RT LK RT T M0 RT T RT_HSYN SL0 M7 00 RT_VSYN SL0 RT_HSYN M9 00 RT_VSYN T KOHM R0 0.% _IREF T RT_IRTN PRE-ES LVS RT igital isplay Interface P_UXN P_UXP P_HP P_0N P_0P P_N P_P P_N P_P P_N P_P P_TRLLK P_TRLT P_UXN P_UXP P_HP P_0N P_0P P_N P_P P_N P_P P_N P_P P_TRLLK P_TRLT P_UXN P_UXP P_HP P_0N P_0P P_N P_P P_N P_P P_N P_P T9 T7 T0 V V0 V V U8 U7 V7 V9 P P P7 P9 T8 Y7 Y9 Y Y M M T T H F E F E J G TMS_TXN_PH TMS_TXP_PH TMS_TXN_PH TMS_TXP_PH TMS_TXN0_PH TMS_TXP0_PH TMS_LKN_PH TMS_LKP_PH HMI_LK 8 HMI_T 8 HMI_HP 8 HMI_TXN_PH 8 HMI_TXP_PH 8 HMI_TXN_PH 8 HMI_TXP_PH 8 HMI_TX0N_PH 8 HMI_TX0P_PH 8 HMI_LKN_PH 8 HMI_LKP_PH 8 PULL UP.KOhmONNETOR SIE ER-0 SUSTeK OMPUTER IN. Tuesday, March 7, 0 ate: Sheet of 99 R.0

24 ,7,0,,,, UF_PLT_RST# +V 7LVG08GW V IN IN OUTY U0 PLT_RST# T T9 T09 T07 U_URXN_PH U_URXN_PH U_URXP_PH U_URXP_PH U_UTXN_PH U_UTXN_PH U_UTXP_PH U_UTXP_PH PI_INT# PI_INT# PI_INT# PI_INT# GPU_RST# STP_7M GPU_PWR_EN# PI_GNT# STP_OVR PI_INTE# ST_O_# P_I0 P_I PI_PME# G J H J G H8 H7 K K 8 N0 H H M M Y K L M0 Y G E8 0 E J 8 E0 F G V U8 Y0 U Y V8 W0 K0 K8 H8 G8 E0 7 E F G G0 K0 U00E TP TP TP TP TP TP TP7 TP8 TP9 TP0 TP TP TP TP TP TP TP7 TP8 TP9 TP0 TP TP TP TP USRn USRn USRn USRn USRp USRp USRp USRp USTn USTn USTn USTn USTp USTp USTp USTp PIRQ# PIRQ# PIRQ# PIRQ# REQ#/GPIO0 REQ#/GPIO REQ#/GPIO GNT#/GPIO GNT#/GPIO GNT#/GPIO PIRQE#/GPIO PIRQF#/GPIO PIRQG#/GPIO PIRQH#/GPIO PME# RSV PI US RSV Y7 V7 RSV U RSV G RSV RSV T0 RSV 8 RSV7 U RSV8 T RSV9 T RSV0 T RSV Y T RSV RSV V RSV V RSV RSV RSV7 RSV8 RSV9 7 RSV0 E8 RSV RSV F RSV V RSV V0 RSV T8 RSV Y RSV7 RSV8 T RSV9 F USP0N USP0P USPN USPP USPN USPP USPN K8 USPP H8 USPN E8 USPP 8 USPN 8 USPP 8 USPN 9 USPP 9 USP7N N8 USP7P M8 USP8N L0 USP8P K0 USP9N G0 USP9P E0 USP0N 0 USP0P 0 USPN L USPP K USPN G USPP E USPN USPP USRIS# USRIS R Tacoma Pass(NVRM) isabling and termination guidelines(g R0.7 p.) If the tacoma Pass interface is not used, the interface signals, inculding NV_ROMP, can be left as No connects with few exceptions. VccpNN, NV_LE, NV_LE MI & FI Termination Voltage NV_LE ER-08 T0 T0 T0 US_PN0 9 US_PP0 9 US_PN US_PP US_PN US_PP US_PN US_PP US_PN8 US_PP8 US_PN9 US_PP9 ER-0 LOW : Set to Vss HIGH : Set to Vcc USRIS_PN R0.Ohm % US.0 US.0 Port US.0 Port (ebug) amera WiFi/ WiMax/lue Tooth Touch Panel ard Reader US.0 US.0 Port US.0 Port PU / P +VSUS_ORG O# RN0 0KOHM US_O#0 RN0 0KOHM O#7 RN0 0KOHM O# RN0 7 0KOHM8 O# R8 0KOhm +VS_V_ RP0 0KOhm 0 RP0 PI_INTE# 0KOhm 0 RP0 PI_INT# 0KOhm 0 RP0 PI_INT# 0KOhm 0 RP0E ST_O_# 0KOhm 0 RP0F PI_INT# 7 0KOhm 0 RP0G PI_INT# 8 0KOhm 0 RP0H 9 0KOhm 0 +VS_V_ R07 STP_7M +VS_V_ 0KOhm R08 GPU_RST# 0KOhm +VS_V_ R09 GPU_PWR_EN# 0KOhm PLT_RST# LK_TPM LK_PI_F 0 LK_KPI_PH LK_EUG R R8 R9 R0 /TPM ER-00 Ohm 9Ohm 9Ohm Ohm PLT_RST# LK_TPM_R LK_PI_F_R LK_KPI_PH_R LK_EUG_R H9 H J8 K H0 PLTRST# LKOUT_PI0 LKOUT_PI LKOUT_PI LKOUT_PI LKOUT_PI PRE-ES O0#/GPIO9 O#/GPIO0 K0 O#/GPIO 7 O#/GPIO O#/GPIO L O#/GPIO9 O#/GPIO0 O7#/GPIO US_O#0 /R O# R0 IMM_SEL0 IMM_SEL IMM_SEL O# O# R O#7 /TPanel U_O# 9 EXT_SI#,0 IMM_SEL R 0KOhm R 0KOhm R 0KOhm IMM_SEL0 IMM_SEL IMM_SEL R 0KOhm R 0KOhm R7 0KOhm +VSUS_ORG PI:0 G (R_) R_ Samsung Hynix ELPI Micron P_I IMM_SEL0 IMM_SEL L L H L L H H H +VS_V_ IMM_SEL L L L L +VS_V_ PI:0 G (R_) R_ Samsung SINT ELPI Micron IMM_SEL0 L H L H R0 00KOhm P_I R0 00KOhm P_I0 IMM_SEL L L H H IMM_SEL H H H H PI:00 G (R_L_ RL_00 R_00) R_L_ Hynix ELPI oot IOS Strap : GNT#, STGP oot IOS Strap GNT#(S) STGP(S0) oot IOS Location 0 Reserved GNT#: swap override Strap/ Top-lock swap override jumper Low=Enabled swap override/ Top-lock swap override R0 00KOhm R0 00KOhm P_I P_I0 On oard Memory IMM_SEL0 IMM_SEL IMM_SEL RL_00 Micro IMM_SEL0 L IMM_SEL L IMM_SEL H H L L L H L ELPI H H H 0 PI SPI (PH) High=efault 0 0 G(R_00 R_L_ R_L_00) R_00 IMM_SEL0 Hynix ELPI H L 0 0 LP 0 N/ IMM_SEL L H Sampled on rising edge of PWROK. 0 G(R_) IMM_SEL H H efault PU 0K OHM 8G(R_00) PI: 8G (R_00) R_00 Hynix ELPI IMM_SEL0 H L IMM_SEL L H IMM_SEL H H SUSTeK OMPUTER IN. ustom R.0 Wednesday, pril, 0 ate: Sheet of 99

25 +VS_V_ 0 EXT_SMI# T_LE WLN_LE T WLN_ON# ER-0 T0 R0 KOhm S_GPIO T08 T07 00 T SL0 R97 0 % US_SMI# I_EN# ST_ET# US0_SEL SW_WKE# PLL_OVR_EN STP_PI# MI_OVRVLTG FI_OVRVLTG MFG_MOE GFX_R_ET U00F T7 MUSY#/GPIO0 TH/GPIO H TH/GPIO E8 TH/GPIO7 0 GPIO8 LN_PHY_PWR_TRL/GPIO G GPIO U STGP/GPIO 0 TH0/GPIO7 T SLOK/GPIO E8 GPIO E GPIO7 P8 GPIO8 K STP_PI#/GPIO K GPIO V8 STGP/GPIO M STGP/GPIO7 N SLO/GPIO8 M STOUT0/GPIO9 GPIO PU/MIS TH/GPIO8 TH/GPIO9 TH/GPIO70 TH7/GPIO7 0GTE PEI RIN# PROPWRG THRMTRIP# INIT_V# F_TVS TS_VSS TS_VSS TS_VSS TS_VSS N_ 0 0 P U P Y Y0 T Y H8 K H0 K0 P7 ER-09 R R9 R0 PM_THRMTRIP# INT_V# NV_LE 0KOhm 0KOhm 0KOhm R T0 R0 +VS_V_ 0GTE 0 RIN# 0 9.7KOhm H_THRMTRIP# 0 0.0UF/V H_PUPWRG,7 PG V0.9,.9. These signals shouldn't float on the motherboard. they should be tied to directly. ER-08 +V_NVRM_VPNN R0.kOHM H_SN_INV# STP_PI# WLN_LE PH_TEMP_LERT# EXT_SMI# US_SMI# TEST_SET_UP ST_ET# GFX_R_ET T_LE PLL_OVR_EN 0KOhm R 00KOhm R0 0KOhm R 0KOhm R7 0KOhm R8 0KOhm R 0KOhm R 0KOhm R9 +VS_V_ MI_OVRVLTG 00KOhm R09 MI Termination Voltage Override % 0KOhm R 0KOhm +VSUS_ORG R +VSUS_ORG T_ON T0 TEST_SET_UP PH_TEMP_LERT# T_ON V V STOUT/GPIO8 STGP/GPIO9/TEMP_LERT# GPIO7 VSS_NTF_ VSS_NTF_ VSS_NTF_7 VSS_NTF_8 G G8 H H7 KOhm R GPIO8(On-ie PLL VR): High:Enable (default), Low:isable 00KOhm R VSS_NTF_ VSS_NTF_ VSS_NTF_ VSS_NTF_ VSS_NTF_ NTF VSS_NTF_9 VSS_NTF_0 VSS_NTF_ VSS_NTF_ VSS_NTF_ J J J J J FI Termination Voltage Override FI_OVRVLTG R0 00KOhm VSS_NTF_ VSS_NTF_ J VSS_NTF_7 VSS_NTF_ 7 VSS_NTF_8 VSS_NTF_ 8 VSS_NTF_9 VSS_NTF_7 9 E VSS_NTF_0 VSS_NTF_ VSS_NTF_8 VSS_NTF_9 9 E E9 VSS_NTF_ F VSS_NTF_ F9 VSS_NTF_ PRE-ES VSS_NTF_0 VSS_NTF_ VSS_NTF_ E9 F F9 GPIO7(checklist r0.7): efault = o not connect (floating) High () = Enables the internal VccVRM to have a clean supply for analog rails. No need to use on-board filter circuit. Low (0) = isables the VccVRM. Need to use on-board filter circuits for analog rails.??? U7 / 0 SUSTeK OMPUTER IN. Tuesday, March 7, 0 ate: Sheet of 99 R.0

26 ll eads : 00!! +V +VS_V_ +VTT_PH_V +VTT_PH_VIO (Vccore:..0V) 09 0UF/.V 0 0UF/.V +VTT_PH_VIO +VTT_PH_V SL0 0 UF/.V 0 UF/.V +VTT_PH_VPLL_EXP 000PF/0V +VTT_PH_VIO +VTT_PH_VPLL_FI R00 SL0 +VS_V_ R00 +VTT_PH_V +VccFIPLL_PH (VccFIPLL: 7m.0V) L0 KOhm/00Mhz 8 R00 0 UF/.V (VccPLLEXP: 7m.0V,R) nalog Power Supply for MI PLL L0 KOhm/00Mhz 0 0UF/.V 08 UF/.V SL0 (VccIO:.709.0V) +VTT_PH_V_EXP 07 0.UF/.V 0 UF/.V 0 UF/.V +VS_VGG (Vcc_: 8m.V) H9 (VccVRM: 7m.V) 0.UF/.V +VFI_VRM P nalog Power Supply for FI PLL +VTT_PU_V_MI F F G G G G G7 G9 J J J7 J9 J N9 J N N7 N N N7 P P P P T N N G P7 U0 U00G VORE[] VORE[] VORE[] VORE[] VORE[] VORE[] VORE[7] VORE[8] VORE[9] VORE[0] VORE[] VORE[] VORE[] VORE[] VORE[] VORE[] VORE[7] VIO[8] VPLLEXP VIO[] VIO[] VIO[7] VIO[8] VIO[9] VIO[0] VIO[] VIO[] VIO[] VIO[] VIO[] VIO[] V_[] VVRM[] VccFIPLL VIO[7] VMI[] PRE-ES POWER V ORE VIO FI RT LVS FT / SPI MI HVMOS V VSS VLVS VSSLVS VTX_LVS[] VTX_LVS[] VTX_LVS[] VTX_LVS[] V_[] V_[7] VVRM[] VMI[] VLKMI VFTERM[] VFTERM[] VFTERM[] VFTERM[] VSPI U8 U7 K K7 M7 M8 P P7 V V T T0 G G7 J J7 V (Vcc: m.v) +VFI_VRM (VccMI: m.0v) V_MI is.v for Mobile +VS_V_GIO (VccLKMI: 7m.0V) 0 UF/.V (VccSPI: 0m.8V) (VccpNN: 90m.8V) 0.UF/.V 0.0UF/V UF/.V R00 SL0 8 0.UF/.V 0.UF/.V 9 UF/.V +VccLKMI_PH +V_NVRM_VPNN +V._VSPI +VS_V_ +VTT_PU_V_MI 0UF/.V 0.UF/.V R00 SL0 R00 SL08 R00 SL09 +VTT_PH_V +.8VS L0 R00 SL07 +VSUS_ORG KOhm/00Mhz +VTT_PH_V U00H H VSS[0] 7 VSS[] VSS[] VSS[] VSS[] VSS[] VSS[] VSS[7] 9 VSS[8] VSS[9] VSS[0] VSS[] 7 VSS[] 9 VSS[] VSS[] VSS[] VSS[] VSS[7] VSS[8] 8 VSS[9] 0 VSS[0] VSS[] VSS[] VSS[] 9 VSS[] VSS[] VSS[] 7 VSS[7] VSS[8] VSS[9] VSS[0] 7 VSS[] 8 VSS[] 9 VSS[] VSS[] 0 VSS[] VSS[] VSS[7] VSS[8] VSS[9] 8 VSS[0] E VSS[] E VSS[] F0 VSS[] F VSS[] VSS[] VSS[] F VSS[7] F9 VSS[8] F VSS[9] F VSS[0] F7 VSS[] F9 VSS[] F VSS[] F8 VSS[] F VSS[] F VSS[] F VSS[7] F VSS[8] F7 VSS[9] F8 VSS[0] G9 VSS[] G VSS[] G VSS[] G8 VSS[] H VSS[] H VSS[] H VSS[7] H9 VSS[8] H0 VSS[9] H VSS[70] H VSS[7] H7 VSS[7] J9 VSS[7] J VSS[7] J VSS[7] J VSS[7] J VSS[77] K VSS[78] K VSS[79] PRE-ES K8 VSS[80] VSS[8] K K VSS[8] VSS[8] K K8 VSS[8] L VSS[8] L7 VSS[8] L9 VSS[87] VSS[88] L VSS[89] L VSS[90] L VSS[9] L VSS[9] L7 VSS[9] L VSS[9] L VSS[9] L L8 VSS[9] VSS[97] M VSS[98] M VSS[99] M VSS[00] M9 VSS[0] M VSS[0] M VSS[0] M VSS[0] M7 VSS[0] N VSS[0] N9 VSS[07] N VSS[08] N VSS[09] P VSS[0] P9 VSS[] P8 VSS[] P0 VSS[] P P8 VSS[] VSS[] P VSS[] P VSS[7] P VSS[8] P8 VSS[9] R VSS[0] R8 VSS[] T VSS[] T VSS[] T8 VSS[] T T VSS[] VSS[] T8 VSS[7] T0 T VSS[8] VSS[9] T VSS[0] T9 VSS[] T T VSS[] VSS[] T7 VSS[] U U0 VSS[] VSS[] V V0 VSS[7] VSS[8] V VSS[9] V0 VSS[0] V8 V VSS[] VSS[] V VSS[] V8 VSS[] W VSS[] W8 VSS[] W VSS[7] W VSS[8] W VSS[9] W8 VSS[0] W VSS[] W VSS[] W VSS[] W0 VSS[] W8 VSS[] V VSS[] Y VSS[7] Y VSS[8] Y8 L0 /normal_s VccRM :.V/.8V supply for internal PLL and VRMs +VFI_VRM +.VS R07 +.8VS R0 ER-0 (+VTT_PH:.8.0V) +.0VS +VTT_PH_V (+VTT_PH_V:..0V) +VTT_PH_VIO PH I escription +VTT.8 +.VS VS 0.9 +VS 0. +VSUS 0. +VSUS +V R 00KOhm /EEP_S ER-08 KOhm/00Mhz Q0 EM0N0V /eep_s +VSUS R0 KOhm /EEP_S G S +VSUS_PH 0.UF/0V /EEP_S (+VTT_PH_VIO:.709.0V) 0,8 VSUS_ON /EEP_S R0 0KOhm 7 /EEP_S UMKN Q /EEP_S UMKN Q 0.0UF/V /EEP_S 0.UF/.V SUSTeK OMPUTER IN. ustom R.0 Tuesday, March 7, 0 ate: Sheet of 99

27 +VTT_PH_V PL +VTT_PH_V PL +VPLL_PY_PH +VPLL_PY +V.0M_VSW +VIFFLK +VTT_SSV +VIFFLKN +VTT_VPSUS +VTT_VPLL_ST +VTT_VPSUS +VS_VPPI +VSUS_VUG +VTT_VUPLL +VS_V_LKF +VFI_VRM +VSUS_VPUS +VTT_PH_V_LK +VTT_PH_V +VFI_VRM +VTT_PH_V PL +VTT_PH_V PL +VTT_PU_VPPU +VTT_PH_V +V_RT +VS +VS_V_ +VSUS +VSUS_ORG +VTT_PH_V PL +VTT_PH_V PL +VTT_PH_V +VSUS_ORG +VTT_PH_V +VPSW +VTT_PH_VIO +VTT_PH_V +VTT_PH_VIO +VIFFLKN +VS_V_ +VSUS_ORG +VTT_PH_VIO +VSUS_ORG +VSUS_PH +VS_V_ +VS +VS_V_ +VS_V_ +VTT_PH_VIO +VTT_PH_V +VSUS_ORG +VSUS_ORG +VTT_PH_VIO +VTT_ST +VTT_ST +VSUS_H +VTT_PH_VIO +VIO_US +VTT_PH_V +V_E +V ate: Sheet of ustom Tuesday, March 7, 0 SUSTeK OMPUTER IN. R ate: Sheet of ustom Tuesday, March 7, 0 SUSTeK OMPUTER IN. R ate: Sheet of ustom Tuesday, March 7, 0 SUSTeK OMPUTER IN. R (VccLK:???.0V) (VccSW_: m.v) (VccPLLMI:???m.8V) (VccSW:.0.0V) (VccPLL: 7m.0V) (VccPLL: 7m.0V) (VccIFFLKN: m.0v) (VccSS: 9m.0V) (V_PRO_IO: m.0v) (VccRT: N/.V) 7m S0 max PH TP is.9w VLK, VPLLEXP, VPLLMI, VFIPLL, VPLLST can be left no connect in On-ie VR enable mode 0/0 No-stuff for +.0VS leakage V_: 8m.V (VccSUS_: 97m.V) (VREF_SUS: mv) (VREF: mv) (VccSUS_: m.v) (VccPLLST:???m.0V) (VccSUSH: 0m.V) (VSW: 90m.0V) ER-0 SL709 R00 SL709 R00 L70 KOhm/00Mhz L70 KOhm/00Mhz 70 UF/.V 70 UF/.V R00 SL7 SL7 R00 70 UF/.V 70 UF/.V 7 UF/.V 7 UF/.V 7 UF/.V 7 UF/.V SL70 R00 SL70 R UF/.V 7 0.UF/.V 79 0.UF/.V 79 0.UF/.V SL70 R00 SL70 R00 77 UF/.V 77 UF/.V 70 UF/.V 70 UF/.V 7 UF/.V 7 UF/.V 70 0.UF/.V /EMI 70 0.UF/.V /EMI 7 0UF/.V 7 0UF/.V 70 0.UF/.V /EMI 70 0.UF/.V /EMI 70 UF/.V 70 UF/.V 77 0.UF/.V 77 0.UF/.V SL7 R00 SL7 R UF/.V 79 0.UF/.V R70 R UF/.V 7 0.UF/.V R70 R UF/.V 7 0.UF/.V SL7 R00 SL7 R00 7 0UF/.V 7 0UF/.V SL78 R00 SL78 R UF/.V nbs_c00_h_000s 7 0.UF/.V nbs_c00_h_000s R00 SL7 SL7 R00 VSS[9] Y VSS[0] Y VSS[] Y VSS[] Y8 VSS[] VSS[] VSS[] 9 VSS[] VSS[7] 7 VSS[8] VSS[9] VSS[70] 9 VSS[7] 7 VSS[7] VSS[7] VSS[7] 0 VSS[7] VSS[77] VSS[78] 8 VSS[79] 0 VSS[80] 8 VSS[8] VSS[8] VSS[8] VSS[8] 8 VSS[8] VSS[8] VSS[87] VSS[88] VSS[89] VSS[90] VSS[9] 0 VSS[9] VSS[9] 8 VSS[9] VSS[9] VSS[9] E VSS[97] E VSS[98] E0 VSS[99] F0 VSS[00] F VSS[0] F VSS[0] F0 VSS[0] F VSS[0] F VSS[0] F VSS[0] F8 VSS[07] VSS[08] F0 VSS[09] F8 VSS[0] F0 VSS[] F8 VSS[] G7 VSS[] G VSS[] G VSS[] G VSS[] G8 VSS[7] H VSS[8] H VSS[9] H7 VSS[0] H9 VSS[] H7 VSS[] H VSS[] H VSS[] H VSS[] H9 VSS[7] H VSS[8] H7 VSS[9] VSS[0] VSS[] VSS[] 8 VSS[] VSS[] VSS[] VSS[] 0 VSS[7] VSS[] K7 VSS[] L8 VSS[] L VSS[7] L0 VSS[8] L VSS[9] L8 VSS[70] L VSS[7] L8 VSS[7] M VSS[7] P VSS[7] M8 VSS[7] M VSS[7] M VSS[77] M0 VSS[78] M VSS[79] M VSS[80] M8 VSS[8] M VSS[8] M VSS[8] M VSS[8] M8 VSS[8] N8 VSS[8] P0 VSS[88] P VSS[89] P8 VSS[90] T VSS[9] P0 VSS[9] P VSS[9] P7 VSS[9] P7 VSS[9] R VSS[9] R8 VSS[97] T VSS[98] T VSS[99] T7 VSS[00] T VSS[0] W VSS[0] T VSS[0] T7 VSS[0] T8 VSS[0] V VSS[0] V7 VSS[07] V VSS[08] V7 VSS[09] V9 VSS[0] V VSS[] V VSS[] V9 VSS[] V VSS[] V7 VSS[] W7 VSS[] W9 VSS[8] VSS[9] 8 VSS[0] VSS[] 8 VSS[] E8 VSS[] E VSS[] G8 VSS[] G0 VSS[] G VSS[7] G8 VSS[8] G VSS[9] G8 VSS[0] H VSS[] H8 VSS[7] W VSS[8] W7 VSS[9] W8 VSS[0] Y VSS[] Y8 VSS[] Y VSS[] Y VSS[] Y VSS[] Y8 VSS[8] G9 VSS[9] N VSS[0] J VSS[87] N7 VSS[] H VSS[] H VSS[] H VSS[] H0 VSS[] H VSS[7] H VSS[8] F VSS[] K9 VSS[] K VSS[9] H VSS[0] K8 VSS[] K VSS[] 7 VSS[] VSS[] E0 VSS[] G VSS[7] G VSS[8] H VSS[0] T VSS[] G VSS[] G VSS[] VSS[] P VSS[7] F VSS[] H0 VSS[] M VSS[7] P VSS[8] P VSS[9] E VSS[0] VSS[] G8 VSS[] J8 U00I PRE-ES U00I PRE-ES L707 KOhm/00Mhz L707 KOhm/00Mhz 7.7UF/.V 7.7UF/.V 70 TW 70 TW 78 0.UF/.V 78 0.UF/.V SL7 R00 SL7 R UF/.V 7 0.UF/.V 7 UF/.V 7 UF/.V SL70 R00 SL70 R00 SL7 R00 SL7 R UF/.V 78 0.UF/.V 7 UF/.V 7 UF/.V 78 0.UF/.V 78 0.UF/.V L70 0UH L70 0UH R70 R70 79 UF/.V 79 UF/.V 7 UF/.V 7 UF/.V SL70 R00 SL70 R00 7 UF/.V 7 UF/.V 77 UF/.V 77 UF/.V L70 KOhm/00Mhz L70 KOhm/00Mhz L70 KOhm/00Mhz L70 KOhm/00Mhz 70 UF/.V 70 UF/.V 70 TW 70 TW SL79 R00 SL79 R00 R707 R UF/.V UF/.V SL70 R00 SL70 R00 R70 R70 L70 0UH L70 0UH 70 UF/.V 70 UF/.V SL708 R00 SL708 R00 SL77 R00 SL77 R00 7 UF/.V 7 UF/.V SL7 R00 SL7 R00 7 0UF/.V 7 0UF/.V 7 0.UF/.V 7 0.UF/.V SL7 R00 SL7 R UF/.V UF/.V PSUSYP V VSW[] 9 VSW[] VSW[] VSW[] 7 VSW[] 9 VSUSH P VSUS_[] P VIO[] T VIO[] 7 VSW[7] VSW[8] VSW[9] 7 VSW[0] 9 VSW[] VSW[] 9 VREF P V_[] T VRT VSUS_[0] V VSUS_[9] V VSUS_[8] T VSUS_[7] T VIO[] VPLL F7 VIFFLKN[] F VREF_SUS M VIO[] 7 PSUS[] T7 VSS G VPLL 7 VVRM[] Y9 VLK 9 PRT N VSW[] VIFFLKN[] F VIO[7] F7 PSST V VIO[] F VSW[] T VSW[] V VSW[] T9 V_[] V_[8] W VSUS_[] N0 VSUS_[] N VSUS_[] P0 VSUS_[] P VIO[9] N VIO[0] P VIO[] P8 VIO[] T7 V_PRO_IO J8 VIO[] T9 VIFFLKN[] G VSW[] VSW[] W VSW[] W VSW[] W VSW[7] W VSW[8] W9 VSW[9] W VSW[0] W VIO[] F VVRM[] F VIO[] H VIO[] H V_[] J VPLLST K PSUS[] L VIO[] L9 PSUS[] N VSUS_[] N VPLLMI H PSUS[] V9 VSW_ T V_[] T8 POWER ST US lock and Miscellaneous H PU RT PI/GPIO/LP MIS U00J PRE-ES POWER ST US lock and Miscellaneous H PU RT PI/GPIO/LP MIS U00J PRE-ES R00 R00 7 UF/.V 7 UF/.V 7 UF/.V 7 UF/.V 7 UF/.V 7 UF/.V 7 0.UF/.V 7 0.UF/.V

28 PH SPI ROM 0/ delete +V +VSUS_ORG +VM_SPI Remove SPI FLSH TOOL ON +VM_SPI SPI_S#0 SPI_SO IOS_WP# R87 Ohm R88 Ohm R8 00KOhm IOS_WP# U80 S# O(IO) WP#(IO) V 8 7 HOL#(IO) LK I(IO0) +VM_SPI_00 SPILK0 SPISI0 R8 00KOhm 80 0.UF/.V nbs_c00_h_000s R80 Ohm SPI_LK 0 SPI_SI 0 R80 R80 WQFVSSIG (Mb) Main: second: 0G UXEP 0 0/8 R80 R80 R8 Ohm ER-0 0 E_SE#_PH 0 E_SO_PH E_SK_PH 0 E_SI_PH 0 ER-0 SPISI0 SPILK0 +VM_SPI_00 +VM_SPI +VS +VS PF/V 8PF/V 8PF/V 8PF/V 0 E SM_LK.7KOhm R809.7KOhm R808 SM_LK_S,0 Q80 UMKN PU,Thermal 0 SM_T SM_T_S,0 Q80 UMKN SUSTeK OMPUTER IN. Susi_Hong Tuesday, March 7, 0 ate: Sheet of 8 99 R.0

29 SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 9 99 R.0

30 Main oard +VS +V 00 0.UF/.V +V_E JP00 MM_OPEN_MIL UF/.V 0UF/.V 00 0.UF/.V 00 0.UF/.V +V_E +V SL00 R UF/.V SL007 R00 E_ PU/P LI_SW#_E PWRLIMIT#_E PWR_SW# _IN_O#_L SM_LK SM0_LK SM_T SM0_T RN00 0KOHM RN00 0KOHM RN00 0KOHM RN00 7 0KOHM 8 RN00.7KOhm RN00.7KOhm RN00.7KOhm RN00 7.7KOhm 8 +V_E PR-00 +VS +V_E +VS +V TP_LK TP_T SUS_E# SUS_E# RN00.7KOhm RN00.7KOhm RN00.7KOhm RN00 7.7KOhm8 +V_E 0,, LP_0 0,, LP_ 0,, LP_ 0,, LP_ LK_KPI_PH 0,, LP_FRME#,7,,,,, UF_PLT_RST# 0, INT_SERIRQ EXT_SMI#, EXT_SI# 0GTE RIN# E_RST# ME_SusPwrnck 8 E_SK_PH R09 8 E_SO_PH 8 E_SI_PH R0 8 E_SE#_PH R00 KSI0 KSI KSI KSI KSI KSI KSI KSI7 KSO0 KSO KSO KSO KSO KSO KSO KSO7 KSO8 KSO9 KSO0 KSO KSO KSO KSO KSO PM_PWRTN# PM_SYSPWROK,8 VSUS_ON 9 US_HRGE_ON# TP_LK TP_T 7 8 RNX00 7OHM RNX00 7OHM RNX00 7OHM RNX00 7OHM Ohm SK_E Ohm SI_E Ohm SE#_E E_XIN E F G E J E M8 L9 M9 L8 K9 M0 L0 K0 L K J L H M K M L K M H M7 K L7 H7 K8 K7 E0 E 9 0 U00 L0/GPM0 PWM0/GP0 L/GPM PWM/GP L/GPM PWM/GP L/GPM PWM/GP LPLK/GPM PWM/GP LFRME#/GPM PWM/GP LPRST#/WUI/GP PWM/SSK/GP SERIRQ/GPM PWM7/GP7 ESMI#/GP ESI#/GP RX/SIN0/GP0 G0/GP TX/SOUT0/GP KRST#/GP TX0/TM0/GP WRST# RING#/PWRFIL#/KKOUT /LPRST#/GP7 SSE#/GPG0 FSK SR0#/GPG FMISO FMOSI FSE# SSE0#/GPG KSI0/ST# KSI/F# KSI/INIT# KSI/SLIN# KSI KSI KSI KSI7 KSO0/P0 KSO/P KSO/P KSO/P KSO/P KSO/P KSO/P KSO7/P7 KSO8/K# KSO9/USY KSO0/PE KSO/ERR# KSO/SLT KSO KSO KSO KSO/SMOSI/GP KSO7/SMISO/GP KK KKE E E7 E8 G G8 E TM0/GPF0 TM/GPF PSLK/TR0#/GPF PST/RTS0#/GPF PSLK/WUI0/GPF PST/WUI/GPF VSTY VSTY VSTY VSTY VSTY VSTY(PLL) KMX LP FLSH ROM PS/ V V J L80HLT/O/WUI/GPE0 EG/WUI/GPE EGS#/WUI/GPE EGLK/WUI7/GPE PWRSW/GPE WUI/GPE LPP#/WUI/GPE L80LLT/WUI7/GPE7 GPIO GP0 TMRI0/WUI/GP TMRI/WUI/GP PWUREQ#/O/GP7 RI#/WUI0/GP0 RI#/WUI/GP GINT/TS0#/GP TH0/GP TH/TM/GP7 SUSY/GPG/I7 LKRUN#/WUI/GPH0/I0 RX/SMLK/WUI7/GPH/I TX/SMT/WUI8/GPH/I WUI9/GPH/I GPH/I GPH/I GPH/I 0/GPI0 /GPI /GPI /GPI /WUI8/GPI /WUI9/GPI /WUI0/GPI 7/WUI/GPI7 H J J K M L M K F G H L L J9 H F0 F E M G F 7 0 M L K M L K J H HG_LE# _IN_O#_L IOS_WP# GPI0 R08 T0 PWR_LE# HG_FULL_LE# FN_PWM 0 K_LE_PWM ME PRESENT +V_ON 70 PM_RSMRST# R08 R08 T_IN_O# 0 PWRLIMIT#_E 88 P_LE# OP_S# FN0_TH 0 US_HRGE_VUS_E 9.V_ON 8 IOS_WP# 8 PWR_SW#,70 PM_SUS# LI_SW#_E 70 PM_SUS# PM_LKRUN#, THRO_PU# L_KOFF# SUS_E# 7,9 SUS_E# 7,8,8,8,87,9 VSUS_PWRG 8 Light_Sensor_ SUS_PWRG,8,8 ORE_PWRG 8 daptor_sense 88 UXEP 0 /9 ER-0 _IN_O#_E 70 _IN_O#,88 ER UF/V ER-009 LL_SYSTEM_PWRG,,8,80 T_IN_O# +V_ON PM_SUS# PM_SUS# VSUS_ON 0GTE RIN# PM_RSMRST# GPI0 EEP_S VSUS_PWRG VSUS_ON RN00 RN00 RN00 RN00 UXEP 00 / R00 RN00 RN00 RN00 RN00 UXEP 0 / R00 R0 R0 00KOhm 00KOhm 00KOhm 7 00KOhm 8 7 0KOHM 8 0KOHM 0KOHM 0KOHM R00 /_Light_Sensor MOhm /EEP_S /EEP_S /EEP_S 00KOhm 00KOhm 00KOhm MOhm +VS +VS +VSUS ER-00 ER-0 0,8,88 SM0_LK attery/harge I 0,8,88 SM0_T 8 SM_LK Thermal sensor 8 SM_T PEI_E 0 PH_SPI_OV R07 PEI_E_R SMLK0/GP SMT0/GP SMLK/GP SMT/GP PEI/WUI/GPF PEIRQT#/WUI/GPF7 IT87G SMus VSS VORE VSS VSS VSS VSS VSS VSS7 VSS F8 F F F7 G G7 H8 H TH/GPJ0 GPJ /TH0/GPJ /TH/GPJ /0#/GPJ /RIG0#/GPJ H0 J0 G0 G G F PM_PWROK VSUS_ON 8 RMRST_E LK_KPI_PH T_IN_O# PWR_SW# PF/0V 0.0UF/V 0.0UF/V UF/.V UF_PLT_RST# 0 0.0UF/V E_ PR-00 GPI UF/V SUSTeK OMPUTER IN. N Susi_Hong Tuesday, March 7, 0 ate: Sheet of 0 99 R.0

31 G S Main oard Keyboard L_ON +VS_KLE +VS J0 SL0 SIE 00 SIE FP_ON_P Q0 Q0 N700 N700 K_LE_PWM G G S S PR-009 +VS_KLE 0PF/0V ER-00 Keyboard FP_ON_0P SIE K_LE_PWM SIE J0 +VSUS KSO KSO9 KSO KSO KSO KSI KSI KSI7 KSI KSI KSI KSI0 KSI KSO KSO0 KSO KSO KSO8 KSO KSO KSO KSO7 KSO0 KSO 07 0.UF/.V nbs_c00_h_000s RF_LE# POWER_LE# P_LE_ON# PWR_SW_K# 70 KSO 0 KSO9 0 KSO 0 KSO 0 KSO 0 KSI 0 KSI 0 KSI7 0 KSI 0 KSI 0 KSI 0 KSI0 0 KSI 0 KSO 0 KSO0 0 KSO 0 KSO 0 KSO8 0 KSO 0 KSO 0 KSO 0 KSO7 0 KSO0 0 KSO 0 UXEP 0 /8 lickpad Schematic T/P OM_Note Normal TP option -> /PSTP ELN SMUS TP option Synaptics SMUS TP option click pad option is for win8 requirement Function PR-00 +VS TP_LK 0 TP_LK TP_T 0 TP_T +VS_TP SL0 00 R0 SL_T_TP R0 SL_LK_TP 0 UF/V 0.UF/.V nbs_c00_h_000s +VS_TP J SIE 9 SIE FP_ON_8P +VS +VS N700ETG Q0 R0 0KOhm TP_INT R0 TPM ER-0 TP_T TP_LK +V +VS +VS PF/0V PF/0V 0 0.UF/.V /TPM T0 R0 R0 /TPM 0 /TPM PF/V 0 T0 TPM_GPIO TPM_GPIO X0.78khz U0 8 N LPP# GPIO SERIRQ 7 N L0 VS V GPIO L PP LFRME# TESTI LLK 0 TESTI/ L 9 N V 8 7 N L XTLI/k_IN LRESET# XTLO LKRUN# SL9TT.-FW. PM_SUS_STT# INT_SERIRQ 0,0 LP_0 0,0, LP_ 0,0, LP_FRME# 0,0, LK_TPM LP_ 0,0, LP_ 0,0, UF_PLT_RST#,7,,0,,, PM_LKRUN#,0 0 0.UF/.V 0 0.UF/.V 0 0.UF/.V PR-00 PF/V /TPM +VS_TP /TPM /TPM /TPM /TPM TP_T TP_LK J0 8 SIE 7 SIE FP_ON_P SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

32 Main oard Thermal Policy 0 PU_THERM# R0 T0 PLT_RST# N700 Q0 G S +V_E 0 UF/.V 00KOhm % R 0 SSPT 0 0.UF/.V nbs_c00_h_000s IT87 has built-in level detection for power-on reset circuit T0 E_RST# 0 Output Signal battery embedded (press pwr_sw 0sec, then reset ec ) +V_E R0 MOhm E_RST#_R R0 KOhm E_RST# R0 UMKN Q0 KOhm 0,70 PWR_SW# UMKN Q0 0 0UF/.V SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

33 SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

34 SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

35 SUSTeK OMPUTER IN. N ustom Tuesday, March 7, 0 ate: Sheet of 99 R.0

36 <Variant Name> SUSTeK OMPUTER IN ustom Tuesday, March 7, 0 ate: Sheet of 99 R.0

37 SUSTeK OMPUTER IN U-**** ustom ate: Tuesday, March 7, 0 Sheet 7 of 99 R.0

38 H_SPKR+ L80 8/00Mhz H_SPKR+_ON J80 SIE H_SPKR- 8/00Mhz L PF/0V 80 00PF/0V H_SPKR-_ON SIE WTO_ON_P H_SPKR+_ON +VS VI/O VI/O VUS VI/O VI/O 80 IP-Z H_SPKR-_ON <Variant Name> SUSTeK OMPUTER IN ustom Tuesday, March 7, 0 ate: Sheet of 8 99 R.0

39 SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 9 99 R.0

40 SUSTeK OMPUTER IN. N ate: Tuesday, March 7, 0 Sheet 0 of 99 R.0

41 SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

42 <Variant Name> SUSTeK OMPUTER IN. Tuesday, March 7, 0 ate: Sheet of 99 R.0

43 <Variant Name> SUSTeK OMPUTER IN. Tuesday, March 7, 0 ate: Sheet of 99 R.0

44 Main oard LP ebug Port PR-0 +V PR UF/.V nbs_c00_h_000s 0,0, LP_0 0,0, LP_ 0,0, LP_ 0,0, LP_ 0,0, LP_FRME# LK_EUG LP_0 LP_ LP_ LP_ LP_FRME# LK_EUG JEUG SIE SIE JEUG SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

45 Main oard +VS ER-0 L /00Mhz MI_INT_LK MI_INT_T +VS_TPanel UF/.V PF/0V 00PF/0V For panel of VX7 +VS_L R +VSUS U0 OUT IN ER-0 +VS 0 0.UF/.V US_PN_con US_PP_con MI_INT_T MI_INT_LK 0 SM_LK R07 /LS R0 /LS 0 SM_T R0 /LS 0 Light_Sensor_ R0 /LS EP_TXN_ 7 0.UF/V EP_TXN_ON EP_TXP_ 7 0.UF/V EP_TXP_ON EP_TXN_ 0.UF/V EP_TXN_ON EP_TXP_ 0.UF/V EP_TXP_ON EP_TXN_ 0.UF/V EP_TXN_ON EP_TXP_ 0.UF/V EP_TXP_ON EP_TXN0_ 0 0.UF/V EP_TXN0_ON EP_TXP0_ 0.UF/V EP_TXP0_ON 9 EP_UXP_ON EP_UXP 0.UF/V 8 EP_UXN_ON EP_UXN 0.UF/V ER-0 PR-007,7,,0,,,,7,,0,,, +VS_L L8 8/00Mhz Irat= 09 0.UF/.V ep_hp_con 0.UF/.V L_EN 0.UF/.V LE_KLTTL L0 _T_SYS_INV_ON _T_SYS /00Mhz UF/V +VS_TPanel UF_PLT_RST# LS_INT# R0 /LS US_PP8_con R0 /TP_US US_PN8_con R0 /TP_US ER-0 ER-0 LVS ONN J Wto_ON_0P SIE SIE SIE SIE SIE _T_SYS_INV_ON UF_PLT_RST# +VS_TPanel L_V_EN R8 0.7UF/.V 00KOhm 8PF/V 07 ER-0 PR-0 EN SG GTU 0 UF/.V 0 8PF/V PR-0 EP_TXN0 PR-0 RN PF/0V 0.UF/V 0.UF/V 0.UF/V 0.UF/V EP_TXN0_ ER-0 9/00Mhz L ep_hp# Q0 EP_TXP0 RN0 EP_TXP0_ 8 PF/0V N700 G S ER-0 9 PF/0V ep_hp_con R 00KOhm EP_TXN RN0 EP_TXN_ ER-0 9/00Mhz L ER-0 RN0 EP_TXP RN0 EP_TXP_ US_PN8 US_PP8 9/00Mhz L7 US_PN8_con US_PP8_con LE_KLTTL R0 0KOhm LE_KLTTL EP_TXN RN0 EP_TXN_ RN0 9/00Mhz L RN0 L_KEN 0 L_KOFF# U0 IN V IN OUTY 7LVG08GW +VS_L L_EN EP_TXP RN0 RN0 EP_TXP_ US_PN US_PP 9/00Mhz L RN0 US_PN_con US_PP_con EP_TXN EP_TXN_ 9/00Mhz L EP_TXP RN0 EP_TXP_ SUSTeK OMPUTER IN. N Friday, May 8, 0 ate: Sheet of 99 R.0

46 ER-00 Main oard RT_RE RT_RE RT_R_ L0 RT_R_ON JP0 SHORT_PIN R0 0 PF/0V 0.UH 0 0PF/0V RT_GREEN RT_GREEN RT_G_ L0 RT_G_ON JP0 SHORT_PIN R0 0 PF/0V 0.UH 0 0PF/0V RT_LUE RT_LUE RT L0 RT ON JP0 SHORT_PIN R0 0 PF/0V 0.UH 0 0PF/0V RT_G_ON RT ON RT_R_ON HSYN_ON U0 Line- Line- N N Line- N Line- N Z0-0F RT_G_ON RT ON RT_R_ON HSYN_ON ER-00 UXEP 00 / RT_VSYN RT LK RT T +VS.KOHM RN0.KOHM RN0 U0 OE# V Y 7LVGGV +VS +VS 0 SSPT VSYN_RT +VS_RT.KOHM RN0.KOHM RN0 RN0 OHM _T _LK 08 7PF/0V nbs_c00_h_000s VSYN_ON _T_ON _LK_ON VSYN_ON U0 Line- Line- N N Line- N Line- N Z0-0F _T_ON _LK_ON VSYN_ON _LK_ON VSYN_ON HSYN_ON _T_ON J0 _LK RT_VSYN RT_HSYN _T NP_N P_ P_ P_ OKING_P +V RT_RE RT_GREEN RT_LUE NP_N P_ 7 P_ 9 P_ RT_R_ON RT_G_ON RT ON RT_HSYN U0 OE# V Y +VS HSYN_RT RN0 OHM HSYN_ON 7LVGGV 07 7PF/0V nbs_c00_h_000s RT T Q0 SSMN8FU _T SL0 00 _T_ON 09 PF/V +VS RT LK _LK SL0 00 _LK_ON SSMN8FU Q0 0 PF/V SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

47 Main oard SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 7 99 R.0

48 G S lose to ONNETOR Near ON J80 ER-0 +VS +VS +VS_HMI_RT HMI_TXN_PH HMI_TXP_PH HMI_TXN_PH HMI_TXP_PH HMI_TX0N_PH VI_TXN_R 80 0.UF/.V VI_TXP_R 80 0.UF/.V VI_TXN_R 80 0.UF/.V VI_TXP_R 80 0.UF/.V VI_TX0N_R 80 0.UF/.V R80 8.Ohm R80 R80 R80 R80 9/00Mhz L80 8.Ohm 8.Ohm L80 9/00Mhz 8.Ohm 8.Ohm 9/00Mhz L80 HMI_TXN HMI_TXP HMI_TXN HMI_TXP HMI_TX0N HMI_TXP HMI_TXN HMI_TX0P HMI_TX0N HMI_TXP HMI_TXN HMI_TXP HMI_TXN U80 Line- 9 Line- N 8 N 7 Line- N Line- N Z0-0F U80 Line- 9 Line- N 8 N 7 Line- N Line- N Z0-0F HMI_TXP HMI_TXN HMI_TX0P HMI_TX0N HMI_TXP HMI_TXN HMI_TXP HMI_TXN HMI_LK HMI_T Q80 SI0S-T-GE JP80 SGL_JUMP +VS RN80 RN80.KOHM.KOHM +VS F80 SL /.V RN8 RN8 +VS.KOHM.KOHM Q807 UMKN _LK_HMI _T_HMI Q807 UMKN UF/.V +VSHMI ER-00 HMI_HP_ON HMI_TXP HMI_TXN HMI_TXP HMI_TXN HMI_TX0P HMI_TX0N HMI_TXP HMI_TXN +VSHMI UXEP 00 / HMI ON. J80 Hot_Plug_etect Utility TMS_ata+ TMS_ata_Shield 0 TMS_ata- P_ TMS_ata+ 7 TMS_ata_Shield P_ 8 TMS_ata- 9 TMS_ata0+ 0 TMS_ata0_Shield TMS_ata0- TMS_lock+ P_ TMS_lock_Shield TMS_lock- P_ E /E_GROUN 7 SL 8 S 9 +V_Power MIRO_HMI_9P HMI_TX0P_PH VI_TX0P_R 8 0.UF/.V R80 8.Ohm HMI_TX0P HMI_LKN_PH VI_LKN_R 8 0.UF/.V R807 8.Ohm HMI_TXN L80 9/00Mhz HMI_LKP_PH VI_LKP_R 8 0.UF/.V R808 8.Ohm HMI_TXP +VS +VS G S R8 8 R8 8 R8 8 R8 8 R8 8 R8 8 R88 8 R87 8 Q80 N700 HMI_TXP HMI_TXN HMI_TXP HMI_TXN HMI_TX0P HMI_TX0N HMI_TXP HMI_TXN HMI_HP HMI_HP Q80 PMS90 E R8 R8 0KOhm R87 % 0KOHM HMI_HP_ON SUSTeK OMPUTER IN ustom Tuesday, March 7, 0 ate: Sheet of 8 99 R.0

49 Main oard SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 9 99 R.0

50 Main oard PU Thermal Sensor ER-0 SM_LK_S, UF/.V Route PU_THRM_, PU_THRM_ and on the same layer SM_T_S,8 U00 SL S LERT# V NT777U +VS 00 0.UF/.V nbs_c00_h_000s SMUS addr= (90) U00: Remote(Local) thermal sensor,use remote mode OTHER SIGNLS 0 mils =============== 0 mils =========H_THERM(0 mils) 0 mils =========H_THERM(0 mils) 0 mils ========= 0 mils OTHER SIGNLS +VS void FS,Power R00 7.KOhm % O/ Set to 90v, IOS set to 8 degree PU_THERM# FN ontrol +VS +VS UXE 07 / FN_PWM FN0_TH R00 0KOhm 00 0UF/0V 00 8PF/V J00 SIE SIE 00 00PF/0V 00 00PF/0V Wto_ON_P SUSTeK OMPUTER IN. N Friday, May 8, 0 ate: Sheet of 0 99 R.0

51 . +VS J0 9 P_ SS_RX 0 0 SS_TX P_ 8 8 MINI_PI_8P Mini-PI (S): G SS_RX- SS_RX+ SS_TX+ SS_TX- ML 0.0UF/V (00) X7R 0% X09 /RI ML 0.0UF/V (00) X7R 0% X /RI /RI R0 ML 0.0UF/V (00) X7R 0% X /RI ML 0.0UF/V (00) X7R 0% X0 /RI +VS JP0 MM_OPEN_MIL ER-0 0 PF/V 0 0 PF/V PF/V 0.0UF/V 0.0UF/V 0.0UF/V 0.0UF/V 0 PF/V ST_TXP0 0 ST_TXN0 0 ST_RXN0 0 ST_RXP0 0 ST_TXP 0 ST_TXN 0 ST_RXN 0 ST_RXP 0 ER-0 PH Tx to SS Rx PH Rx to SS Tx +VS +VS 0.UF/.V nbs_c00_h_000s 0 0 8PF/V ER-0 SUSTeK OMPUTER IN. N ate: Friday, May 8, 0 Sheet of 99 R.0

52 Main oard SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

53 +VUX_WLN R0 +VSUS PR-0 +VS +VUX_WLN R0 +VS T_ON TW 0 R MOhm T_ON_ +VS LK_PIE_WLN# LK_PIE_WLN T_ON_ PIE_WKE# R LKREQ_WLN# ER-008 J0 WLN_PIN SIE NP_N VS_WLN 0.UF/.V R0 R0 /R 0.UF/.V +V +.VS ER-0 WLN_ON# Q0 N700 G R0 0KOhm WLN_ON_ S Reserve for Intel T_ON_ Rainbow Peak PIE_RXN_WLN PIE_RXP_WLN PIE_TXN_WLN PIE_TXP_WLN T_ON_ R08 WLN_PIN9 R0 WLN_PIN SIE NP_N WLN_ON_ UF_PLT_RST#,7,,0,,, US_PN US_PP MINI_PI_P UXEP 008 / WLN +VUX bypass capactor: Place 0.UF near pin,,,9. Place 0UF near +VUX_WLN source side. PIE_TXP_WLN PIE_TXN_WLN PIE_RXP_WLN PIE_RXN_WLN +VUX_WLN 0 PF/V 0 PF/V 07 PF/V 0 PF/V 0UF/.V 0 0.UF/.V 0 0.UF/.V 0.0UF/V 0.0UF/V +VUX_WLN PF/V 8PF/V 8PF/V 8PF/V ER-0 SUSTeK OMPUTER IN. N Susi_Hong Tuesday, March 7, 0 ate: Sheet of 99 R.0

54 Main oard SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

55 Main oard SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

56 Main oard PS_LOK LE +VS For harge LE lose J00 /_OK_IN R0 0KOhm ER-00 R0 0KOhm R9 P_LE_ON# +V R0 KOhm % HG_LE_con HG_LE_con 0 0 P_LE# IF=m VF Min..V VF Max..V R0 0KOhm UMKN Q0 UMKN Q0.kOHM % 0 HG_FULL_LE# /UX_charger MOhm R Q0 N700 G S G G S R09.KOHM /UXE_charger Q0 N700K_T_E S UF/V ER-07 0,88 _IN_O# 0 SSPT G G S R07 KOhm % Q N700K_T_E S WireLess/T LE PR-008 R7 RF_LE# WLN_LE UMKN Q0.kOHM % 0UF/.V T_LE 0UF/.V UMKN Q0 PR-00 WirelessLN & luetooth Status LE LI SW (no TouchPanel) +V PWR LE +VSUS 0 0.UF/V J0 V VSS OUT N S-7NL-ITG LI_SW# 0.UF/V LE0 WHITE LI_SW# ER-07 UXEP 0 0/8 LI SW (for TouchPanel) +V 0 PWR_LE# ER-08 +VSUS R0 00KOhm UMKN Q0 R.kOHM % UMKN Q0 PWR_LE# R0 MOhm UMKN Q09 UMKN Q09 R0.KOhm % POWER_LE# 0 0.UF/V J0 V VSS OUT N S-7NL-ITG LI_SW# 0.UF/V LI_SW# 70 SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

57 Main oard +VS +.8VS +VS +.VS +.0VS +.0VS +0.7VS +VORE +VGFX_ORE +0.8VS +V R70 00KOhm R70 +VS_ISHRG UMKN Q70 R70 +VS_ISHRG UMKN Q70 R70 +.8VS_ISHRG UMKN Q70 R70 +.VS_ISHRG UMKN Q70 R707 +VTT_PH_ISHRG UMKN Q70 R708 +VTT_PU_ISHRG UMKN Q70 R7 +0.7VS_ISHRG UMKN Q70 R7 +VORE_ISHRG UMKN Q707 R7 +VGFX_ORE_ISHRG UMKN Q707 R VS_ISHRG UMKN Q70 0,8,8,8,87,9 SUS_E# UMKN Q70 SUS_E /0 Stuff R70 and R7 +V +V +.V +V R70 R7 R7 R70 00KOhm +V_ISHRG UMKN Q70 +V_ISHRG UMKN Q70 +.V_ISHRG UMKN Q70 0,9 SUS_E# UMKN Q70 SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 7 99 R.0

58 7 8 Main oard +VS +VSUS RN80 00KOhm RN80 00KOhm,0,8 SUS_PWRG 0 VSUS_PWRG 80 O 8 R_PWRG TW R80 O 8 P_VS8_PWRG R80 SL80 00 SYSTEM_PWRG O P_0V8_PWRG R UF/.V nbs_c00_h_000s 8 O +VTT_PU_PWRG R UF/V +VS RN80 00KOhm O R80 ORE_PWRG 80 VRM_PWRG ORE_PWRG 0 +VS 00KOhm RN80 +VSUS 87 P_0V8_PWRG SYSTEM_PWRG U80 IN V IN OUTY 7LVG08GW SL80 00 LL_SYSTEM_PWRG,,0,80 SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 8 99 R.0

59 Main oard SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 9 99 R.0

60 ER-0 HG_LE_con J00 +V_JK PT000 PT00 PT00 PT00 urrent setting= epend on the current of the adaptor. PL00 8/00Mhz Irat= /_OK_IN $YRLGSLNH UXEP 08 0/8 7 _POWER_JK_P PT00 PT00 PT00 PT007 P000 0.UF/V PL00 8/00Mhz Irat= P00 P00 P00 PR00.7UF/V UF/V 0.UF/V 00KOhm nbs_c080_h7_000s nbs_c00_h7_000s nbs_c00_h7_000s P00 0UF/V nbs_c080_h_000s PR00.Ohm % nbs_r0_h0_000s attery onnector PT008 PT009 PT00 PT0 T_ON 0[$ VI/O VI/O VUS VI/O VI/O P00 IP-Z +V WTO_ON_8P 9 SIE 0 SIE 7 8 J PE000 UF/V PR00.Ohm % nbs_r0_h0_000s SM0_T_LK_ON SM0_T_T_ON TS#_T_ON P00 0.UF/V nbs_c00_h7_000s PR00 PR00 PR000 PT0 PT07 PT08 SM0_LK 0,8,88 SM0_T 0,8,88 T_IN_O# 0 PT0 PT0 PT0 PT0 _ & T IN SUSTeK OMPUTER IN. Power ustom UX R.0 Tuesday, March 7, 0 ate: Sheet of 0 99

61 SUSTeK OMPUTER IN. N ustom ate: Tuesday, March 7, 0 Sheet of 99 R.0

62 Main oard SUSTeK OMPUTER IN. N Title : Tuesday, March 7, 0 ate: Sheet of 99 R.0

63 Main oard FP_ON_P US_PP US_PN US_PP9 US_PN9 ER-0 SL0 R00 SL0 R00 SL0 R00 SL0 R00 US_PP_con US_PN_con US_PP9_con US_PN9_con 0.UF/.V +V 0 U_URXN_PH U_URXP_PH U_UTXN_PH U_UTXP_PH 0 Z_LK_U 0 Z_SYN_U 0 Z_RST#_U 0 Z_SOUT_U 0 Z_SIN0_U 0 OP_S# LK_US8 ER-0 MI_INT_LK MI_INT_T,7,,0,,, UF_PLT_RST# 8 H_SPKR+ 8 H_SPKR- +V +VS US_PN_con US_PP_con US_PP9_con US_PN9_con +VS 0 8PF/V SIE SIE J0 8 7 ER-0 PR-0 ER-0 +V +VS +VS +VS +V MI_INT_LK 0 0PF/0V 0 8PF/V 0 0.UF/.V 08 8PF/V 0 0.UF/.V 07 0.UF/.V SUSTeK OMPUTER IN. N Friday, May 8, 0 ate: Sheet of 99 R.0

64 Main oard SUSTeK OMPUTER IN. N Tuesday, March 7, 0 ate: Sheet of 99 R.0

65 PU racket UX WLN NUT PH NUT SS NUT H T9I H9 H0 H0 H T9I T70I0 T77 T700 H T9I H T9I Screw hole H0 RILL_7_9 H7 OTRIOX0 H8 OTRIOX0 H0 77I9 H0 77I9 H 907 H NP_N O9X8O9X8N H08 77I9 H09 77I9 H0 77I9 ER-00 ottom Pad U0 SMX0_NP U SM90X98 U0 79_NP UXE 09 08/ U0 79_NP U0 U07 77_NP U08 77_NP 79_NP EMI Shrapnel UXEP 00 / ER-00 SUSTeK OMPUTER IN. N Susi_Hong Tuesday, March 7, 0 ate: Sheet of 99 R.0

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