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1 基于 8086 CPU 的单芯片计算机系统的设计 孙璐, 陶晶, 舒展, 张永志 ( 合肥工业大学电气学院自动化系, 安徽合肥 ) 摘要 : 本文依据集成电路设计方法学, 探讨了一种基于标准 Intel 8086 微处理器的单芯片计算机平台的架构 研究了其与 SDRAM,8255 并行接口等外围 IP 的集成, 并在对 AMBA 协议和 8086 CPU 分析的基础上, 采用遵从 AMBA 传输协议的系统总线代替传统的 8086 CPU 三总线结构, 搭建了基于 8086 IP 软核的单芯片计算机系统, 并实现了 FPGA 功能演示 关键词 : 微处理器 ; SoC; 单芯片计算机 ;AMBA 协议中图分类号 :TP368.1 Design of 8086 CPU Based Computer-on-a-chip System SUN Lu, TAO Jing, SHU Zhan, ZHANG Yong-zhi (School of Electrical Engineering and Automation, Heifei University of Technology, Hefei, ,China) Abstract: According to the IC design methodology, this paper discusses the design of one kind of Computer-on-a-chip system architecture, which is based on the standard Intel8086 microprocessor, investigates how to integrate the 8086 CPU and peripheral IP such as, SDRAM controller, 8255 PPI etc. Based on the analysis of the standard Intel8086 microprocessor and AMBA Specification, the Computer-on-a-chip system based on 8086 CPU which uses AMBA bus instead of traditional three-bus structure of 8086 CPU is constructed, and the FPGA hardware emulation is fulfilled. Key words: Microprocessor; SoC; Computer-on-a-chip; AMBA Specification 1 引言 随着超大规模集成电路工艺的发展, 在一颗芯片上集成上百万甚至上亿个晶体管已成为现实 现在, 芯片厂商都以面积最小化 功能最大化作为自己的发展方向, 深亚微米效应理论及 IP 核技术越来越受到理论界和工业界的广泛关注, 系统芯片是当前技术发展的必然趋势 计算机的发展经历了电子管计算机 晶体管计算机 集成电路计算机和大规模集成电路计算机, 它的发展一直是将越来越多的功能集成在越来越小的空间内 可以预见, 在某些特定领域, 半导体制造业朝着整合型单芯片系统的总体趋势将会日益明显 所谓单芯片计算机即是将传统 PC 机箱里的主板上的芯片组 CPU 内存 显卡 声卡和网卡等最大限度的集成在单个芯片中 单芯片计算机与传统 PC 相比, 重量 体积和功耗大幅下降, 从而系统性能将得到很大地改善, 同时带来价格的突破性下降, 直接促进计算机的迅速普及 本文搭建的单芯片计算机系统基于标准 8086 CPU, 集成了 AMBA 总线 SDRAM 8255 ROM 等外围 IP, 并在 Altera DE2 FPGA 开发板上实现了功能演示 2 单芯片计算机的发展概况 单芯片计算机是一个完整的计算机系统,CPU 存储器和输入输出接口, 通过总线连接, 构成了单芯片计算机的基本系统 单芯片计算机的系统级设计, 是以 CPU 为核心开展的 I/O

2 和外设集成过程, 是基本的 SoC 设计流程 近几年,Intel AMD 和 VIA 等微处理器制造商纷纷推出平台策略, 将微处理器和芯片组组合在一起, 形成一个完整的解决方案, 并计划将来进一步推出集成所有芯片的单芯片微处理器 Intel 公司频推平台策略, 计划进一步推出整合所有芯片的单芯片计算机, 还聚集了一个由 500 名工程师组成的研发团队, 开发其单芯片电脑产品, 希望将目前电脑主板上的 32 颗芯片全部集成到单一的芯片中 而在 AMD 四核皓龙处理器中, 四个独立的 CPU 核集成到单一硅片上, 每个核具有单独的 64KB 一级数据缓存 64KB 一级指令缓存和 512KB 的二级缓存, 四个核心共享 2MB( 或者更大 ) 的三级缓存 这样每个 CPU 核都能够充分发挥各自的效能, 从而大幅度提升整个处理器的性能 单芯片计算机的设计, 是一个基于某一种型号 CPU 及其外围 I/O 接口的 SoC 设计过程 因此, 选择哪种型号的 CPU 就成了设计的首要问题 综合设计难度, 工程进度的因素, 同时考虑所选 CPU 要有一定的代表性, 因此最终选择标准 Intel 8086 CPU 基于 8086 的单芯片计算机基本结构, 如图 1 所示 图 1 基于 8086 的单芯片计算机基本结构 3 单芯片计算机系统的设计 8086 CPU 芯片有两种工作模式, 最小模式与最大模式 所谓最小模式, 是指系统中只有一个 8086 微处理器, 在这种情况下, 所有的总线控制信号, 都直接由 8086 CPU 产生, 系统的总线控制逻辑电路被减到最少, 该模式适用于规模较小的微机应用系统 本实验采用 8086 的最小工作模式进行单芯片计算机的设计 所谓单芯片计算机系统设计, 即除了包含 CPU ROM RAM 总线 地址锁存器 数据收发器 外设地址译码电路以外, 集成一个或一个以上的外围 I/O 接口, 从而构成一个完整的系统 搭建的系统结构图如 2 所示 本论文所设计的 8086 单芯片计算机系统集成了遵从 AMBA 协议的总线 8255 通用并行接口, 以及 SDRAM 控制器 在这里, 以 8255 通用并行接口为例, 介绍包含 8255 应用电路的单芯片计算机系统的设计 8255 作为外围 I/O 设备通过 AHB 总线与 8086CPU 进行通信 单芯片计算机系统的 RTL 级设计是一个 SoC 的设计过程 包括 CPU 子系统的设计 总线的选择和接口设计, 以及存储器单元的接口设计

3 图 单芯片计算机系统结构 3.1 CPU 子系统的设计 CPU 子系统包括 8086 CPU 数据收发控制器 地址锁存器和存储器译码电路等 CPU 与存储器 ( 或 I/O 端口 ) 进行交换时,CPU 首先要送出地址信号, 然后再发出控制信号及传送数据 因此需要加入地址锁存器, 先锁存地址, 使在读写总线周期内地址稳定 数据收发控制器相当于一个总线开关, 用来控制 CPU 的数据总线选择从存储单元或 I/O 端口发送或接受数据, 匹配通信时序 存储器译码电路与 74LS138 原理一样, 利用地址线生成 ROM 和 RAM 单元的片选信号 CPU 上电复位后地址为 FFFF0H, 首先从 ROM 里读出程序, 该程序是无条件跳转指令, 能够使 CPU 跳转到 RAM 的地址 CPU 再从 SDRAM 里读出程序 3.2 总线的选择和设计总线的集成对缩小芯片的面积以及减少总线的扇出都有非常积极的意义 标准的 8086CPU, 一般采用的是传统的三总线结构, 就是地址总线 数据总线 控制总线, 基于这个总线架构, 还可以扩展 8255 显示器 键盘/ 鼠标 网卡之类的 IP 总线协议的选择传统的 8086 系列 CPU 系统总线有 ISA 总线 EISA 总线等 ISA 总线是 16 位的系统总线, 其工作频率为 8MHz, 数据传输速率为 16MB/s EISA 是一种在 ISA 总线基础上扩充的数据宽度为 32 位的开放总线标准 最大传输速率可以达到 33MB/s 但是由于 I/O 速度比较低, 这两种总线技术已经逐渐被淘汰 AMBA 拥有众多第三方支持, 在基于 ARM 处理器内核的 SoC 设计中, 已经成为广泛支持的现有互联标准之一 2.0 版 AMBA 标准定义了三组总线 :AHB(AMBA 高性能总线 ) ASB(AMBA 系统总线 ) 和 APB(AMBA 外设总线 ) AHB 的总线架构的相互连接采用了传统的带有主模块和从模块的共享总线模式, 接口与互连功能分离, 这对芯片上模块之间的互连具有重要意义 因此, 本论文所选择的总线遵从 AHB 总线传输的基本规范, 并在此

4 基础上针对 8086CPU 的特点增加和修正了某些总线的接口 整个设计主要包括两方面的内容 :AHB 和 8086 传输时序的匹配 ; 基于 8086CPU 的总线接口的扩展设计 总线结构图如图 3 所示 图 单芯片计算机系统总线结构 传输时序的匹配因为 AHB 总线和 CPU 的传输协议不同, 所以需要匹配两个接口的时序, 以保证 CPU 与其他外围 IP 可以通过总线正常通信 相关接口控制信号如表 1 所示 表 CPU 和 AHB 总线关键控制信号类别信号名输入 / 输出功能描述 8086 CPU 接口信号 RD_N 输入读信号 WR_N 输入写信号 READY 输出就绪信号 HGRANT 输入总线允许信号 HREADYIn 输入传输完成信号 AHB 总线 接口信号 HBUSREQ 输出总线访问请求信号 HTRANS[1:0] 输出传输类型信号, 表明当前传输的类型 HWRITE 输出读 / 写控制信号, 高电平为写 ; 低电平为读信号接口模块首先根据 MIO 信号判断访问的是存储器还是 I/O 设备, 如果是 I/O 设备, 当采样到 READY 信号为高电平时, 获取 AHB 的总线控制权, 与外围 I/O 设备进行通信 设计的状态机如图 4 所示 T1: 根据 MIO 信号判断当前 CPU 是否需要访问外围 I/O 如果 8086 处理器核访问的是存储器单元而不是 AHB 总线上的设备 ( 即 MIO 为 1), 状态机则保持 T1 状态, 并且不向 AHB 总线发出总线请求信号 ( 即 HBUSREQ 信号置为 0) MIO 为低电平则跳转到 T2 T2: 状态机进入 T2 状态后, 向 AHB 总线发出总线请求信号 ( 即 HBUSREQ 信号置为 1),

5 向 AHB 总线仲裁器请求访问总线 同时检测 READY 信号, 当检测到 READY 信号为高电平, 即 AHB 总线仲裁器把总线访问权限交给 8086 处理器核, 状态机在下个时钟上升沿进入 T3 状态 反之, 如果 READY 一直为低电平, 表示目前 8086 CPU 要访问的 AHB 总线上的从设备没有准备就绪, 要求 8086 处理器核插入等待状态, 状态机一直保持 T2 状态不变 T3:CPU 通过 AHB 总线与外围 IP 进行通信, 直至通信结束, 返回到 T1 状态 图 CPU 与 AHB 总线的状态转换图 8086 处理器核的读写信号受 READY 信号控制, 当 READY 信号为高电平时, 可进行数据的接收和发送, 否则读写信号保持 READY 信号由 AHB 总线上从设备传输完成信号 HREADYIn AHB 总线允许信号 HGRANT 以及从设备应答信号 HRESP 三者共同决定 而总线上的读写控制信号 HWRITE 由组合逻辑产生 其产生过程伪码如表 2 所示 表 2 读写信号产生的伪码 : READY 信号产生的过程伪码 : if MIO=0 and WR_N=0 then if (HREADYIn=1) and(hgrant=1) HWRITE=1 // AHB 总线进行写操作 else MIO=0 and RD_N=0 then and 从设备应答信号 HRESP 为 OKEY then HWRITE=0 // AHB 总线进行读操作 READY=1; then endif 状态机由 T2 转向 T1 else READY=0; then 状态机维持 T2 状态 endif 其中控制 AHB 传输的伪码如表 3 所示 表 3 AHB 传输的伪码如下 : if READY=1 then HTRANS = 2'b10 and HBUSREQ =1'b1; // CPU 访问 AHB 总线, 以单个方式传输数据 else READY=0 then HTRANS = 2'b00 and HBUSREQ =1'b0; // CPU 进入等待状态, 终止数据传输 endif

6 3.2.3 总线接口扩展 8086CPU 除了数据 地址总线以及读写和 READY 等主要控制信号外, 还有中断请求和应答以及外接 DMA 设备的相关端口信号 而这些信号是标准 AHB 总线所不具备的, 因此还需要扩展总线接口以匹配 8086 CPU 总线接口的扩展设计主要包括两部分: 中断处理和 DMA 数据通道 8086 CPU 关于中断和 DMA 的端口信号如表 4 所示 表 CPU 中断和 DMA 接口信号类别信号名输入 / 输出功能描述 INTR 输入可屏蔽的中断请求信号 8086 CPU 接口信号 INTAN 输出中断响应信号 HOLD 输入总线保持请求信号 HLDA 输出总线保持响应信号 系统总线在接收到外设的中断请求之后, 会向 CPU 提出中断申请, 一旦接收到中断响应, 要向外设传送中断响应信号, 同时修改译码单元, 选通该外设, 保证在第二个中断响应期间能将中断类型号通过总线传送给 CPU, 使得 CPU 能成功跳转到中断服务子程序 DMA 控制器在执行数据传输时, 需要掌握 AHB 总线的控制权, 向片上存储器或者总线上其他外设发出地址和控制信号, 即相当于 AMBA 的主设备 ; 另一方面, 在 DMA 控制器启动工作之前,CPU 需要对其进行预处理操作, 以使其按照特定的配置参数进行工作, 在这个初始化阶段,CPU 是 AHB 总线上的主设备,DMA 控制器属于从设备 基于 DMA 控制器的这种两面性, 在总线设计中配备了专门的 DMA 通道与其相匹配 :CPU 正常工作时, DMA 扮演从设备的角色, 接受 CPU 对其的初始化 ; 利用 HLDA 作仲裁信号, 当 CPU 响应外设 DMA 请求时 ( 即 HLDA 为高电平 ), 让出总线控制权给外设, 利用 DMA 数据通道传输数据, 传输的协议同样遵从 AMBA 协议 总线的时序控制模块状态如图 5 所示 图 5 单芯片系统总线的时序控制模块状态图 3.3 存储单元的接口设计存储器子系统包括一个 RAM 和一个 ROM,8086CPU 支持 20 位地址总线, 具有 1M 字节存储空间, 分为 RAM 区和 ROM 区 本文利用开发板的片上 ROM 资源配置成 16k*16 的格式作为存储器中的 ROM 单元, 采用 DE2 开发板上的 8M 的 SDRAM 配置成 256K*16 位总线格式代替存储器中的 RAM 单元 在各种随机存储器件中,SDRAM 的价格低, 体积小, 速度快, 容量大, 是比较理想的

7 器件 但 SDRAM 的控制逻辑比较复杂, 对时序要求也十分严格, 这就要求有一个专门的控制器 : 控制 SDRAM 的初始化, 刷新和预冲以及基本的读写操作 同时, 需要匹配 SDRAM 控制器和 8086 CPU 的读写时序 该接口具体实现的状态机如图 6 所示 图 CPU 与 SDRAM 控制器接口的状态转换图 T1: 当 RDY 为高电平时, 首先确定是进行读还是写操作, 这时 DONE 为 0: 读 : 设置 WR=0,RD=1; 写 : 设置 WR=1,RD=0 T2: 当 DONE 信号为高电平, 表示可以进行读 / 写操作, 跳转到 T3 T3:CPU 通过 SDRAM 控制器对 SDRAM 进行读写操作 T4: 当低字节有效信号 bwl_n 为高电平时, 执行低字节传输 T5: 当高字节有效信号 bwh_n 为高电平时, 执行高字节传输 T6:CPU 完成读写操作, 相关控制信号清零 其中,DONE 信号用于指示是否读写完成, 只有 DONE 为高电平时表示读写完成, 才能进行下次读写操作 RDY 信号表示 SDRAM 是否做好准备接受 CPU 的访问, 由 SDRAM 的写请求信号 (IN_REQ =1) 和读有效信号 (OUT_VALID =1 ) 共同控制, 其产生过程伪码如表 5 所示 表 5 if (IN_REQ =1) or (OUT_VALID =1 ) then RDY = 1'b1; else RDY = 1'b0; endif 根据单芯片计算机系统级设计的组成结构, 调用已经编写完成的 8086 IP 软核 8255 IP 软核 SDRAM 控制器 SDRAM 模型 IS42S16400 AHB 总线 IP 软核以及译码器 IP 软核 连接相应的输入输出端口, 同时对 8086 相关的输入端口进行赋值, 将未使用的输出端口悬空, 完成单芯片计算机系统的 RTL 级设计 4 单芯片计算机系统的仿真与验证 单芯片计算机的 RTL 级设计只是全部设计流程的一部分, 为保证最终设计的成功, 必须对其进行全面的软件仿真与硬件验证, 包括搭建测试平台, 设计测试方案以及分析仿真结果, 实现 FPGA 验证 4.1 测试方案的设计在包含 8255 应用电路的单芯片计算机系统搭建完成的基础上, 要求实现八个开关量控制八个 LED 灯亮灭的功能 将八个开关量连接 8255 的 PA0~PA7; 将八个 LED 灯驱动电

8 路连接 8255 的 PC0~PC7 在 8086 CPU 的控制下, 通过总线读取连接在 8255 PA 口的八个开关量, 将开关值送往 SDRAM 存储, 再从 SDRAM 读取开关量发送到 8255 PC 口, 使其驱动八个 LED 灯的亮或灭 4.2 仿真结果分析单芯片计算机最小集的 RTL 级仿真波形, 如图 7 所示 在 8086 CPU 的控制下,8255 接口读取连接在 8255 PA 口的八个开关量 以后, 将其发送到 8255 的 PC 口, 驱动输出逻辑值 图 7 单芯片计算机系统的 RTL 级仿真波形使用 Quartus II 软件成功编译设计, 将布局布线生成的结果下载到 FPGA 中, 得到与设计等效的实际电路, 对实际的电路用测试系统进行测试, 从而验证设计的正确性 将 FPGA 的验证结果经逻辑分析仪读取显示, 如图 8 所示 图 8 单芯片计算机的 FPGA 验证结果 5 结束语 本论文在基于集成电路设计方法学的指导下, 探讨了一种基于 8086 CPU 核的单芯片计算机平台的架构, 研究了其与 AMBA 总线 SDRAM 8255 等外围 IP 的集成 在此基础上, 设计基于 8086 IP 软核的单芯片计算机系统, 并实现了 FPGA 功能演示 在后续的工作中, 将考虑进一步扩展 CPU 外围接口 IP 软核 ; 集成 DMA 控制器, 实现 VGA 显示功能 ; 将 DOS 操作系统加入 8086 单芯片计算机平台, 并开发在操作系统下的设备驱动程序和应用软件

9 参考文献 [1] Bit HMOS Microprocessor[M].USA:Intel Corporation,1990:1-7. [2]80186/80188 High-Integration 16-Bit Microprocessor[M].USA:Intel Corporation,1994: [3] Bit HMOS Microprocessor[M].USA:Intel Corporation,1990:14. [4] 唐长钧, 赵正校, 朱煜清.Intel8086 微处理器 [M]. 上海 : 上海交通大学微机研究所,1986:13. [5] 吴秀清, 周荷琴. 微型计算机原理与接口技术 [M]. 第三版. 合肥 : 中国科学技术大学出版社,2004:95. [6] AMBA Specification (Rev 2.0) 基金项目国家自然科学基金资助项目 ( ) 作者简介 : 孙璐 : 女,1984 年出生, 安徽合肥人, 硕士研究生, 就读于合肥工业大学检测技术与自动化装置专业, 主要从事数字集成电路的研究

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