邏輯分析儀的概念與原理-展示版
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- 亚 蔡
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3 PC Base Standalone LA-100 Q&A
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7 - SCOPE - - LA
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10 - ( Embedded )
11 ( Skew )
12 - Data In External CLK Internal CLK Display Buffer ASIC CPU Memory Trigger Level
13 -
14 - Clock BUS Timing State
15 - ( Timing )
16 - ( Timing ) - LA LA LA
17 - ( Timing ) - Data LA LA
18 - (State) Signal Probe
19 - (State) D (Hold Time) CLK (Setup Time)
20 - ( Event ) - ( Level ) - ( Examination ) - -
21 - Pattern trigger : - Ch 1 Ch 2 Ch 1 1 Ch 2 0
22 - Edge trigger : ( ) - Logic H or Logic L TTL Vt 1.5V. 1.5V H ; 1.5V L
23 - - Data Input Clock D CLK Q Data Output Data Input Clock D Q Data Output CLK
24 - Data Input D Q Data Output Clock CLK Data Input Clock Data Output
25 - ( Deeper memory )
26 - -A: End of memory All pre-trigger -B: Center of memory ½, ½ -C: Beginning of memory All post-trigger PRE-Trigger data Trigger point Post-Trigger data A B C
27 - -
28 - (Glitch )
29 - (Skew ) Ch 1 Ch 2 Probe Ch 1 Ch 2 Skew
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31 - PC Base Standalone Pc Base Windows Standalone (Parallel Port...) PC Base PC
32 - PC Base Standalone Pc Base Standalone
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34 - LA G TLA A Timing 200MHz 200/500MHz (full/half channels) 2GHz 400/800MHz (full/half channels) State 100MHz 150MHz 235MHz 200MHz Channel Memory 64K~1M 64K/128K (full/half channel) 512K/1M (full/half channel) 512K/1M (full/half channel) Built-in display 5.7inch,320*240,Color Color 10.4inch,1024*768,Color 12.1inch,Color Channel-to-Channel Skew 2ns (typical) 2ns (typical) 900ps (typical) <1.5ns (typical) Maximum Input Voltage +/-30V peak +/-40V peak +/-15V peak L*D*H (mm) 310*90* *367* *288* *384.53* Operation Temperature ( C) 0 ~ ~ ~ +50
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36 -
37 - Timing State Clock BUS Clock Clock
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