图 片 展 示 : 资 源 简 介 : FPGA Altera CycloneII EP2C5T144C8 (4608 个 LE) 2 路 有 源 晶 振 (50M,25M) AS & JTAG 标 准 接 口 VGA 接 口 UART 接 口 蜂 鸣 器 8bit 并 行 DAC 8 路 按 键

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1 官 方 淘 宝 地 址 :http://metech.taobao.com/ MeTech verilog 典 型 例 程 讲 解 V1.0 笔 者 :MeTech 小 芯 技 术 支 持 QQ : 技 术 支 持 QQ 群 : China AET 讨 论 组 笔 者 博 客 :http://blog.csdn.net/ywhfdl MeTech 版 权 所 有 1

2 图 片 展 示 : 资 源 简 介 : FPGA Altera CycloneII EP2C5T144C8 (4608 个 LE) 2 路 有 源 晶 振 (50M,25M) AS & JTAG 标 准 接 口 VGA 接 口 UART 接 口 蜂 鸣 器 8bit 并 行 DAC 8 路 按 键 SD 卡, 支 持 SPI 模 式 DS1302 实 时 时 钟 AT24C64 IIC 芯 片 2 排 扩 展 IO 8 位 LED 小 灯 MeTech 版 权 所 有 2

3 8 位 数 码 管 LCD12864 & LCD1602 接 口 串 行 12bit ADC 接 口 PS2 键 盘 接 口 -- 扩 展 TFT2.8 寸 液 晶 板 发 货 清 单 : (1) 基 本 配 置 280 元 >> 电 源 适 配 器 一 个 (5V) >> FPGA 开 发 板 一 块 >> 串 口 通 信 线 一 条 >> 开 发 板 配 套 光 盘 2 张 >> 1602 液 晶 模 块 1 个 (2) 选 购 模 块 >> LCD12864 液 晶 模 块 ( 选 购, 须 另 加 50 元 ) >> TFT 2.8 寸 液 晶 ( 选 购, 须 另 加 80 元 ) >> RF 射 频 模 块 ( 选 购, 须 另 加 50 元 ) >> JTAG 调 试 器 ( 选 购, 须 另 加 80 元 ) MeTech 版 权 所 有 3

4 目 录 第 一 章 : Type FPGA 简 介 Type FPGA 开 发 说 明 Type FPGA 资 源 简 介 产 品 图 片 展 示 FPGA 开 发 板 使 用 简 介...7 第 二 章 :Quartus II 操 作 入 门 指 导 新 建 工 程 编 译 以 及 锁 定 引 脚 下 载 以 及 固 化 AS 模 式 固 化 生 成 JIC 文 件...25 第 三 章 : Modelsim 基 本 应 用 新 建 工 程 编 译 仿 真...34 第 四 章 联 系 我 们...37 MeTech 版 权 所 有 4

5 1.1 Type FPGA 开 发 说 明 第 一 章 : Type FPGA 简 介 FPGA 与 EDA 技 术 是 目 前 相 当 热 门 的 技 术, 翻 遍 各 大 招 聘 网 站 电 子 类 招 聘 信 息, 类 似 精 通 FPGA 技 术, 熟 悉 VerilogVHDL 语 言 等 字 眼 已 经 为 应 聘 者 所 熟 悉 ; 甚 至, 有 的 时 候, 熟 悉 FPGA 就 意 味 着 高 薪! 实 际 上,FPGA 技 术 已 经 成 为 目 前 电 子 行 业 应 用 最 为 广 泛 的 技 术 之 一, 未 来 的 就 业 和 发 展 前 景 相 当 好! 目 前 有 众 多 朋 友 热 切 的 期 望 能 学 习 FPGA 知 识,FPGA 技 术 实 践 性 极 强, 拥 有 一 块 适 合 学 习 需 求 的 FPGA 开 发 板 是 非 常 有 必 要 的! ME Tech TypeFPGA 开 发 板 为 此 推 出 一 套 适 合 大 众 化 的 一 款 高 性 价 比 FPGA 学 习 板, 很 多 同 学 或 则 初 学 者, 在 接 触 FPGA 的 时 候, 也 许 是 收 到 ARM 的 影 响, 认 为 操 作 系 统 很 高 端, 熟 悉 操 作 系 统 就 成 为 了 学 习 各 类 嵌 入 式 开 发 的 终 极 目 标, 但 是 这 里 大 家 需 要 纠 正 这 样 的 一 个 错 误 认 识, 其 实 FPGA 主 要 擅 长 的 不 是 做 哪 些, 如 果 大 家 是 为 了 跑 操 作 系 统, 那 么 我 建 议 大 家 还 是 学 习 ARM 系 列, 因 为 ARM 主 要 是 跑 操 作 系 统, 图 形 界 面, 都 很 擅 长, 有 TFT,SPI,USB 等 等 硬 件 设 备, 现 在 很 多 CortexMX 系 列 的 CPU 也 集 成 了 很 多 外 设, 主 频 都 能 达 到 一 百 多 兆 但 是 我 们 不 能 说 不 对 FPGA 的 才 做 系 统 进 行 了 解, 只 是 我 们 的 大 部 分 精 力 应 该 放 在 驱 动 级 上 面, 对 于 典 型 的 FPGA 系 统 NIOS, 我 们 熟 悉 就 好, 因 为 有 时 候 NIOS 可 以 帮 助 我 们 简 化 开 发, 如 果 大 家 一 味 的 在 FPGA 上 跑 NIOS, 然 后 做 C 语 言 开 发, 这 样 就 失 去 了 学 FPGA 的 初 衷, 因 此 大 家 选 择 FPGA 就 应 该 首 先 知 道 它 是 做 什 么 用, 在 今 后 的 研 发 经 历 中, 对 于 产 品 的 选 型 定 位, 也 会 有 很 大 的 帮 助, 比 如 我 们 跑 一 个 wince 的 界 面, 也 去 用 FPGA, 做 图 形 界 面 去 用 DSP, 这 样 我 们 就 会 走 很 多 弯 路, 因 此 我 们 学 什 么, 学 来 做 什 么 用, 这 些 概 念 的 建 立, 对 于 我 们 今 后 的 发 展 也 是 很 有 帮 助 的 对 于 FPGA 典 型 应 用 有 信 号 的 编 解 码 一 些 校 验 算 法 ( 比 如 CRC FEC 等 等 ) 数 据 采 集 ( 图 像 采 集 ADC,DAC 数 据 采 集 ) 等 等 ME Tech Type 开 发 板 采 用 CycloneII 系 列 处 理 器, 其 内 部 逻 辑 资 源 为 4608 个 LE, 资 源 已 经 非 常 丰 富, 如 果 大 家 能 把 这 么 多 的 LE 全 部 用 完 的 话, 那 么 您 已 经 成 为 FPGA 业 内 水 平 很 不 错 的 研 发 人 员 了 同 时 我 们 也 会 相 继 推 出 更 为 高 端 的 altera 和 xinlinx 系 列 FPGA, 供 大 家 学 习, 研 究 目 前 我 们 还 有 一 款 EP2C20 系 列 FPGA, 为 BGA484 封 装, 其 采 用 核 心 板 和 底 板 模 式, 为 方 便 我 们 开 发 总 之,ME Tech FPGA 开 发 板 是 完 全 站 在 用 户 的 角 度 精 心 设 计 开 发, 简 约 不 简 单! 同 时,ME Tech FPGA 开 发 板 的 配 套 光 盘 提 供 相 当 丰 富 的 实 验 代 码 及 各 种 参 考 文 档 ME Tech FPGA 开 发 板 用 户 群 体 面 向 广 大 的 高 校 相 关 专 业 学 生 电 子 爱 好 者 科 研 单 位 企 事 业 单 位 的 开 发 设 计 人 员, 适 合 于 产 品 原 型 的 快 速 开 发 学 生 参 加 各 种 电 子 设 计 大 赛 学 习 FPGA 技 术 入 门, 课 程 设 计 以 及 毕 业 设 计 等, 亦 可 用 于 系 统 设 计 前 期 快 速 评 估 设 计 方 案 特 别 适 合 FPGA NIOSII SOPC 快 速 入 门 和 产 品 开 发 及 验 证 1.2 Type FPGA 资 源 简 介 (1) 板 载 JTAG & AS 接 口 MeTech 版 权 所 有 5

6 (2) SD 卡 模 块 (3) VGA 接 口 (4) LCD12864 & LCD1602 接 口 (5) 8 位 LED 灯 (6) 8 位 数 码 管 (7) 8 位 按 键 按 键 (8) 8 位 DAC (9) 并 行 DAC 分 辨 率 8bit (10) 串 行 ADC, 分 辨 率 12bit (11) DS18B20 温 度 传 感 器 (12) ds1302 实 时 时 钟 (13) 标 准 串 口 (14) 蜂 鸣 器 (15) 1 路 PS2 接 口, 可 外 扩 PC 键 盘 (14) 无 线 通 信 模 块 接 口, 兼 容 大 多 数 无 线 模 块 ( 比 如 RF905 RF903 等 等 ) (16) 外 扩 TFT 2.8 寸 液 晶 (17) 扩 展 排 针, 可 方 便 用 户 自 己 设 计 其 他 资 源 备 注 : 配 置 资 源 中, 液 晶 均 为 单 独 购 买 对 于 TFT 液 晶, 是 外 扩 PCB 然 后 与 Type FPGA 通 过 扩 展 排 针 插 接 上 1.3 产 品 图 片 展 示 MeTech 版 权 所 有 6

7 1.4 FPGA 开 发 板 使 用 简 介 1 数 码 管 下 方 的 跳 线 帽 为 LED 电 源 跳 线, 拔 掉,LED 则 不 亮 2 2 个 可 调 电 阻, 左 边 一 个 为 ADC 电 压 测 量 调 节 电 阻, 右 边 为 LCD1602 和 LCD12864 的 对 比 度 调 节 3 ADC 附 近 的 插 针 REF+ 和 RE- 需 要 用 跳 线 引 到 所 需 要 的 参 考 上 面, 默 认 REF+ 连 接 VCC3.3,VREF- 连 接 GND 4 数 码 管 上 面 的 跳 线 帽 为 LCD12864 的 串 行 和 并 行 选 择, 我 们 默 认 选 择 是 并 行 5 串 口 边 上 的 插 针 和 跳 线 为 DAC 插 针, 我 们 默 认 把 DAC 输 出 到 一 个 LED 6 FPGA 右 边 的 2 个 插 针 孔 为 外 部 CLK 输 入 预 留 7 PWR_LCD 是 选 择 LCD 供 电 电 压, 通 常 我 们 的 LCD1602 为 5V, LCD12864 为 3.3V, 大 家 根 据 自 己 需 求 选 择 8 电 源 电 压 为 5V, 一 定 不 得 超 过 6V, 电 源 电 路 带 有 反 向 保 护 功 能 9 FPGA 上 的 跳 线 操 作, 插 接 操 作, 均 先 断 电, 后 操 作, 然 后 上 电, 防 止 器 件 顺 坏 MeTech 版 权 所 有 7

8 第 二 章 :Quartus II 操 作 入 门 指 导 本 章 节 作 为 新 手 刚 刚 接 触 FPGA 开 发 所 编 写 的, 如 果 您 已 经 对 altera 和 Quartus II 有 所 了 解, 那 么 这 章 您 可 以 跳 过, 节 省 您 的 时 间 在 本 章 开 讲 前, 您 先 安 装 好 我 们 提 供 的 Quartus II 软 件, 对 于 Quartus II 的 破 解, 我 们 也 有 提 供, 在 光 盘, 其 中 有 讲 解 怎 么 破 解, 这 里 不 再 重 复 2.1 新 建 工 程 双 击 打 开 我 们 安 装 好 的 Quartus II, 笔 者 使 用 的 是 window 7,32bit 操 作 系 统 如 果 您 破 解 好 了, 那 么 打 开 Quartus 将 出 现 如 下 界 面 : 在 这 里 我 们 选 择 关 闭, 我 们 可 以 先 新 建 文 件, 再 建 立 工 程, 或 则 先 建 立 工 程 再 建 立 文 件, 其 实 都 一 样 的, 我 们 这 里 选 择 先 建 立 文 件, 再 建 立 工 程 MeTech 版 权 所 有 8

9 点 击 file >New, 然 后 我 们 选 择 verilog 语 言, 点 击 OK MeTech 版 权 所 有 9

10 然 后 我 们 就 可 以 写 代 码 了, 我 们 这 里 一 次 性 把 元 件 例 化 一 起 讲 解, 我 们 在 底 层 的 模 块 做 一 个 时 钟 分 频 模 块, 顶 层 调 用 底 层 产 生 的 时 钟, 顶 层 完 成 对 LED 赋 值, 这 样 一 个 功 能 因 此 我 们 同 样 建 立 2 个 verilog 文 件 MeTech 版 权 所 有 10

11 然 后 编 写 底 层 模 块 代 码 clk_1hz.v module clk_1hz ( sys_clk,reset_b, clk_out, ); input sys_clk,reset_b; output clk_out; reg clk_out; reg [31:0] count; (posedge sys_clk) begin if(!reset_b) begin count <= 32'd0; end else begin count<=count+1'b1; if(count==32'd ) begin count<=32'd0; clk_out <=! clk_out; end end end endmodule 顶 层 模 块 代 码 : module led ( sys_clk,reset_b, led_out ); input sys_clk,reset_b; output led_out; reg led_out; wire clk_out; wire sys_clk,reset_b; clk_1hz U1 MeTech 版 权 所 有 11

12 ( );.sys_clk.reset_b.clk_out (sys_clk), (reset_b), (clk_out) initial led_out <= 1'b1; (posedge clk_out ) begin if(!reset_b) begin led_out end else led_out <= 1'b1; <=! led_out; end endmodule 当 我 们 保 存 编 写 好 的 代 码 的 时 候, 就 会 提 示 我 们 保 存 路 径 和 保 存 的 名 字, 这 里 路 径 大 家 根 据 需 要 设 置, 文 件 名 要 和 模 块 名 字 一 样, 下 图 为 笔 者 保 存 顶 层 模 块 时 候 的 提 示 : 我 们 点 击 保 存 之 后, 就 会 有 下 面 提 示, 我 们 点 击 是, MeTech 版 权 所 有 12

13 然 后 出 现 下 图, 点 击 next 这 里 就 是 我 们 刚 才 保 存 的 路 径 和 工 程 名 字, 注 意 的 是 工 程 名 和 顶 层 模 块 名 字 一 致, 点 击 next MeTech 版 权 所 有 13

14 这 里 只 提 示 有 一 个 文 件, 没 关 系, 我 们 先 把 工 程 建 立 好, 点 击 next MeTech 版 权 所 有 14

15 根 据 需 要 我 们 选 择 芯 片 点 击 next MeTech 版 权 所 有 15

16 这 里 提 示 信 息, 主 要 对 我 们 有 用 的 是 仿 真 工 具 设 置, 也 就 是 中 间 那 一 项, 我 们 可 以 忽 略, 因 为 modelsim 可 以 单 独 仿 真 稍 后 将 会 讲 解 点 击 next MeTech 版 权 所 有 16

17 此 处 显 示 的 是 我 们 所 配 置 的 工 程 点 击 Finish 2.2 编 译 以 及 锁 定 引 脚 首 先 使 用 如 下 图 示 编 译, 因 为 Quartus II 编 译 很 慢, 所 以 我 们 前 期 验 证 语 法 和 编 译 出 IO 口, 方 便 锁 定 引 脚, 只 需 要 执 行 这 一 步 就 OK 等 到 无 误, 再 全 部 编 译, 布 局 布 线 如 下 是 编 译 信 息 MeTech 版 权 所 有 17

18 对 于 锁 定 引 脚, 我 们 有 一 个 简 单 的 方 法, 就 是 新 建 一 个 txt 文 件, 对 于 此 工 程, 我 们 填 入 如 下 信 息 : to, location sys_clk, PIN_18 reset_b, PIN_53 led_out, PIN_133 然 后 打 开 我 们 刚 才 的 txt 文 件 MeTech 版 权 所 有 18

19 Message 信 息 栏 中 也 有 如 下 信 息 : 我 们 再 打 开 assignments pins 查 看,pin 已 经 自 己 定 义 好 了 MeTech 版 权 所 有 19

20 我 们 再 进 入 assignments > Device 设 置 没 有 用 到 的 pin 默 认 为 输 入 高 阻 态 MeTech 版 权 所 有 20

21 我 们 再 进 行 全 部 编 译 布 线 如 图 为 编 译 完 成 提 示 信 息 : 主 要 提 示 为, 使 用 了 45 个 LE, 站 全 部 比 例 小 于 百 分 之 1. MeTech 版 权 所 有 21

22 2.3 下 载 以 及 固 化 首 先 下 载 代 码 到 FPGA 的 RAM 中 验 证, 当 代 码 没 有 问 题 后, 我 们 再 下 载 到 EPCS 芯 片 固 化, 通 常 我 们 调 试 的 时 候, 都 是 在 FPGA RAM 中 进 行, 因 为 这 样 掉 电 就 丢 失 调 试 数 据, 方 便 我 们 调 试, 另 外 EPCS 存 储 芯 片 擦 写 次 数 都 是 有 限 的, 其 实 所 有 的 存 储 器 都 是 擦 写 有 限 次 的 因 此 我 们 尽 量 少 擦 写 EPCS 芯 片, 尽 量 在 RAM 中 调 试 下 载 代 码 到 ECS, 首 先 我 们 要 插 上 USB blaster 工 具, 点 击 如 下 按 钮 进 入 下 载 界 面 如 果 您 的 软 件 没 有 发 现 下 载 器 那 么, 您 可 以 点 击 Hardware Setup, 添 加 硬 件 设 备 MeTech 版 权 所 有 22

23 添 加 好 以 后, 点 击 start : 出 现 此 界 面 为 编 程 结 束 如 果 我 们 要 固 化 代 码 我 们 有 2 种 方 法 : AS 模 式 固 化 首 先 我 们 把 下 载 器 插 在 AS 接 口 上 面 在 编 程 界 面 中 选 择 AS 模 式 出 现 如 下 提 示, 点 击 是 MeTech 版 权 所 有 23

24 然 后 打 开 EPCS 可 下 载 的 文 件.pof 文 件 然 后 勾 选 编 程 配 置 和 校 验 2 个 栏 目 再 点 击 start MeTech 版 权 所 有 24

25 出 现 如 下 界 面, 下 载 程 序 OK, 拔 掉 编 程 器, 重 启, 可 以 发 现 重 启 N 次, 代 码 已 经 可 以 运 行 生 成 JIC 文 件 在 file 中 打 开 如 下 菜 单 : 先 执 行 如 下 1,2,3 步 操 作 : MeTech 版 权 所 有 25

26 然 后 进 行 如 下 步 骤, 添 加 器 件 : 执 行 以 下 步 骤, 添 加 文 件 : MeTech 版 权 所 有 26

27 MeTech 版 权 所 有 27

28 最 后 点 击 Generate 生 成 文 件 然 后 再 打 开 编 程 界 面, 选 择 JTAG 模 式, 这 个 大 家 一 定 要 注 意!!!! MeTech 版 权 所 有 28

29 点 击 start 编 程 如 图, 编 程 完 成, 配 置 好 了 EPCS 到 这 里,Quartus II 的 基 本 用 法 以 及 简 单 的 层 次 化 设 计 讲 解 完 毕 在 以 后 的 例 程 讲 解 中 我 们 不 再 重 复 MeTech 版 权 所 有 29

30 第 三 章 : Modelsim 基 本 应 用 本 章 主 要 讲 解 Modelsim 简 单 的 仿 真 和 test bench 的 基 本 写 法 大 家 需 要 先 安 装 好 光 盘 附 带 的 modelsim 3.1 新 建 工 程 我 们 以 上 一 章 的 例 子 为 例, 用 modelsim 仿 真 先 新 建 一 个 目 录, 大 家 注 意, 在 文 件 夹 中 最 好 有 这 样 三 个 目 录 : 其 中 src 用 来 存 放 源 文 件,pin 隐 射 文 件,q2 主 要 存 放 Quartus II 工 程, mode 存 放 Modelsim 工 程, 这 样 清 晰 明 了 好 的 习 惯 一 定 要 注 重 点 击 file >New 出 现 如 下 图 对 话 框, 其 中 第 一 个 是 填 写 工 程 名 字, 第 二 项 为 定 位 工 程 路 径 点 击 OK MeTech 版 权 所 有 30

31 到 这 里 我 们 就 需 要 New 一 个 test bench 文 件, 到 时 候 一 并 加 进 来, 我 们 写 了 一 个 test bench 如 下 : module led_tb ; reg sys_clk,reset_b; wire led_out,clk; led i3 (.sys_clk (sys_clk),.reset_b (reset_b),.led_out (led_out) ); always #10 sys_clk = ~sys_clk; initial begin #0 reset_b=1'b0; sys_clk=1'b0; #100 reset_b=1'b1; end endmodule 其 实 简 单 的 说, test bench 就 是 一 个 顶 层 再 次 调 用 我 们 的 工 程 顶 层 文 件 配 置 一 些 主 要 的 激 励 源 后, 保 存 为 led_tb.v 再 接 着 上 一 步 点 击 OK 后 出 现 如 下 对 话 框 : MeTech 版 权 所 有 31

32 选 择 ADD existing file, 通 过 Browse 选 择 文 件, 把 2 个 源 文 件 和 一 个 test bench 文 件 一 起 选 择 中 打 开 : MeTech 版 权 所 有 32

33 点 击 OK 3.2 编 译 这 里 再 介 绍 一 个 文 件 就 是 do 文 件, 通 常, 通 常 do 文 件 要 放 在 modelsim 目 录 下, 我 们 这 里 写 了 一 个 do 文 件 如 下, 文 件 名 为 do.do # 映 射 工 作 库 vlib work vmap work # 编 译 文 件 vlog../src/led.v vlog../src/led_tb.v # 添 加 文 件 vsim -L work work.led_tb # 添 加 波 形 add wave -hex /* # 运 行 时 间 run 具 体 含 义 大 致 为, 定 位 工 作 路 径, 编 译, 添 加 波 形, 最 后 是 运 行 时 间 其 实 和 我 们 手 工 执 行 一 样, 这 里 就 简 单 介 绍 一 下 我 们 先 编 译 全 部 compile > compile all 我 们 在 命 令 窗 口 中 输 入 do do.do 执 行 后 如 下 图 MeTech 版 权 所 有 33

34 3.3 仿 真 3.2 章 节 的 图 并 非 我 们 想 要 的, 为 什 么 呢 因 为 做 了 次 技 术, 但 是 我 们 的 test bench 才 运 行 了 10000, 因 此, 我 们 仿 真 的 时 候 可 以 吧 修 改 为 5, 来 进 行 测 试, 同 时, 我 们 加 入 了 一 个 测 试 量,clk, 他 是 clk 分 频 后 输 出 的 信 号, 先 看 仿 真 波 形 : 上 图 为 我 们 再 次 执 行 compile > compile all, 在 命 令 窗 口 中 输 入 do do.do 得 到 的 结 果, 经 分 析, 确 实 是 我 们 所 需 要 的, 我 们 加 入 测 试 量 后, 代 码 如 下 : Test bench module led_tb ; reg sys_clk,reset_b; wire led_out,clk; led i3 (.sys_clk (sys_clk),.reset_b (reset_b),.led_out (led_out),.clk (clk) ); always #10 sys_clk = ~sys_clk; initial begin #0 reset_b=1'b0; sys_clk=1'b0; #100 reset_b=1'b1; end endmodule LED.V module led ( MeTech 版 权 所 有 34

35 ); sys_clk,reset_b, led_out,clk input sys_clk,reset_b,clk; output led_out; reg led_out; wire clk_out; wire sys_clk,reset_b; clk_1hz U1 (.sys_clk.reset_b.clk_out ); (sys_clk), (reset_b), (clk_out) initial led_out <= 1'b1; (posedge clk_out ) begin if(!reset_b) begin led_out end else led_out end assign clk=clk_out; endmodule CLK_1HZ.V module clk_1hz ( sys_clk,reset_b, clk_out, ); input sys_clk,reset_b; output clk_out; reg clk_out; reg [31:0] count; <= 1'b1; (posedge sys_clk) begin if(!reset_b) begin count <= 32'd0; clk_out<=1'b0; end else begin count<=count+1'b1; if(count==32'd5) begin count<=32'd0; <=! led_out; MeTech 版 权 所 有 35

36 end end end endmodule clk_out <=! clk_out; 到 这 里, 我 们 的 modelsim 基 本 使 用 讲 解 完 毕 到 这 后, 大 家 应 该 学 会 了 基 本 的 代 码 编 写, 软 件 使 用, 以 及 仿 真 MeTech 版 权 所 有 36

37 第 四 章 联 系 我 们 ME Tech 简 介 ME Tech 由 多 年 从 事 ARM FPGA 研 发 的 工 程 师 组 成, 对 嵌 入 式 系 统 开 发 有 非 常 深 入 的 了 解, 团 队 主 要 从 事 于 ARM 与 FPGA 系 列 产 品 研 发, 在 此 欢 迎 电 子 行 业 同 仁 前 来 访 问 和 洽 谈 项 目 合 作, 欢 迎 提 出 新 产 品 需 求 ME Tech 给 您 的 承 诺 本 产 品 提 供 以 下 质 量 保 证 : 保 修 服 务 : -> 时 限 : 一 年 -> 免 费 保 修 ;( 正 确 使 用 下 产 生 的 质 量 问 题, 免 费 保 修, 主 CPU 物 理 损 坏 不 在 维 修 范 围 内 ) -> 收 费 保 修 ;( 非 正 确 使 用 情 况 下 产 生 的 质 量 问 题, 视 损 坏 程 度 收 取 维 修 费 ) -> 往 来 的 运 费 由 客 户 方 承 担 技 术 支 持 QQ : 技 术 支 持 QQ 群 : China AET 讨 论 组 笔 者 博 客 :http://blog.csdn.net/ywhfdl 地 址 : 杭 州 市 下 沙 开 发 区 MeTech 版 权 所 有 37

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untitled niosii H:\DB2005\project\niosDK\Example\NiosSmall QuartusII4.2 File -> New Project Wizard Diectory,Name,Top-Level Entity Add Files EDA Tools Setting Finish, OK H:\DB2005\project\niosDK\Example\NiosSmall

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