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1 CH1 類 比 IC 設 計 概 論 ref: 類 比 CMOS 積 體 電 路 設 計, 李 泰 成 審 校, 滄 海 書 局 1

2 為 何 是 類 比? 儘 管 許 多 訊 號 處 理 的 類 型 已 轉 移 至 數 位 型 態, 某 些 類 比 功 能 應 用 仍 很 難 被 數 位 功 能 取 代 為 何 積 體 化? 由 記 憶 體 和 微 處 理 器 市 場 所 驅 動 成 長 的 積 體 電 路 技 術 也 廣 泛 地 包 含 了 類 比 設 計, 提 供 外 接 元 件 幾 乎 不 可 能 達 到 的 複 雜 度 速 度 和 精 確 度 為 何 是 CMOS? CMOS 元 件 尺 寸 遠 比 雙 載 子 電 晶 體 或 砷 化 鎵 更 易 縮 小, 且 可 以 較 低 成 本 將 類 比 及 數 位 電 路 放 置 同 一 晶 片 上, 因 而 更 具 吸 引 力 2

3 自 然 信 號 的 處 理 (a) 自 然 信 號 的 數 位 化 過 程 ;(b) 加 入 放 大 器 和 濾 波 器 以 提 高 靈 敏 度 3

4 數 位 通 訊 信 號 經 過 有 損 耗 纜 線 會 遇 到 衰 減 及 失 真 的 情 形, 不 再 像 數 位 化 的 波 形 而 使 用 多 階 信 號 可 減 少 頻 寬 需 求 及 改 善 通 訊 品 質 4

5 磁 碟 驅 動 電 子 學 從 硬 碟 儲 存 資 料 及 讀 取 資 料 類 比 濾 波 器 可 用 來 移 除 信 號 雜 訊 及 失 真 5

6 無 線 接 收 器 無 線 電 波 信 號 常 伴 隨 著 大 的 干 擾 信 號, 因 此 放 大 器 必 須 將 微 小 信 號 放 大 並 使 雜 訊 最 小 化, 且 在 高 頻 運 作 時 能 抵 抗 不 必 要 訊 號 6

7 光 接 收 器 光 纖 系 統 用 來 做 長 距 離 高 速 資 料 傳 輸, 接 收 器 必 須 在 非 常 高 速 低 雜 訊 且 寬 頻 電 路 設 計 下 來 處 理 一 低 階 信 號 7

8 感 應 器 (a) 簡 單 加 速 測 量 儀 (b) 差 動 加 速 測 量 儀 8

9 微 處 理 器 和 記 憶 體 許 多 關 於 資 料 分 布 和 晶 片 內 或 晶 片 間 時 脈 的 問 題 使 得 高 速 信 號 被 視 為 類 比 波 形 信 號 的 不 完 美 和 晶 片 上 功 率 連 接 都 需 要 對 類 比 設 計 相 當 了 解 記 憶 體 廣 泛 地 運 用 感 應 放 大 器 更 需 要 許 多 類 比 技 巧 因 為 這 些 原 因, 高 速 數 位 設 計 事 實 上 就 是 類 比 設 計 9

10 類 比 設 計 的 困 難 1. 數 位 電 路 考 慮 速 度 和 功 率 消 耗, 而 類 比 設 計 考 慮 速 度 功 率 消 耗 增 益 精 確 度 及 供 應 電 壓 等 限 制 2. 類 比 電 路 比 數 位 電 路 對 雜 訊 和 干 擾 更 加 靈 敏 3. 元 件 的 二 次 效 應 對 類 比 電 路 效 能 影 響 遠 超 過 對 數 位 電 路 的 影 響 4. 高 效 能 類 比 電 路 設 計 很 少 被 自 動 化, 每 個 元 件 通 常 都 必 須 人 工 設 計 5. 類 比 電 路 設 計 在 分 析 模 擬 結 果 時 必 須 訴 諸 經 驗 和 直 覺 6. 在 主 流 IC 技 術 中 設 計 類 比 電 路 以 製 作 數 位 產 品 10

11 電 路 設 計 的 抽 象 層 次 (a) 元 件 層 ;(b) 電 路 層 ; (c) 架 構 層 ; (d) 系 統 層 11

12 學 習 積 體 電 路 設 計 的 方 法 1. 以 量 子 力 學 開 始, 並 了 解 固 態 物 理 半 導 體 元 件 物 理 元 件 模 型, 最 後 則 是 電 路 的 設 計 2. 將 每 個 半 導 體 元 件 視 為 一 黑 盒 子, 其 特 性 皆 以 端 點 電 壓 和 電 流 表 示, 因 此 不 需 要 注 意 元 件 內 部 運 作 更 可 設 計 電 路 12

13 以 MOSFET 做 為 開 關 MOS 元 件 的 簡 單 示 意 圖 閘 極 電 壓 V G 為 高 電 壓 時, 電 晶 體 將 連 接 源 極 與 汲 極 ; 而 當 V G 為 低 電 壓 時, 電 晶 體 則 隔 絕 源 極 與 汲 極 13

14 MOSFET 結 構 L eff = L drawn -2L D L eff 為 等 效 長 度,L drawn 為 全 長,L D 為 擴 散 長 度 對 於 源 極 和 汲 極 來 說, 結 構 是 對 稱 的 14

15 基 板 連 接 MOSFET 為 一 個 四 端 元 件, 一 般 NMOS 電 晶 體 基 板 連 接 至 系 統 中 最 小 的 供 應 電 壓, 通 常 實 際 的 連 接 是 透 過 一 電 阻 p + 區 域 提 供 15

16 PMOS 元 件 (a) 簡 單 PMOS 元 件 ;(b) 在 n 型 井 中 的 PMOS 一 般 n 型 井 連 接 至 系 統 中 最 大 的 供 應 電 壓 16

17 MOS 符 號 三 種 常 用 表 示 NMOS 和 PMOS 電 晶 體 的 電 路 符 號 17

18 NFET 的 開 啟 現 象 (a) 閘 電 壓 驅 動 之 MOSFET;(b) 空 乏 區 之 形 成 ; (c) 初 始 的 反 轉 層 ;(d) 反 轉 層 形 成 18

19 臨 界 電 壓 V TH 臨 界 電 壓 為 界 面 反 轉 時 之 閘 極 電 壓 Φ MS 為 多 晶 矽 閘 極 和 矽 基 板 功 函 數 之 間 的 差 Φ F =(kt/q)ln(n sub /n i ), 其 中 q 為 電 子 電 荷,N sub 為 基 板 摻 雜 濃 度,Q dep 為 空 乏 區 之 電 荷 數 量,C ox 為 單 位 面 積 之 閘 氧 化 層 電 容,ε si 代 表 矽 的 介 電 常 數 摻 入 p + 雜 質 改 變 氧 化 層 界 面 附 近 的 基 板 濃 度 進 而 改 變 臨 界 電 壓 值 19

20 PFET 的 開 啟 在 PFET 中 形 成 反 轉 層 20

21 I/V 特 性 圖 之 推 導 ( 一 ) 考 慮 一 攜 帶 電 流 I 之 半 導 體 柱, 沿 著 電 流 方 向 之 電 荷 密 度 為 Q d, 其 電 荷 速 度 為 v 則 I=Q d.v 21

22 I/V 特 性 圖 之 推 導 ( 二 ) (a) 源 極 和 汲 極 電 壓 相 同 之 通 道 電 荷 ; (b) 源 極 和 汲 極 電 壓 不 同 之 通 道 電 荷 22

23 I/V 特 性 圖 之 推 導 ( 三 ) 1. V GS V TH 時 之 通 道 電 荷 密 度 2. 考 慮 汲 極 端 電 壓 為 V D, 則 通 道 中 某 一 點 x 之 電 荷 密 度 3. 若 v=μe 為 通 道 內 電 子 速 度, 其 中 μ 為 電 荷 載 子 遷 移 率,E 為 電 場, 則 電 流 值 為 4. 考 慮 邊 界 條 件 V(0)=0,V(L)=V DS, 同 乘 dx 並 對 其 積 分 5. 因 為 I D 在 通 道 中 為 一 常 數 23

24 三 極 管 區 汲 極 電 流 電 壓 關 係 圖 拋 物 線 峰 值 發 生 於 V DS =V GS -V TH, 此 時 電 流 為 1 W 2 I D = μncox ( VGS VTH ) 2 L 24

25 深 三 極 管 區 之 電 阻 特 性 V DS V GS -V TH 時 稱 元 件 操 作 於 三 極 管 區 或 線 性 區 若 V DS <<2(V GS -V TH ), 可 得 從 源 極 至 汲 極 路 徑 可 用 一 線 性 電 阻 表 示 25

26 例 題 如 圖 (a) 所 示, 繪 出 M 1 之 開 啟 電 阻 和 之 關 係 圖 假 設 μ n C ox = 50 μa/v 2,W/L= 10,V TH = 0.7V 注 意 其 汲 極 端 為 開 啟 狀 態 解 : 因 為 汲 極 端 被 開 啟,I D = 0 且 V DS = 0, 因 此 如 果 元 件 開 啟 時, 將 操 作 於 深 三 極 管 區 當 V G <1V+V TH 時,M 1 關 閉 且 R D = 當 V G >1V+V TH 時, 我 們 得 到 此 結 果 繪 於 圖 (b) 中 26

27 飽 和 區 之 成 因 V DS >V GS -V TH 時, 汲 極 電 流 不 會 依 照 拋 物 線 特 性 而 會 維 持 不 變, 稱 元 件 操 作 於 飽 和 區 當 V(x) 趨 近 V GS -V TH 時,Q d (x) 會 降 至 零, 反 轉 層 將 會 在 x L 處 截 止, 並 往 源 極 方 向 移 動, 稱 截 止 效 應 27

28 飽 和 區 電 流 推 導 及 電 流 源 飽 和 區 時, 電 流 由 x= 0 積 分 至 x=l,l 為 Q d 降 至 0 之 處, 因 此 可 得 電 流 為 飽 和 MOSFET 做 為 連 接 汲 極 和 源 極 之 電 流 源, 將 電 流 送 至 接 地 端 或 由 V DD 處 吸 引 電 流, 換 句 話 說 只 有 一 端 是 浮 動 的 28

29 PMOS 元 件 之 電 流 公 式 29

30 轉 導 定 義 一 指 標 為 汲 極 電 流 變 化 除 以 閘 極 - 源 極 電 壓 變 化, 代 表 元 件 將 電 壓 轉 換 成 電 流 的 能 力, 稱 為 轉 導 MOS 轉 導 與 驅 動 電 壓 及 汲 極 電 流 之 關 係 圖 30

31 飽 和 區 和 三 極 管 區 之 概 念 示 意 圖 31

32 例 題 如 圖 所 示, 繪 出 轉 導 和 之 關 係 圖 解 : 當 V DS 從 無 限 大 開 始 減 少, 了 解 g m 是 較 為 簡 單 的, 只 要 V DS V b - V TH,M 1 將 操 作 於 飽 和 區,I D 則 為 常 數 從 式 (2.18) 得 知 g m 亦 為 常 數 當 V DS < V b -V TH 時,M 1 操 作 於 三 極 管 區, 且 : 如 圖 所 示, 如 果 元 件 進 入 三 極 管 區 時, 轉 導 將 會 減 少, 而 為 了 放 大 之 故, 我 們 通 常 使 用 MOSFET 之 飽 和 區 32

33 基 板 效 應 負 基 板 電 壓 之 NMOS 元 件 33

34 基 板 效 應 當 基 板 負 向 電 壓 V B 變 大 時, 更 多 電 洞 被 吸 引 至 基 板 連 接 區, 產 生 更 多 負 電 荷 使 空 乏 區 變 寬,Q d 增 加,V TH 亦 會 增 加, 稱 為 基 板 效 應 或 反 閘 極 效 應 為 基 板 效 應 係 數 34

35 例 題 如 圖 (a) 所 示, 繪 出 V X 從 - 至 0 之 汲 極 電 流 圖 假 設 V TH0 = 0.6V, γ= 0.4V 1/2,2Φ F = 0.7V 解 : 如 果 負 V X 值 夠 大 時,M 1 臨 界 電 壓 將 會 超 過 1.2V 且 元 件 為 關 閉 狀 態, 也 就 是 說 因 此 V X1 =-4.76V 當 V X1 < V X < 0 時,I D 將 會 增 加 根 據 下 式 圖 (b) 顯 示 了 其 特 性 結 果 35

36 基 板 效 應 對 輸 入 輸 出 電 壓 的 影 響 (a) 源 極 - 基 板 電 壓 隨 輸 入 電 壓 改 變 之 電 路 (b) 無 基 板 效 應 時, 如 果 I 1 為 常 數,V in -V out 亦 為 常 數 (c) 有 基 板 效 應 時,V TH 升 高, 為 了 保 持 I D 為 常 數,V in -V out 值 必 須 增 加 36

37 通 道 長 度 調 變 效 應 L 實 際 上 為 V DS 的 函 數, L =L-ΔL, 即 1/L =(1+ΔL/L)/L, 並 假 設 ΔL/L 和 V DS 間 關 係 為 一 次 效 應,ΔL/L=λV DS,λ 為 通 道 長 度 調 變 係 數, 可 得 在 飽 區 電 流 為 此 現 象 導 致 在 I D /V DS 特 性 圖 中 飽 和 區 之 斜 率 不 為 零, 則 g m 式 必 須 被 修 正 37

38 例 題 維 持 所 有 參 數 為 常 數, 繪 出 當 L=L 1 及 L= 2L 1 時,MOSFET 之 I D /V DS 性 圖 答 : 我 們 寫 出 下 列 式 子 且 λ 1/ L, 我 們 注 意 到 如 果 長 度 加 倍 時,I D /V DS 斜 率 將 會 變 為 四 分 之 2 一 此 乃 是 因 為 I ( 圖 2.26), 當 給 定 一 驅 動 閘 極 D VDS λ L 1 L - 源 極 電 壓 時, 較 大 之 L 可 提 供 較 理 想 的 電 流 源, 但 會 降 低 元 件 之 電 流 容 量, 因 此 W 可 能 必 須 被 等 比 例 地 增 加 特 圖 2.26 通 道 長 度 加 倍 的 影 響 38

39 次 臨 界 傳 導 當 V GS V TH 時, 一 個 弱 反 轉 層 仍 會 存 在, 且 電 流 亦 會 由 汲 極 流 回 源 極, 甚 至 當 V GS < V TH 時,I D 仍 為 有 限, 其 和 V GS 之 關 係 為 指 數 相 關 當 V DS > 200mV 時 其 中 ζ > 1 為 一 非 理 想 因 子, 且 V T = kt/q 39

40 MOS 元 件 設 計 鳥 瞰 示 意 圖 和 MOS 上 視 圖 40

41 例 題 繪 出 圖 (a) 中 電 路 佈 線 設 計 圖 解 : 注 意 M 1 和 M 2 在 節 點 C 分 享 同 一 個 源 極 / 汲 極 接 面, 而 M 2 和 M 3 在 節 點 N 分 享 同 一 個 S/D 接 面 我 們 猜 測 三 個 電 晶 體 可 以 如 圖 (b) 之 佈 線 圖, 將 其 餘 端 點 連 接 起 來, 便 可 得 到 圖 (c) 之 佈 線 圖 注 意 M 3 之 閘 極 多 晶 矽 層 無 法 直 接 連 至 M 1 之 源 極, 因 此 需 要 另 一 條 金 屬 連 線 41

42 MOS 元 件 電 容 (1) (2) C 1 = WLC ox C = WL qε / 4( Φ 2 si N sub F (3) C 3 和 C 4 不 可 寫 成 C LD C ox, 應 以 重 疊 電 容 C ov 表 示 (4) 下 板 電 容 C j 和 側 邊 電 容 C jsw C = C ] j j0 /[1 + VR / Φ B m ) 42

43 例 題 計 算 圖 2.32 中 二 種 結 構 之 源 極 和 汲 極 接 面 電 容 43

44 例 題 續 解 : 對 圖 2.32(a) 之 電 晶 體 而 言, 我 們 可 以 得 到 而 對 圖 2.32(b) 而 言, 圖 2.32(b) 之 幾 何 形 狀 被 稱 為 摺 疊 (folded) 結 構 當 我 們 提 供 同 樣 的 W/L 時, 圖 2.32(b) 之 汲 極 接 面 電 容 比 圖 2.32(a) 還 小 在 上 述 計 算 中, 我 們 已 假 定 源 極 或 汲 極 之 總 周 長 為 2(W+E) 乘 上 C jsw 面 對 通 道 之 側 邊 電 容 可 能 會 比 其 它 三 個 側 面 電 容 小, 因 為 通 道 截 止 佈 植 效 應 (channel-stop implant)( 見 第 十 七 章 ) 儘 管 如 此, 我 們 還 是 假 定 所 有 的 四 個 側 邊 都 有 相 同 的 單 位 電 容, 因 為 電 路 中 的 每 個 節 點 都 連 結 至 許 多 其 它 的 元 件 電 容, 故 由 假 設 所 造 成 的 誤 差 可 以 忽 略 不 計 44

45 不 同 操 作 區 中 的 元 件 電 容 (1) 關 閉 : CGD = CGS = (2) 深 三 極 區 : C = C = WLC / 2 + WC (3) 飽 和 區 : C d = WL qε C si ov N W C GB = ( WLCox ) Cd /( WLCox + Cd ) GS GD GS eff ox sub / 4( Φ F ) ox C = 2WL C / 3+ WC ov ov 45

46 例 題 繪 出 V X 由 0 變 至 3V 時, 圖 2.34 中 M 1 之 電 容 圖 假 設 V TH = 0.6V 且 λ=γ= 0 46

47 例 題 續 解 : 為 避 免 混 淆, 如 圖 2.34 所 示, 我 們 將 三 個 端 點 標 上 記 號 當 V X 0 時, M 1 操 作 於 三 極 管 區,C EN C EF =(1/2)WLC ox +WC ov, 且 C FB 為 最 大 值, C NB 則 和 V X 無 關 當 V X 超 過 1V 時, 源 極 和 汲 極 的 角 色 會 互 換 [ 圖 2.35(a)]; 而 當 V X 2V-0.6V 時,M 1 將 會 脫 離 三 極 管 區 其 電 容 變 化 如 圖 2.35(b) 和 (c) 所 示 47

48 MOS 小 信 號 模 型 (a) 基 本 MOS 小 信 號 模 型 ;(b) 用 一 相 關 電 流 源 表 示 長 度 調 變 效 應 ;(c) 用 一 電 阻 來 表 示 長 度 調 變 效 應 ;(d) 用 一 相 關 電 流 源 來 表 示 基 板 效 應 48

49 49 MOS 小 信 號 模 型 D TH GS ox n DS D D DS O I V V L W C V I I V r λ λ μ 1 ) ( = = = ) )( ( BS TH TH GS ox n BS D mb V V V V L W C V I g = = μ m SB F m mb g V g g η γ = + Φ = / ) (2 2 SB F SB TH BS TH V V V V V + Φ = = γ

50 利 用 摺 疊 來 減 少 閘 極 電 阻 如 圖 結 構, 摺 疊 可 將 閘 極 電 阻 降 低 為 四 分 之 一 50

51 完 整 的 MOS 小 信 號 模 型 51

52 例 題 繪 出 圖 2.39 中,M 1 的 g m 和 g mb 與 偏 壓 電 流 I 1 之 關 係 圖 解 : 因 為 g m = 2μnCox ( W / L) I D, 我 們 得 到 g m I1, 而 g mb 對 於 I 1 之 相 依 性 較 不 直 接, 當 I 1 增 加 時,V X 和 V SB 都 會 減 少 52

53 利 用 摺 疊 來 減 少 閘 極 電 阻 53

54 MOS 元 件 做 為 電 容 器 之 特 性 NMOS 操 作 於 累 積 模 式 下 NMOS 之 電 容 - 電 壓 特 性 54

55 CH2 電 力 電 子 系 統 元 件 介 紹 ref: 電 力 電 子 學, 江 炫 樟 著, 全 華 書 局

56 2-1 電 力 電 子 系 統

57 2-1-1 簡 介 廣 義 來 說, 電 力 電 子 系 統 的 功 能 為 : 處 理 與 控 制 電 能 的 流 向 以 提 供 負 載 所 需 形 式 之 電 壓 與 電 流 此 功 能 可 以 圖 之 方 塊 圖 來 加 以 說 明, 其 中 電 力 處 理 器 (power processor) 之 輸 入 電 源 通 常 ( 但 不 完 全 ) 為 電 力 公 司 所 提 供 之 單 相 或 三 相 交 流 電 源, 輸 入 電 流 與 電 壓 之 相 角 則 由 電 力 處 理 器 之 電 路 拓 撲 (topology) 與 控 制 方 法 來 決 定 ; 電 力 處 理 器 之 輸 出 ( 電 壓 電 流 頻 率 與 相 數 ) 則 視 負 載 之 需 求 而 定 2

58 圖 電 力 電 子 系 統 之 方 塊 圖 3

59 2-1-2 電 力 電 子 與 線 性 電 子 圖 之 電 力 轉 換 方 式 由 於 : (1) 未 能 被 利 用 之 電 能 的 價 格 及 其 散 熱 之 處 理 (2) 體 積 重 量 及 價 格 等 因 素 之 考 量, 低 功 率 損 失 亦 即 高 效 率 成 為 一 重 要 課 題 以 上 考 量 在 以 線 性 電 子 所 製 作 之 系 統 是 無 法 達 成 的 4

60 圖 線 性 直 流 電 源 供 應 器 5

61 圖 ( 續 ) 6

62 若 採 用 電 力 電 子 則 可 改 善 上 述 線 性 電 子 之 缺 失, 此 處 以 圖 2-1-3(a) 之 切 換 式 直 流 電 源 供 應 器 來 加 以 說 明 圖 切 換 式 直 流 電 源 供 應 器 7

63 圖 切 換 式 直 流 電 源 供 應 器 8

64 圖 圖 之 等 效 電 路 波 形 及 頻 譜 9

65 圖 ( 續 ) 10

66 2-1-3 電 力 電 子 之 範 圍 及 用 途 電 力 電 子 市 場 之 所 以 快 速 擴 張, 乃 由 於 以 下 幾 點 因 素 [2-1-3]: 1. 切 換 式 電 源 供 應 器 (switching power supplies) 與 不 斷 電 電 壓 源 供 應 器 (UPS) 2. 節 約 能 源 圖 泵 浦 系 統 :(a): 傳 統 方 式 ;(b); 調 速 驅 動 方 式 11

67 3. 程 序 控 制 與 工 廠 自 動 化 4. 運 輸 5. 電 極 技 術 之 應 用 (Electro-technical applications): 此 包 括 焊 接 電 鍍 以 及 感 應 加 熱 之 設 備 6. 電 力 事 業 相 關 之 應 用 12

68 表 電 力 電 子 之 應 用 13

69 2-1-4 電 力 處 理 器 與 轉 換 器 之 分 類 根 據 其 輸 入 / 出 形 式 來 分 類, 轉 換 器 可 以 分 成 : 1. 交 流 至 直 流 2. 直 流 至 交 流 3. 直 流 至 直 流 4. 交 流 至 交 流 圖 電 力 處 理 器 構 造 14

70 更 進 一 步 的 說, 交 流 至 直 流 轉 換 器 稱 為 整 流 器 (rectifier), 其 平 均 功 率 為 從 交 流 側 送 至 直 流 側 ; 直 流 至 交 流 轉 換 器 稱 為 變 流 器 (inverter) 圖 交 流 至 直 流 轉 換 器 15

71 電 力 處 理 器 圖 交 流 馬 達 驅 動 系 統 方 塊 圖 16

72 若 以 轉 換 器 所 使 用 電 力 元 件 的 切 換 方 式 來 區 分, 可 分 成 三 類 : 1. 線 頻 換 流 或 自 然 換 流 轉 換 器 (line frequency or naturally commutated converters) 2. 切 換 式 或 強 迫 換 流 轉 換 器 (switching or forced-commutated converters) 3. 共 振 式 及 半 共 振 式 轉 換 器 (resonant and quasi-resonant converter) 17

73 矩 陣 式 轉 換 器 中 之 開 關 必 須 是 雙 向 的 才 能 承 受 雙 極 性 電 壓 及 流 通 雙 向 電 流, 雙 向 開 關 可 由 單 向 性 之 開 關 與 二 極 體 組 合 而 成 此 外 矩 陣 式 轉 換 器 所 能 轉 換 之 輸 入 與 輸 出 大 小 之 比 例 是 有 限 制 的 圖 (a) 矩 陣 式 轉 換 器 18

74 圖 (b) 電 壓 源 19

75 2-1-6 電 力 電 子 與 各 學 門 之 關 聯 性 電 力 電 子 學 實 際 上 是 電 機 領 域 中 諸 多 學 門 之 綜 合 體, 如 圖 所 示, 其 包 含 了 電 子 電 路 電 力 系 統 半 導 體 物 理 電 機 機 械 控 制 系 統 信 號 處 理 電 磁 學 等 等, 這 使 得 電 力 電 子 成 為 一 門 富 挑 戰 性 且 有 趣 之 領 域, 各 學 門 之 進 展 也 連 帶 帶 動 了 電 力 電 子 的 發 展 20

76 圖 電 力 電 子 與 各 學 門 之 關 聯 性 21

77 2-1-7 符 號 的 表 示 方 式 本 書 中, 對 於 以 時 間 為 函 數 之 瞬 時 值 如 電 壓 電 流 功 率 等 乃 分 別 以 小 寫 字 母 v i 及 p 來 表 示, 而 對 於 時 間 或 非 時 間 函 數 同 時 存 在 之 瞬 時 值 乃 以 v(t) 及 v 之 方 式 來 區 分 大 寫 字 母 V 及 I 在 直 流 電 路 中 用 以 表 示 平 均 值, 在 交 流 電 路 中 則 用 以 表 示 均 方 根 值, 有 時 為 避 免 混 淆, 以 下 標 avg 或 rms 附 加 於 後 來 表 示 此 外, 尖 峰 值 則 以 ^ 附 加 於 大 寫 字 母 之 上, 平 均 功 率 通 常 以 P 來 表 示 22

78 2-2 功 率 半 導 體 開 關 元 件

79 2-2-1 簡 介 目 前 所 使 用 的 功 率 半 導 體 元 件, 根 據 其 可 控 性 來 區 分, 可 分 成 三 類 : 1. 二 極 體 (Diodes): 導 通 及 截 止 由 電 力 電 路 來 決 定 2. 閘 流 體 (Thyristors): 導 通 由 控 制 信 號 觸 發, 截 止 則 需 藉 助 電 力 電 路 3. 可 控 式 開 關 : 導 通 及 截 止 由 控 制 信 號 決 定 24

80 可 控 式 開 關 本 身 亦 有 許 多 類 型, 包 括 : 雙 接 面 電 晶 體 (bipolar junction transistors, BJTs) 金 氧 半 場 效 電 晶 體 (metal-oxidesemiconductor field effect transistors, MOSFETs) 閘 關 (gate turn off,gto) 閘 流 體 閘 極 絕 緣 雙 接 面 電 晶 體 (insulated gate bipolar transistors,igbts) 25

81 2-2-2 二 極 體 圖 二 極 體 :(a): 電 路 符 號 ;(b)i; b)i-v 特 性 ;(c); 理 想 特 性 26

82 以 用 途 區 分, 二 極 體 有 多 種 類 型 : 1. 蕭 基 二 極 體 (Schottky diodes): 其 導 通 壓 降 很 低 ( 典 型 為 0.3V), 適 用 於 低 壓 輸 出 之 電 路, 其 反 向 耐 壓 能 力 約 為 50~100V 2. 快 速 回 復 二 極 體 (Fast-recovery diodes): 其 反 向 電 流 回 復 時 間 很 短, 用 以 在 高 頻 切 換 電 路 中 與 可 控 式 開 關 配 合 使 用 其 容 量 最 大 約 為 數 百 伏 及 數 百 安 培,t rr 小 於 幾 個 微 秒 (μs) 27

83 3. 線 頻 二 極 體 (Line-frequency diodes): 由 於 其 設 計 是 儘 量 降 低 導 通 壓 降, 因 此 t rr 較 大, 但 對 於 以 線 頻 操 作 之 應 用 而 言 是 可 以 接 受 的 28

84 2-2-3 閘 流 體 圖 閘 流 體 :(a): 電 路 符 號 ;(b); b)i-v 特 性 29

85 圖 閘 流 體 : (c) 理 想 特 性 30

86 圖 閘 流 體 :(a): 電 路 ;(b); 波 形 31

87 圖 閘 流 體 :(c): 截 止 時 間 32

88 閘 流 體 依 其 應 用 區 分, 可 以 分 為 : 1. 相 控 閘 流 體 (Phase-controlled thyristors): 主 要 用 途 為 交 / 直 流 馬 達 驅 動 及 高 壓 直 流 傳 輸 (HVDC) 所 需 之 線 頻 電 壓 整 流, 其 特 點 為 高 電 壓 電 流 容 量 及 低 導 通 壓 降, 目 前 產 品 之 平 均 電 流 可 達 4000A, 耐 壓 5~7kV, 導 通 壓 降 為 1000V 者 0.5V 及 5~7kV 者 3.0V 33

89 2. 變 頻 器 用 閘 流 體 (Inverter-grade thyristors): 其 特 點 為 低 t q 及 低 導 通 壓 降 目 前 容 量 可 達 2500V/1500A, 截 止 時 間 從 幾 μs 到 100μs 不 等, 視 其 耐 壓 與 導 通 壓 降 而 定 3. 光 驅 動 閘 流 體 (Light-activated thyristors): 閘 流 體 之 觸 發 脈 衝 由 光 纖 所 導 引, 主 要 用 途 為 高 壓 直 流 傳 輸, 用 以 解 決 許 多 閘 流 體 串 接 形 成 一 轉 換 閥 門 時, 由 於 各 閘 流 體 對 地 電 位 之 不 同 使 觸 發 脈 衝 之 提 供 困 難 光 驅 動 閘 流 體 的 容 量 現 可 達 4kV 及 3kA, 導 通 壓 降 約 2V, 觸 發 功 率 為 5mW 34

90 2-4 可 控 式 開 關 之 特 性 要 求 如 前 所 述, 功 率 半 導 體 元 件 如 BJTs MOSFETs GTOs 及 IGBTs 等 利 用 加 於 端 點 之 信 號 來 控 制 其 導 通 者, 稱 為 可 控 式 開 關 理 想 可 控 式 開 關 之 特 性 如 下 : 當 開 關 截 止 時 無 電 流 流 通 且 可 承 受 雙 極 性 任 意 大 小 之 電 壓 當 開 關 導 通 時 無 導 通 壓 降 且 可 以 流 通 任 意 大 小 之 電 流 當 受 觸 發 時 可 以 立 即 改 變 導 通 狀 態 無 限 小 之 控 制 信 號 功 率 即 可 觸 發 開 關 35

91 圖 路 一 般 開 關 切 換 之 特 性 ( 線 性 化 ):(a) 電 感 性 負 載 之 切 換 電 36

92 圖 一 般 開 關 切 換 之 特 性 ( 線 性 化 ):(b) 切 換 波 形 ;(c); 瞬 時 開 關 損 失 波 形 37

93 由 以 上 之 討 論 可 歸 納 出 可 控 式 開 關 的 特 性 要 求 如 下 : 1. 截 止 狀 態 下 具 有 很 小 的 漏 電 流 2. 低 導 壓 降 以 降 低 導 通 損 失 3. 極 短 之 導 通 與 截 止 時 間, 使 元 件 之 切 換 頻 率 可 以 提 高 4. 很 高 的 正 向 與 反 向 耐 壓 能 力, 以 避 免 使 用 元 件 串 接 方 式 徒 增 加 控 制 及 保 護 之 複 雜 性 及 增 加 導 通 損 若 可 控 式 開 關 具 有 反 並 接 之 二 極 體, 因 其 允 許 電 流 反 向 流 通, 故 開 關 是 否 具 反 向 耐 壓 能 力 則 不 重 要 38

94 5. 高 電 流 額 定, 可 避 免 元 件 並 聯 之 情 況 而 不 須 考 慮 分 流 的 問 題 6. 導 通 電 阻 具 有 正 的 溫 度 係 數, 使 並 聯 元 件 之 分 流 可 以 平 均 7. 小 的 控 制 信 號 功 率 以 使 控 制 電 路 之 設 計 較 易 8. 切 換 時 可 以 同 時 承 受 額 定 電 壓 及 電 流 以 免 除 其 它 外 加 元 件 保 護 電 路 9. 高 的 dv/dt 及 di/dt 額 定, 以 免 除 外 加 限 制 dv/dt 及 di/dt 之 電 路 39

95 2-2-5 雙 極 性 接 面 電 晶 體 (BJTs) 及 單 晶 達 靈 頓 (Monolithic Darlington,MD) BJT 的 導 通 電 壓 V CE(sat) 大 約 只 有 1~2V, 因 此 具 有 較 低 之 導 通 損 理 想 之 BJT 的 i-v 特 性 如 圖 2-2-7(c) 所 示 圖 BJT:(a) 電 路 符 號 ;(b); b)i-v 特 性 ;(c); 理 想 特 性 40

96 對 於 高 功 率 之 BJT, 其 h FE 通 常 只 有 5~10, 因 此 有 時 會 將 其 連 接 成 圖 所 示 之 二 電 晶 體 達 靈 頓 或 三 電 晶 體 達 靈 頓 架 構 以 獲 得 較 高 之 電 流 增 益 然 而 此 種 方 式 具 有 較 高 的 V CE(sat) 及 較 慢 的 切 換 速 度 等 缺 點 圖 達 靈 頓 電 路 架 構 :(a): 二 電 晶 體 達 靈 頓 ;(b); 三 電 晶 體 達 靈 頓 41

97 2-2-6 金 氧 半 場 效 電 晶 體 (MOSFETs) 圖 N 通 道 MOSFET:(a) 電 路 符 號 ;(b)i; b)i-v 特 性 ;(c); 理 想 特 性 42

98 2-2-7 閘 關 閘 流 體 (GTO thyristors) GTO 的 電 路 符 號 及 穩 態 i-v 特 性 如 圖 2-10(a) 及 圖 (b) 所 示 GTO 可 承 受 之 反 向 電 壓 與 元 件 之 設 計 有 關, 理 想 元 件 之 特 性 如 圖 2-10(c) 所 示 圖 GTO:(a) 電 路 符 號 ;(b); b)i-v 特 性 ;(c); 理 想 特 性 43

99 GTO 之 導 通 電 壓 比 閘 流 體 稍 高 ( 約 2~3V), 切 換 速 度 為 幾 μs 到 25μs, 由 於 其 可 以 承 受 高 電 壓 ( 達 4.5kV) 及 高 電 流 ( 達 幾 千 安 培 ), 因 此 其 應 用 為 切 換 頻 率 幾 百 到 10kHz 之 高 電 壓 與 高 電 流 之 場 合 圖 GTO 截 止 之 暫 態 特 性 :(a): 緩 衝 電 路 ;(b); 電 壓 及 電 流 響 應 44

100 2-2-8 閘 極 絕 緣 雙 極 性 電 晶 體 (IGBTs) 圖 IGBT:(a) 電 路 符 號 ;(b); b)i-v 特 性 ;(c); 理 想 特 性 45

101 2-2-9 金 氧 半 控 制 閘 流 體 (MCTs) MCT 為 一 新 上 市 之 元 件, 它 的 電 路 符 號 與 i-v 特 性 如 圖 (a) 及 圖 (b) 所 示 根 據 其 控 制 端 點 的 位 置 來 區 分,MCT 可 分 成 如 圖 (a) 所 示 之 P-MCT 與 N-MCT 兩 種 元 件 圖 MCT:(a) 電 路 符 號 46

102 圖 MCT: (b) b)i-v 特 性 ;(c); 理 想 特 性 47

103 可 控 式 開 關 之 比 較 由 於 可 控 式 開 關 元 件 之 比 較 必 須 同 時 考 慮 多 種 特 性, 且 各 式 元 件 正 快 速 地 發 展 中, 實 難 對 其 作 一 明 確 之 比 較 結 論, 不 過 表 之 比 較 是 明 確 的 值 得 一 提 的 是, 雖 然 現 有 元 件 之 改 良 正 在 進 行 中, 但 亦 有 不 少 新 式 元 件 正 在 開 發, 無 論 如 何, 高 容 量, 快 速 率 及 低 價 格 是 大 家 追 求 之 一 致 目 標 圖 則 以 圖 形 方 式 呈 現 各 式 元 件 之 功 率 處 理 能 力 48

104 表 可 控 式 開 關 特 性 比 較 49

105 圖 功 率 半 導 體 元 件 功 率 處 理 能 力 之 比 較 圖 其 中 除 MCT 外 均 為 成 熟 之 產 品, 然 而 MCT 技 術 正 在 迅 速 發 展, 預 計 可 達 箭 頭 所 指 的 位 置 50

106 驅 動 與 緩 衝 電 路 緩 衝 電 路 大 致 可 分 為 三 類 : 1. 導 通 緩 衝 電 路, 用 以 降 低 元 件 導 通 瞬 間 之 過 流 2. 截 止 緩 衝 電 路, 用 以 降 低 元 件 截 止 瞬 間 之 過 壓 3. 應 力 緩 衝 電 路, 用 以 修 飾 切 換 波 形, 使 加 於 元 件 上 之 電 壓 及 電 流 不 會 同 時 出 現 高 值 在 實 用 上 視 元 件 種 類 及 轉 換 器 型 式, 上 述 緩 衝 器 可 結 合 使 用 51

107 合 理 地 使 用 理 想 電 路 元 件 電 力 轉 換 器 之 設 計, 必 需 根 據 其 應 用 及 元 件 之 特 性 來 選 取 適 合 之 功 率 元 件, 元 件 之 特 性 及 影 響 列 舉 如 下 : 1. 導 通 壓 降 及 導 通 電 阻 決 定 元 件 之 導 通 損 2. 切 換 速 度 決 定 元 件 之 切 換 損 及 其 可 達 之 切 換 頻 率 3. 電 壓 及 電 流 額 定 決 定 其 功 率 處 理 能 力 4. 驅 動 電 路 所 需 之 功 率 決 定 元 件 控 制 的 難 易 度 52

108 5. 導 通 電 阻 的 溫 度 係 數 決 定 其 可 否 能 以 並 聯 方 式 處 理 較 大 之 功 率 6. 元 件 之 價 格 為 選 取 元 件 時 考 慮 的 因 素 之 一 53

109 如 果 元 件 之 選 取 能 依 據 上 述 來 考 量, 則 以 理 想 元 件 來 作 電 路 分 析 時, 以 下 幾 點 假 設 是 合 理 的 : 1. 若 轉 換 器 之 效 率 很 高, 導 通 壓 降 與 操 作 電 壓 相 較 必 定 非 常 低, 因 此 導 通 壓 降 可 以 被 忽 略 2. 若 元 件 的 切 換 時 間 與 操 作 頻 率 之 週 期 相 較 非 常 短, 切 換 時 間 可 以 被 忽 略 3. 以 同 樣 的 方 式, 其 它 元 件 的 特 性 也 可 以 被 理 想 化 54

110 Ch 3 基 本 Unix 指 令 與 遠 端 桌 面 操 作 ref: 中 山 大 學 電 機 工 程 系 VLSI 設 計 實 驗 室 教 學 訓 練 資 料

111 大 綱 遠 端 桌 面 操 作 軟 體 使 用 Solaris 作 業 系 統 之 桌 面 環 境 操 作 Unix 指 令 教 學 其 他

112 基 本 Unix 指 令 與 遠 端 桌 面 操 作 遠 端 桌 面 操 作 軟 體 使 用

113 遠 端 桌 面 軟 體 目 前 可 取 得 之 遠 端 桌 面 軟 體 : Xmanager 3.0 ( 以 此 套 軟 體 作 教 學 ) Xming Cygwin X-win

114 Xmanager 3.0 使 用 (1/5) 至 網 站 下 載 並 安 裝 試 用 版 的 Xmanager 3.0

115 Xmanager 3.0 使 用 (2/5) 軟 體 的 設 定 : 開 始 -> 程 式 集 ->Xmanager Enterprise 3 -> Xconfig 雙 擊 Xstart sample -> 在 General 中 的 Windows Mode 請 選 Multiple Windows Mode -> OK

116 Xmanager 3.0 使 用 (3/5) 軟 體 執 行 : 1. 開 始 -> 程 式 集 ->Xmanager Enterprise 3->Xstart 2. 填 入 主 機 (IP 或 網 域 名 ) 帳 號 密 碼 3. eesun1~eesun5 的 Protocol 請 選 telnet 其 餘 用 ssh 4. Execution command 請 按 右 邊 的 小 三 角 形 - >xterm(solaris) 後 會 出 現 下 面 這 行 /usr/openwin/bin/xterm ls display $DISPLAY 5. 開 始 執 行 ->Run

117 Xmanager 3.0 使 用 (4/5)

118 Xmanager 3.0 使 用 (5/5) 若 出 現 以 下 對 話 視 窗 請 按 否, 繼 續 使 用

119 基 本 Unix 指 令 與 遠 端 桌 面 操 作 SOLARIS 作 業 系 統 之 桌 面 環 境 操 作

120 Solaris 桌 面 環 境 Common Desktop Environment For Solaris 8/9/10 Java Desktop System For Solaris 10 (only)

121 Common Desktop Environment CDE

122 登 入 畫 面 請 先 確 定 你 使 用 的 主 機 是 否 正 確, 若 不 是 請 按 options >Remote Login >Choose from lists 選 擇 你 所 在 的 主 機

123 請 選 擇 CDE

124 登 入 後 的 畫 面

125 一 些 常 用 的 工 具 軟 體

126 如 何 叫 出 終 端 機 ( 指 令 視 窗 ) 在 桌 面 上 按 右 鍵, 叫 出 如 圖 所 出 現 的 選 單

127 如 何 開 啟 pdf 文 件 檔 acroread pdf 文 件 檔 & 或 雙 擊 該 pdf 文 件 檔

128 擷 取 桌 面 (1/4) 在 桌 面 上 按 右 鍵, 叫 出 如 圖 所 出 現 的 選 單 Applications >Snapshot

129 擷 取 桌 面 (2/4) 選 擇 要 擷 取 視 窗 還 是 整 個 螢 幕 按 下 快 照 會 隱 藏 此 視 窗 要 擷 取 前 會 倒 數, 依 Snap Delay 的 秒 數

130 擷 取 桌 面 (3/4) ( 拍 照 結 果 )

131 擷 取 桌 面 (4/4) ( 存 檔 ) 請 自 行 選 擇 存 檔 類 型 (GIF JPEG TIFF)

132 基 本 Unix 指 令 與 遠 端 桌 面 操 作 UNIX 指 令 教 學

133 設 定 DISPLAY 環 境 變 數 此 變 數 關 係 到 圖 形 介 面 程 式 的 顯 示, 請 在 登 入 之 後 檢 查 此 變 數 是 否 被 設 定 若 發 現 不 是 你 目 前 所 使 用 電 腦 的 IP, 請 做 以 下 設 定 setenv DISPLAY YOUR_IP:0

134 常 用 的 Unix 指 令 更 改 密 碼 檔 案 / 資 料 夾 管 理 包 裝 / 解 包 裝 壓 縮 / 解 壓 縮 程 序 相 關 指 令 硬 碟 容 量 查 詢 文 書 處 理 其 他

135 更 改 密 碼 執 行 指 令 passwd YOUR_ID 並 輸 入 原 本 的 密 碼 與 輸 入 兩 次 新 的 密 碼

136 常 用 的 Unix 指 令 更 改 密 碼 檔 案 / 資 料 夾 管 理 包 裝 / 解 包 裝 壓 縮 / 解 壓 縮 程 序 相 關 指 令 硬 碟 容 量 查 詢 文 書 處 理 其 他

137 檔 案 / 資 料 夾 管 理 (1/7) 切 換 資 料 夾 : cd [ 資 料 夾 / 路 徑 ] 範 例 cd ~ 回 到 家 目 錄 cd dir 進 入 資 料 夾 dir cd.. 回 上 一 層 資 料 夾

138 檔 案 / 資 料 夾 管 理 (2/7) 顯 示 目 前 路 徑 pwd 範 例

139 檔 案 / 資 料 夾 管 理 (3/7) 列 出 目 錄 下 的 檔 案 與 子 資 料 夾 ls [-a -l -s.] 範 例 ls 列 出 目 錄 下 的 檔 案 與 子 資 料 夾 ls -a 列 出 包 含 隱 藏 在 目 錄 下 的 所 有 檔 案 與 子 資 料 夾

140 檔 案 / 資 料 夾 管 理 (4/7) 複 製 檔 案 / 資 料 夾 範 例 cp [-r] 來 源 目 的 cp filea newfileb 複 製 filea 新 檔 名 為 newfileb cp r foldera newfolderb 複 製 資 料 夾 foldera 新 資 料 夾 名 newfolderb cp filea newfolderb/. 複 製 檔 案 filea 至 目 錄 newfolderb 中 cp r foldera newfolderb/. 複 製 資 料 夾 foldera 至 newfolderb 資 料 夾 中

141 檔 案 / 資 料 夾 管 理 (5/7) 移 動 與 更 名 檔 案 / 資 料 夾 mv 來 源 目 的 範 例 mv filea fileb 將 檔 案 filea 更 名 為 fileb mv foldera folderb 將 資 料 夾 foldera 更 名 為 folderb

142 檔 案 / 資 料 夾 管 理 (6/7) 開 新 資 料 夾 mkdir 資 料 夾 名 範 例 mkdir foldera 開 新 資 料 夾 folera

143 檔 案 / 資 料 夾 管 理 (7/7) 刪 除 檔 案 / 資 料 夾 ( 請 小 心 使 用 ) rm [-r] 檔 案 / 資 料 夾 範 例 rm filea 刪 除 檔 案 filea rm -r foldera 刪 除 資 料 夾 foldera \rm r foldera 不 進 行 詢 問 直 接 刪 除 資 料 夾 foldera

144 常 用 的 Unix 指 令 更 改 密 碼 檔 案 / 資 料 夾 管 理 包 裝 / 解 包 裝 壓 縮 / 解 壓 縮 程 序 相 關 指 令 硬 碟 容 量 查 詢 文 書 處 理 其 他

145 包 裝 / 解 包 裝 包 裝 tar -cvf 包 裝 後 檔 名 欲 包 裝 的 資 料 夾 解 包 裝 tar -xvf 包 裝 檔 範 例 tar -cvf test.tar test/ 包 裝 資 料 夾 test 成 test.tar tar -xvf test.tar 解 開 包 裝 檔 test.tar

146 常 用 的 Unix 指 令 更 改 密 碼 檔 案 / 資 料 夾 管 理 包 裝 / 解 包 裝 壓 縮 / 解 壓 縮 程 序 相 關 指 令 硬 碟 容 量 查 詢 文 書 處 理 其 他

147 壓 縮 / 解 壓 縮 壓 縮 gzip 欲 壓 縮 的 檔 案 解 壓 縮 gzip d 壓 縮 檔 範 例 gzip test.tar 壓 縮 test.tar 成 test.tar.gz gzip d test.tar.gz 解 壓 縮 test.tar.gz

148 常 用 的 Unix 指 令 更 改 密 碼 檔 案 / 資 料 夾 管 理 包 裝 / 解 包 裝 壓 縮 / 解 壓 縮 程 序 相 關 指 令 硬 碟 容 量 查 詢 文 書 處 理 其 他

149 程 序 相 關 指 令 (1/4) 查 看 個 人 所 有 的 程 序 ps u YOUR_ID

150 程 序 相 關 指 令 (2/4) 系 統 所 有 程 序 top prstat

151 程 序 相 關 指 令 (3/4) 強 制 停 止 程 序 kill [pid] 範 例 kill 25052

152 程 序 相 關 指 令 (4/4) 背 景 執 行 程 序 程 式 & 範 例 icfb& dtpad test.txt&

153 常 用 的 Unix 指 令 更 改 密 碼 檔 案 / 資 料 夾 管 理 包 裝 / 解 包 裝 壓 縮 / 解 壓 縮 程 序 相 關 指 令 硬 碟 容 量 查 詢 文 書 處 理 其 他

154 硬 碟 容 量 查 詢 查 詢 硬 碟 容 量 資 訊 df -h 範 例

155 常 用 的 Unix 指 令 更 改 密 碼 檔 案 / 資 料 夾 管 理 包 裝 / 解 包 裝 壓 縮 / 解 壓 縮 程 序 相 關 指 令 硬 碟 容 量 查 詢 文 書 處 理 其 他

156 文 書 處 理 圖 形 介 面 編 輯 器 dtpad file.txt& 純 文 字 介 面 編 輯 器 joe file 請 按 Ctrl+k+h 找 說 明

157 常 用 的 Unix 指 令 更 改 密 碼 檔 案 / 資 料 夾 管 理 包 裝 / 解 包 裝 壓 縮 / 解 壓 縮 程 序 相 關 指 令 硬 碟 容 量 查 詢 文 書 處 理 其 他

158 查 看 目 錄 下 用 了 多 少 空 間 查 看 自 己 使 用 了 多 少 硬 碟 空 間 du sh ~

159 善 用 資 料 夾 做 分 類 請 善 用 資 料 夾 對 自 己 的 檔 案 做 分 類 範 例 ( 以 家 目 錄 下 ) 1p6m18/ Cadence IC PDK for TSMC 0.18um DRC Design Rule Check report files LVS Layout Verse Schematics report files 2p4m35/ Cadence IC PDK for TSMC 0.35um hspice/ 存 放 hspice 模 擬 結 果 OPA pre-sim OPA pre-sim post-sim OPA post-sim Bandgap.. verilog/ 存 放 verilog 程 式 碼 專 案 adder RTL adder RTL code Gate-level adder synthesized code ALU.. vhdl/ 存 放 VHDL 程 式 碼 專 案 adder ALU.

160 離 開 工 作 站 請 使 用 ps 指 令 查 詢 是 否 還 有 未 關 閉 的 圖 形 化 介 面 程 式, 有 的 話 請 關 閉, 若 是 當 掉 的 請 下 kill 指 令 ps u YOUR_ID kill YOUR_DEAD_PID 確 實 做 到 以 上 工 作 後, 請 按 EXIT 登 出, 或 在 你 的 terminal 打 exit 登 出

161 Ch4 Schematic Design Use TSMC 0.18um technology ref: 中 山 大 學 電 機 工 程 系 VLSI 設 計 實 驗 室 教 學 訓 練 資 料

162 Full Custom Flow Circuit Design (Composer) Circuit Simulation (SPICE) succeed Layout Design (Virtuoso) Layout Verification (Calibre) succeed Tape out Post Layout Simulation (SPICE) succeed fail fail fail

163 前 置 作 業 先 取 得 工 作 站 帳 號 登 入 工 作 站 個 人 目 錄 下 的 資 料 夾 : 2p4m35:TSMC 0.35um 1p6m18:TSMC 0.18um 1p9m90:TSMC 90nm model:simulation model cbdk:cell-based related

164 使 用 TSMC 0.18um 製 程 ~/1p6m18/ 目 錄 下 主 要 含 有 以 下 檔 案 : display.drf : icfb 顯 示 設 定 檔 cds.lib : icfb 目 錄 檔 techfile : TSMC 0.18um 製 程 技 術 檔 ~/2p4m35/ display.drf cds.lib techfile

165 開 啟 icfb 開 啟 terminal(ctrl+t) 並 進 到 1p6m18 的 目 錄 下 鍵 入 icfb & Library Manager Command Interpreter Window

166 Create Library(1/2) File New Library 鍵 入 你 要 的 library name

167 Create Library(2/2) compile 一 個 新 的 techfile 鍵 入 techfile 作 為 你 的 參 考 techfile

168 Compile techfile 若 成 功, 將 會 看 到 此 視 窗

169 Create Schematic 1. 先 選 擇 要 在 哪 一 個 library 裡 面 建 cell 2.File New Cell View 3. 輸 入 你 要 的 cell name, 選 擇 Composer-Schematic 按 OK and wait

170 Check and Save Save Zoom out Copy Undo Instance Wire(wide) Pin Zoom in Stretch Delete Property Wire(narrow) Wire name Hot key

171 建 立 一 個 inverter 依 照 下 面 的 圖 示 建 立 一 個 跟 下 面 一 樣 的 inverter 電 壓 源 VDD PMOS 訊 號 源 Vpulse NMOS 電 容 Cap

172 1. 產 生 nmos pmos 1. 在 Schematic view, 按 快 速 鍵 i 2. 按 Browse 選 擇 所 需 元 件 3. 設 定 L 與 W NMOS : L=0.18u,W=2u PMOS : L=0.18u,W=4u 4.pmos 同 nmos.35 製 程 tsmc35mm nch L=0.35u pch L=0.35u

173 2. 輸 入 和 輸 出 腳 (i/o pin) 1. 按 快 速 鍵 p 2. 輸 入 pin name 3. 選 擇 輸 入 或 輸 出

174 3. 產 生 電 容 1. 按 快 速 鍵 i 2. 按 Browse 選 擇 所 需 元 件 3. 設 定 電 容 値 1p

175 4. 產 生 電 壓 源 VDD GND 方 法 同 上 電 壓 源 vdc gnd vdd

176 5. 產 生 訊 號 源 建 立 一 個 信 號 源 (vpulse) Voltage1=1.8v Voltage2=0v Delay time=5ns Rise time=1ns Fall time=1ns Pulse width=5ns Period=10ns

177 快 捷 鍵 & 元 件 代 號 快 捷 鍵 c copy i add instance pi/o pin wwire q property 元 件 代 號 vdc vdd gnd pmos2v nmos2v vpulse cap res 電 壓 源 高 電 壓 接 地 pmos nmos 信 號 源 電 容 電 阻

178 建 立 Symbol 電 路 越 來 越 大 時, 用 電 路 符 號 或 電 路 區 塊 來 代 表 詳 細 電 路 電 路 測 試 用, 非 電 路 本 體, 建 立 Symbol 前 要 先 刪 除

179 Symbol 1. 在 schematic view Design Create Cellview From Cellview 2. 確 認 資 料, 按 OK 3. 確 認 腳 位 是 否 符 合

180 Symbol Line Selection Box

181 Symbol 選 擇 要 畫 的 圖 案

182 Symbol

183 Symbol 完 成 後 存 檔, 以 後 就 可 直 接 引 入 Symbol 代 替 電 路

184 Ch 5 Simulation 1. On-line Hspice 2. On-line Spectre 3. Off-line Hspice ref: 中 山 大 學 電 機 工 程 系 VLSI 設 計 實 驗 室 教 學 訓 練 資 料

185 On-line HSPICE simulation

186 模 擬 環 境 設 定 (1) 1.Tools Analog Environment 2.Setup Simulatiom/Directory 3.hspiceS 4.OK

187 模 擬 環 境 設 定 (2) 1.Setup Simulation Files Edit Include File 2. File Name 處 為 路 徑 與 檔 名

188 Edit Include File Corner Simulation TT FF SS FS SF

189 模 擬 環 境 介 紹 (1) 上 頁 OK 後, 產 生 如 下 模 擬 時 間 為 100ns, 精 密 度 為 1ns( 可 調 ) Choose analyze Edit output Delete Run simulation Stop simulation Plot outputs

190 改 變 分 析 模 式 與 模 擬 時 間

191 模 擬 環 境 介 紹 (2) 看 SPICE 的 LOG 檔 不 同 製 程 時 才 要 更 改

192 開 始 模 擬 Output To Be Plotted Select Schematic 點 選 後, 去 schematic 點 選 你 要 模 擬 的 線 或 點 點 到 的 線 或 點 會 變 彩 色 的 看 電 流 看 電 壓

193 開 始 模 擬 點 選 完 要 觀 測 的 點 後, 再 點 選 run simulation 或 是 選 Simulation Run

194 模 擬 結 果 完 成 模 擬, 自 動 跳 出 波 形 視 窗 若 沒 有 波 形, 請 看 LOG 檔 內 是 否 有 error Simulation Output Log

195 模 擬 結 果 觀 察 模 擬 波 型, 驗 證 結 果 是 對 的 固 定 游 標 在 某 一 個 x 值 或 y 值 把 波 型 分 開 顯 示

196 LOG 檔 1. 模 擬 成 功 2. 模 擬 失 敗 1. 2.

197 On-line SPECTRE simulation

198 SPECTRE 環 境 設 定 (1)

199 SPECTRE 環 境 設 定 (2) Select corner

200 3. Spectre 環 境 設 定 (3)

201 開 始 模 擬 Output To Be Plotted Select Schematic 點 選 後, 去 schematic 點 選 你 要 模 擬 的 線 或 點 點 到 的 線 或 點 會 變 彩 色 的 看 電 流 看 電 壓

202 開 始 模 擬 點 選 完 要 觀 測 的 點 後, 再 點 選 run simulation 或 是 選 Simulation Run

203 Off-line Hspice Simulation

204 Off-line Hspice Simulation On-line Work Analog Design Environment 下 Create Final 就 可 以 產 生 netlist 檔 On-line Can t Work CDL out 掛 入 訊 號 源 及 負 載 設 定 模 擬 條 件 跑 Off-line Hspice 用 Scope 看 模 擬 結 果 產 生 SP 檔

205 ADE 下 Create SP 檔 取 名 為 filename.sp

206 CDL out 下 Create SP 檔 CDL out 所 產 生 的.sp 檔 會 在 ~/1p6m18 目 錄 下 選 擇 所 需 之 Cell 輸 入 檔 名

207 中 間 的 電 路 描 述 為 我 們 要 的, 其 餘 的 可 刪, 並 且 在 前 後 加 入 所 要 的 模 擬 參 數, 訊 號 源 等 設 定

208 Off-line Hspice Simulation 修 改 SP 檔 dtpad filename.sp & 完 成 後 run Hspice Hspice filename.sp > filename.log \rm filename.log 後 再 重 新 執 行 失 敗, 檢 查 log 檔 的 error 成 功,awves 檢 視 波 型

209 CosmosScope(1) 在 Terminal 下 執 行 scope & 選 擇 檔 案 型 態

210 CosmosScope(2)

211 CosmosScope(3) New XY Graph Zoom to fit Point to Point Measurement

212 CosmosScope(4)

213 Basic Hspice

214 A simple circuit to simulate

215 Hspice code a. 標 題 與 描 述 b. 變 數 宣 告 c. 電 路 描 述 (Netlist) d. 訊 號 源 與 負 載 e. 模 擬 參 數, 環 境 資 訊

216 Hspice code a. 標 題 與 描 述 b. 變 數 宣 告 c. 電 路 描 述 (Netlist) d. 訊 號 源 與 負 載 e. 模 擬 參 數, 環 境 資 訊

217 標 題 與 描 述 檔 案 第 一 行 為 標 題,Hspice 視 而 不 見!! * 開 頭 表 示 註 解. 開 頭 表 示 一 命 令 + 開 頭 表 示 接 續 上 一 行.end 表 示 結 束 在 hspice 裡 大 小 寫 皆 視 為 相 同

218 Hspice code a. 標 題 與 描 述 b. 變 數 宣 告 c. 電 路 描 述 (Netlist) d. 訊 號 源 與 負 載 e. 模 擬 參 數, 環 境 資 訊

219 變 數 宣 告 全 域 變 數 (net).global vdd! 區 域 變 數 (value).param period = 10u.PARAM half_period = period/2 預 設 的 全 域 變 數 (net) GND! 0

220 Hspice code a. 標 題 與 描 述 b. 變 數 宣 告 c. 電 路 描 述 (Netlist) d. 訊 號 源 與 負 載 e. 模 擬 參 數, 環 境 資 訊

221 電 路 描 述 (1) MOSFET Mm0 netd netg nets netb PCH W=2u L=180n Mn1 netd netg nets netb NCH W=1u L=180n Capacitor C 2 top bottom 12p Resistance R 3 node1 node2 1k

222 電 路 描 述 (2) Sub-circuit Define.SUBCKT subckt_name port1 port2 port3 電 路 描 述.ENDS Using Xi0 net1 net2 net3 / subckt_name Xi1 net4 net5 net6 / subckt_name

223 電 路 描 述 (3) Sub-circuit Define.SUBCKT subckt_name port1 port2 port3 電 路 描 述.ENDS subckt_name Using Xi0 net1 net2 net3 subckt_name Xi1 net4 net5 net6 subckt_name

224 Hspice code a. 標 題 與 描 述 b. 變 數 宣 告 c. 電 路 描 述 (Netlist) d. 訊 號 源 與 負 載 e. 模 擬 參 數, 環 境 資 訊

225 訊 號 源 V source / I source V1 vip vin SIN m 1Meg V2 clk 0 PULSE n 1n 5u 10u V3 vref gnd! 1.2v V4 Va 0 PWL 0u 1v, 1u 1v, 2u 2v, 5u 1.5v I0 Iref 0 40u I3 vdd! Iref2 80u 範 例 V0 Vdd! 0 1 偏 壓 振 幅 頻 率 V1 V2 delay tr tf PulseWidth Period t1 V1 t2 V2 t3 V3 t4 V4

226 Hspice code a. 標 題 與 描 述 b. 變 數 宣 告 c. 電 路 描 述 (Netlist) d. 訊 號 源 與 負 載 e. 模 擬 參 數, 環 境 資 訊

227 分 析 暫 態 分 析 模 擬 時 間 5us, 精 密 度 1ns.TRAN 1n 5u 交 流 分 析 掃 頻 率 1Hz~10GHz, 每 10 倍 做 分 隔 取 樣, 每 倍 數 間 10 等 份.AC DEC G.AC OCT G 直 流 分 析 針 對 V3 做 DC sweep, 從 0V 變 到 3V, 每 100mV 取 樣 一 次.DC V m.DC I5 20u 40u 1u

228 環 境 與 參 數 觀 察 電 流, 電 壓.PROBE I(Mm0) I(Mm1) V(net5) 溫 度.TEMP 25 選 項.OPTION 儲 存 所 有 節 點 電 壓 僅 儲 存.PROBE 敘 述 之 電 壓 儲 存 模 擬 波 形 供 scope 使 用 元 件 模 型.LIB ~/1p6m18/models/hspice/rf018.l TT +PROBE=0 +PROBE=1 +POST ACCT

229 回 顧

230 Homework

231 題 目 完 成 一 個 D Flip-Flop Input:CLK RESET D Output: Q Qb 輸 入 訊 號 源 Period=10ns Duty cycle=50% Rise time=0.1ns Fall time=0.1ns VDD=1.8V 負 載 電 容 =0.1p 完 成 條 件 1. 完 成 Schematic 並 建 立 成 Symbol 2. 使 用 off-line HSPICE 去 驗 證 結 果 是 對 的 3. 從 模 擬 結 果 找 出 D Flip-Flop 的 輸 出 訊 號 的 Rise time Fall time Setup time Hold time 在 下 次 上 課 前, 繳 交 書 面 報 告

232 基 本 概 念 介 紹 1.Rise time and Fall time 2.Hold time and Setup time

233 1.Rise time and Fall time

234 2.Hold time and Setup time 負 緣 觸 發 的 DFF 為 例 Setup time: 在 clock 從 H 轉 變 為 L 前,D 所 需 維 持 穩 定 狀 態 的 最 小 時 間 Hold time 在 clock 從 H 轉 變 為 L 後,D 所 需 維 持 穩 定 狀 態 的 最 小 時 間

235 .MEAS 指 令.meas TRAN Trise TRIG v(out) VAL='Vmin+0.1*Vmax' TD=TDval RISE=1 + TARG v(out) VAL= 0.9*Vmax RISE=1.meas TRAN Tfall TRIG v(out) VAL=' 0.9*Vmax ' TD=TDval FALL=1 + TARG v(out) VAL= Vmin+0.1*Vmax FALL=1

236 Ch6 Layout design & verification ref: 中 山 大 學 電 機 工 程 系 VLSI 設 計 實 驗 室 教 學 訓 練 資 料

237 Outline Physical architecture of PMOS and NMOS (metal oxide semiconductor) Layout design Layout verification DRC & LVS

238 Design flow 的 分 類 full-custom 全 客 戶 式 設 計 ( 全 手 工 ) cell-based 使 用 標 準 元 件 硬 體 描 述 語 言 電 路 合 成 方 式 設 計 Mixed-signal FPGA 含 有 類 比 電 路 與 數 位 電 路 的 混 合 設 計 方 式 SOC 屬 於 Mixed-signal 設 計 方 式 設 計 概 念 與 cell-based 相 近, 對 設 計 者 來 說 不 需 下 線 就 可 以 達 成 所 需 要 的 電 路

239 Full-custom 設 計 流 程 1. 資 料 收 集 與 架 構 決 定 IEEExplore 台 灣 碩 博 士 論 文 知 識 加 值 系 統 etc. 2. 電 路 圖 繪 製 Virtuoso schematic editor (CADENCE) XCircuit (free) 3. 電 路 圖 模 擬 (TT 模 擬 與 supply voltage, model, temperature 模 擬 ) Spectre (CADENCE) Hspice 4. 佈 局 圖 繪 製 Virtuoso layout editor Laker 5. 佈 局 後 驗 証 (DRC LVS LPE or PEX) calibre 6. 接 I/O PAD 7. 全 晶 片 DRC 驗 証

240 5/ 54 佈 局 的 程 序 1. 取 得 schematic 的 netlist 以 SPICE 語 法 建 立 的 電 路 檔 2. 進 行 基 本 元 件 的 佈 局 DRC LVS LPE or PEX, 確 定 佈 局 正 確 佈 局 符 合 電 路 規 格 需 求 3. 利 用 基 本 元 件 建 立 中 階 元 件 (symbol), 並 進 行 DRC LVS LPE 確 定 佈 局 正 確 佈 局 符 合 電 路 規 格 需 求 4. 利 用 中 階 元 件 建 立 完 整 佈 局, 並 進 行 DRC LVS LPE 確 定 佈 局 正 確 佈 局 符 合 電 路 規 格 需 求 5. 進 行 I/O PAD,Power PAD 的 佈 局 並 進 行 DRC LVS LPE 確 定 佈 局 正 確 佈 局 符 合 電 路 規 格 需 求

241 Physic architecture of a MOS(1/2) 基 本 CMOS 製 作 的 微 影 製 程, 藉 由 使 用 光 阻 將 設 計 好 之 IC 佈 局 圖 像 經 由 光 罩 轉 移 至 矽 晶 圓 上

242 Physic architecture of a MOS(2/2)

243 8/ 54 PMOS 與 NMOS 的 剖 面 圖 wire PMOS NMOS

244 Layout design Layout prepare How to layout (4 steps) Plan Layout Contact & VIA Label

245 Layout prepare (1/4) 開 啟 icfb Library Manager 視 窗 選 擇 File new cell view

246 Layout prepare (2/4) 在 create new file 視 窗 中, 填 入 cell name 以 及 在 tool 下 拉 式 選 單 中 選 取 Virtuso, 便 會 開 啟 layout 視 窗 以 及 LSW 視 窗

247 Layout prepare (3/4) 當 我 們 開 啟 完 layout view 後, 即 可 進 行 編 輯 工 作, 首 先 在 LSW 視 窗 上 選 擇 我 們 所 需 的 layer, 然 後 在 layout view 中 選 擇 create, 在 其 中 選 擇 所 需 的 編 輯 功 能, 其 每 個 功 能 都 各 有 其 相 對 應 熱 鍵 LSW Save Fit Edit Zoom in Zoom out Stretch Copy Move Delete Undo Properties Instance Path Polygon Label Rectangle Ruler

248 Layout prepare (4/4) 1 每 次 從 新 開 啟 layout 時, 需 將 改 成 0.005, 否 則 在 做 DRC 時 將 會 產 生 offgrid error (.35 製 程 則 改 成 0.025) 2

249 常 用 編 輯 功 能 Path 快 速 鍵 p : 用 來 畫 固 定 寬 度 之 佈 局 Rectangle 快 速 鍵 r : 畫 矩 形 佈 局 Ruler 快 速 鍵 k : 尺 規, 用 來 量 測 兩 點 之 距 離, 清 除 的 方 式 為 shift+k Stretch 快 速 鍵 s : 改 變 佈 局 的 長 寬 Undo 快 速 鍵 u : 回 到 上 一 步

250 MOS 材 質 組 合 + 號 代 表 重 疊, 左 邊 為 材 質, 右 邊 為 組 成 結 果 POLY1 + DIFF + NIMP NMOS gate POLY1 + DIFF + PIMP +NWELL PMOS gate DIFF + NIMP n+ ( in P-substrate)(NMOS drain or source) DIFF + PIMP p+ ( in P-substrate)(NMOS bulk contact) DIFF + NIMP + NWELL n+ ( in n-well )(PMOS bulk contact) DIFF + PIMP + NWELL p+ (in n-well)(pmos drain or source) LVS 檔 內 有 相 關 元 件 之 layer 定 義

251 訊 號 線 及 電 源 線 所 使 用 的 layer 16 / 54

252 NMOS

253 PMOS Mos layout 的 drain 與 source 的 組 成 完 全 一 樣, 因 此 drain 與 source 可 互 換, 在 layout 的 畫 法 依 接 線 的 便 利 性 來 選 擇 其 中 一 邊 為 drain, 一 邊 為 source

254 Layout vs. schematic

255 材 質 連 接 電 源 線 : 一 般 來 說 使 用 Metal 1(dg) 點 對 點 接 線 : Metal1(dg) ~ Metal4(dg), Poly1(dg) ( 短 距 離 ) 各 層 轉 換 的 接 點 : CONT(dg): POLY1 ~ Metal1, Metal1 ~ DIFF VIA1: Metal1 ~ Metal2 VIA2: Metal2 ~ Metal3 VIA3: Metal3 ~ Metal4

256 Contact & VIA (1/6) VIA 與 metal 之 間 的 關 係 圖

257 Contact & VIA (2/6) 當 icfb 新 建 立 好 一 個 library 時, 會 自 動 在 這 個 library 建 好 一 些 常 用 的 基 本 layout contact symbol (Pcell), 可 直 接 呼 叫 使 用

258 Contact & VIA (3/6) Create contact ( 快 速 鍵 o )

259 Contact & VIA (4/6) 以 diff 當 作 電 阻 時 會 用 到

260 Contact & VIA (5/6) Metal 1 poly 1 Metal 1 (1) M1&poly1 (2) 加 上 M1_poly1 來 連 接 兩 金 屬 線 Metal 2 (3) M1&M2 (4) 加 上 M1_M2 來 連 接 兩 金 屬 線

261 Contact & VIA (6/6) Bulks (to avoid body effect)

262 把 Pcell 群 組 解 開, 以 觀 察 每 一 層 之 材 質, 或 進 行 佈 局 微 調 點 選 物 件

263 Label (1/2) 最 後 要 在 layout 加 上 label ( 此 label 即 相 對 應 於 schematic view 的 pin ), 以 免 後 面 的 LVS 出 錯 首 先 選 取 layer 呼 叫 Create Label 快 速 鍵 ( l ), 輸 入 label 名 稱 必 須 為 pn 輸 入 lable 名 稱

264 Label (2/2) 在 layout 上 打 上 相 對 應 的 lable, 但 vdd 與 gnd 後 面 需 加 上!

265 Layout verification DRC 規 定 佈 局 圖 中 各 層 間 的 幾 合 關 係 ERC LVS 定 義 違 反 電 氣 特 性 的 短 路 或 開 路 佈 局 圖 與 電 路 圖 間 的 比 對, 以 確 定 佈 局 圖 的 元 件 與 接 線 正 確 LPE or PEX 自 佈 局 中 抽 出 寄 生 電 阻 電 容 post-layout simulation 由 佈 局 中 抽 出 寄 生 電

266 準 備 檔 案 特 別 注 意 : 此 為 範 例, 請 隨 時 注 意 CIC 發 布 之 最 新 驗 證 檔 版 本, 以 免 用 到 舊 的 檔 案 造 成 下 線 失 敗 鑄 成 遺 憾

267 DRC & LVS Start DRC or LVS 進 入 calibre, 點 選 Run DRC or Run LVS

268 DRC (1/9) 進 入 drc form

269 DRC (2/9) Rule form

270 DRC (3/9) input form online verification

271 DRC (4/9) 偵 錯 視 窗 若 無 違 反 DRC rule 時, 會 出 現 此 結 果

272 DRC (5/9) 違 反 drc rule 點 選 錯 誤 後 按 H button, 會 在 layout 視 窗 中,show 出 錯 誤 的 位 置 此 即 為 所 違 反 的 Rule, 通 常 皆 為 兩 材 質 距 離 不 合 Rule 或 是 mos 少 了 某 layer, 必 須 回 layout 視 窗 中 修 改

273 DRC (6/9)

274 DRC (7/9)

275 DRC (8/9) 錯 誤 位 置 範 例 NIMP 與 diff 太 過 靠 近

276 DRC (9/9) 假 錯 或 可 忽 略 錯 誤 可 上 CIC 網 頁 尋 找 可 允 許 錯 誤 列 表

277 Rules 左 圖 為 部 份 rules, 其 他 尚 有 如 M1 到 M1 最 小 距 離 為 0.45 um 等 等 之 規 範 Contact 大 小 需 為 0.4 um* 0.4 um 任 一 MOS 到 bulk 之 距 離 需 小 於 20 um 此 處 為 35 製 程 之 範 例, 相 關 規 範 在 DRC 檔 案 裡 面 有 詳 細 設 定

278 LVS (1/14) DRC 驗 證 通 過 後 再 進 行 LVS, 圖 要 是 畫 錯 不 管 再 怎 麼 比 對 都 沒 意 義 進 入 LVS form, 一 樣 要 先 將 rule 連 到 正 確 的 LVS rule

279 LVS (2/14) input form 中 的 layout form

280 LVS (3/14) Input form 中 的 netlist form

281 LVS (4/14) 驗 證 通 過 可 以 看 到 可 愛 的 勾 勾 跟 笑 臉

282 LVS (5/14) 錯 誤 範 例

283 LVS (6/14)

284 LVS (7/14)

285 LVS (8/14)

286 LVS (9/14) 51 / 54

287 LVS (10/14)

288 LVS (11/14)

289 LVS (12/14)

290 LVS (13/14)

291 LVS (14/14)

292 Layout style 每 個 元 件 佈 局 使 用 相 同 高 度, 不 同 的 金 屬 線 走 不 同 的 方 向, 如 M1 為 垂 直 走 線 M2 為 水 平 走 線

293 Mos capacitance

294 Cascode mos layout

295 Power line

296 CMOS 數 位 電 路 -LAYOUT 一 筆 劃 原 則

297 62 / 54

298 63 / 54

299 64 / 54

300 Differential Amplifier Layout 65 / 54

301 Layout of Differential Pair OP 2012/7/26 Amp(1/2) M10 M12 M12 M10 M12 M10 M10 M12

302 Layout of Differential Pair OP 2012/7/26 Amp(2/2)

303 2012/7/26 Layout of Current Mirror(1/4) M8 M6 M6 M8 M8 M6 M8 M6 M8 M8 M8 M8 M6 M8 M8 M6 M6 M8 M6 M8 M6 M6 M6 M6

304 Layout of Current Mirror(2/4) 2012/7/26

305 Layout of Current Mirror(3/4) 2012/7/26

306 Layout of Current Mirror(4/4) 2012/7/26

307 Layout of Output Stage 2012/7/26

308 Sheet Resistance Parameters & Layout 2012/7/26 *************** Define Resistor DEVICE R(M1) MT1RES MT1 MT1 [0.083] //define metal resistor TRACE PROPERTY R(M1) R R 10 DEVICE R(M2) MT2RES MT2 MT2 [0.080] TRACE PROPERTY R(M2) R R 10 DEVICE R(M3) MT3RES MT3 MT3 [0.080] TRACE PROPERTY R(M3) R R 10 DEVICE R(M4) MT4RES MT4 MT4 [0.051] TRACE PROPERTY R(M4) R R 10 DEVICE R(WR) RWELL NXWELL NXWELL [1050] //define n_well resistor TRACE PROPERTY R(WR) R R 10 DEVICE R(P1) RESPN CPOLY CPOLY [8.0] //define poly1 resistor TRACE PROPERTY R(P1) R R 10 DEVICE R(PR) RESPP CPOLY CPOLY [8.0] //define p+poly1 resistor TRACE PROPERTY R(PR) R R 10 DEVICE R(P2) RESP2 C2POLY C2POLY [50.0] 1u//define ploy2 resistor TRACE PROPERTY R(P2) R R 10 R= R s ( L/ W) ohms 50 ohm 1u DUMMY POLY2 RES 1K ohm Res ( 2u * 2u)

309 2012/7/26 Capacitor Parameters & Layout *************** Define POLY1/POLY2 Capacitor CAPPL = POLY1 AND POLY2 //POLY1*POLY2 --> CAPPL DEVICE C(PC) CAPPL CPOLY C2POLY [8.9e e-18] //define poly cap. TRACE PROPERTY C(PC) C C 10 MCAP1 = CDUMMY AND METAL1 MCAP2 = MCAP1 AND METAL2 MCAP3 = MCAP2 AND POLY1 Capacitance Estimation: 1u 8.9 E-16 1u Ex: C = 4.4p 4.4P 4.4p/ 8.9e-16 = 4943 Ex: C = 8.9e-16 * 15 * 15 = f 15um - 4.4p/200.25f =

310 Layout of Capacitor 2012/7/26

311 Layout of OP Amp (1/3) 2012/7/26

312 Layout of OP Amp (2/3) 2012/7/26

313 Layout of OP Amp (3/3) 2012/7/26

314 Homework 使 用 第 一 次 作 業 的 DFF 建 構 成 8-bit Johnson Counter, 並 將 電 路 畫 成 layout, 並 完 成 DRC,LVS 之 驗 證 Hint: 先 個 別 完 成 inverter NAND DFF 等 小 電 路 之 佈 局 和 驗 證, 再 利 用 呼 叫 instance( 快 速 鍵 i ) 的 方 式 引 入 並 組 合 請 於 下 星 期 四 上 課 前 繳 交 報 告

315 80 / 54 繳 交 作 業 格 式 Schematic 全 電 路, 包 含 子 電 路 的 電 路 圖 Layout 將 面 積 大 小 標 出 DRC & LVS 驗 證 都 必 須 通 過 假 錯 和 金 屬 密 度 不 足 可 容 忍 模 擬 Johnson Counter 的 最 快 操 作 頻 率 請 說 明 如 何 模 擬

316 CH7 Advanced Layout ref: 中 山 大 學 電 機 工 程 系 VLSI 設 計 實 驗 室 教 學 訓 練 資 料

317 Outline Resister Capacitor Layout of a Wide MOS Layout of a matched transistor pair Layout of a simple current mirror

318 電 阻 ( 如 何 產 生 電 阻?) 電 阻 材 質 + RDUMMY + 導 體 + 接 點 電 阻 大 小 L/W * 單 位 面 積 阻 值 右 表 是 台 積 電.35 製 程 2P4M 的 阻 值 列 表

319 電 阻 (poly2 畫 出 一 個 1 kω 電 阻 來 當 例 子 ) 步 驟 一 : 畫 一 個 1 kω 電 阻 的 電 路 圖 當 測 試

320 電 阻 (poly2 畫 出 一 個 1 kω 電 阻 來 當 例 子 ) 步 驟 二 : 畫 出 如 下 之 圖 形, 其 中 RPDUMMY 所 覆 蓋 POLY2 之 面 積 即 為 電 阻 面 積 (L=3 um W=1 um)

321 電 阻 (poly2 畫 出 一 個 1 kω 電 阻 來 當 例 子 ) 步 驟 三 :RUN LVS 並 修 改 netlist 檔

322 電 阻 (poly2 畫 出 一 個 1 kω 電 阻 來 當 例 子 ) 步 驟 四 : 根 據 LVS 之 結 果 修 改 長 寬 比 例

323 Using Unit Resister Strips

324 Guard Ring Protection(1/2)

325 Guard Ring Protection(2/2)

326 Matching-Interdigitated Style(1/3)

327 Matching-Interdigitated Style(2/3)

328 Matching-Interdigitated Style(3/3)

329 Protection Using Dummy Strips

330 電 容 ( 如 何 產 生 電 容?) 電 容 POLY1 + POLY2 + METAL + CONT 電 容 大 小 W*L * 單 位 面 積 電 容 值

331 電 容 ( 利 用 poly1 和 poly2 產 生 電 容 ) 其 中 CDUMMY 所 覆 蓋 POLY2 之 面 積 即 為 電 容 面 積

332 電 容 ( 理 想 電 容 畫 法 ) 為 了 避 免 角 落 處 有 電 荷 累 積

333 Using Unit Capacitance Strips(1/2)

334 Using Unit Capacitance Strips(2/2)

335 Layout of a Wide MOS Have to be a finger type

336 Layout of a matched transistor pair

337 Layout of a simple current mirror

338 Layout of a simple current mirror

339 Rules of Thumbs(1/3) Make contact wherever they are allow.

340 Rules of Thumbs(2/3) Use dummy strips wherever the circuit are sensitive.

341 Rules of Thumbs(3/3) All of the MOS are pointing in the same direction.

342 其 他 技 巧 善 用 Make Cell 與 Flatten

343 其 他 技 巧 CTRL + F & SHIFT + F

344 其 他 技 巧 橫 的 走 線 跟 直 的 走 線, 最 好 能 夠 用 統 一 的 Metal 如 右 圖, 橫 線 皆 使 用 Metal2, 直 線 皆 使 用 Metal1

345 教 育 性 晶 片 面 積 規 定 0.35um 教 育 性 晶 片 面 積 必 須 小 於 或 等 於 1.5*1.5(mm2), 所 以 core layout 出 來 的 面 積 請 不 要 超 過 600 um * 600 um

346 CH 8 POST-LAYOUT SIMULATION ref: 中 山 大 學 電 機 工 程 系 VLSI 設 計 實 驗 室 教 學 訓 練 資 料

347 Full Custom Flow Circuit Design (Composer) Circuit Simulation (SPICE) succeed Layout Design (Virtuoso) Layout Verification (Calibre) succeed Tape out Post Layout Simulation (SPICE) succeed fail fail fail

348 Outline Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

349 Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

350 Calibre PEX

351 Why? 佈 局 產 生 的 寄 生 效 應, 將 影 響 電 路 效 能 電 阻 電 容 等 必 須 做 佈 局 後 的 模 擬, 以 確 定 電 路 工 作 正 常 PEX (post extract): 將 layout 轉 成 netlist 產 生 模 擬 所 需 訊 號 源 與 模 擬 參 數 使 用 off-line HSPICE 模 擬

352 PEX (1/7) Open your layout Calibre >> Run PEX

353 PEX (2/7) Choose your Rules and Directory /home/xxxx/1p6m18/calibre/rcx/calibre.rcx 於 製 程 資 料 夾 下 創 建 一 資 料 夾 PEX

354 PEX (3/7) Inputs >> Layout select

355 PEX (4/7) Inputs >> Netlist select

356 PEX (5/7) Outputs

357 PEX (6/7) Run PEX 成 功 後 將 會 跳 出 此 視 窗 xxx.pex.netlist

358 PEX (7/7) It will create three files in your PEX Run Directory : xxx.pex.netlist xxx.pex.netlist.xxx.pxi xxx.pex.netlist.pex

359 Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

360 Post-Layout Simulation

361 Post-Layout Simulation (1/13) Make new directories, example: <hspice> <dff>. Copy dff.pex.netlist, dff.pex.netlist.dff.pxi, dff.pex.netlist.pex, from <PEX> to <dff> Then copy dff_symbol.sp, from your pre-sim spice code to <dff>

362 Post-Layout Simulation (2/13) Edit SP 檔 EX. dtpad dff_symbol.sp & Schematic information Top schematic description delete dff symbol description

363 Post-Layout Simulation (3/13) dff symbol description delete

364 Post-Layout Simulation (4/13) Deleted Deleted

365 Post-Layout Simulation (5/13) Include dff.pex.netlist

366 Post-Layout Simulation (6/13) Or.include DFF.pex.netlist.include DFF.pex.netlist

367 Post-Layout Simulation (7/13) Included

368 Post-Layout Simulation (8/13) Delete VDD! and GND!

369 Post-Layout Simulation (9/13) Change port position and symbol name. Change symbol name from D_FF to DFF. After changing

370 Post-Layout Simulation (10/13) 如 果 是 使 用.include DFF.pex.netlist 指 令 則 須 修 改 DFF.pex.netlist 檔 案 Delete VDD! and GND!

371 Post-Layout Simulation (11/13) 並 對 應 到 SP 檔 SP 檔 DFF.pex.netlis

372 Post-Layout Simulation (12/13) Under.option, key in +post acct. For Awaves

373 Post-Layout Simulation (13/13) Save as XXXOOO.sp. (Different name from dff_symbol.sp ) Ex: dff_include_pex.sp or dff_postsim.sp

374 Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

375 Off-line HSPICE Part 1

376 Off-line HSPICE (1/1) Key in: hspice dff_postsim.sp > dff_postsim.log & If it succeed, you will see hspice job concluded. If you see hspice job aborted, find the errors in dff_postsim.log.

377 Off-line HSPICE Part 2

378 .MEASURE Statement 利 用.meas 來 找 出 rise time,fall time 等 TRIG TARG FIND WHEN PARAM(PAR)

379 TRIG TARG 利 用 此 指 令 來 找 rise time fall time 與 Delay 範 例 :.meas tran trise trig Q val= vddd*0.1 TD=1n rise=1 + targ Q val= vddd*0.9 TD=1n fall=1.meas tran tprogh trig C val= vddd*0.5 TD=1n rise=1 + targ Q val= vddd*0.5 TD=1n rise=1

380 FIND WHEN 利 用 此 指 令 來 找 出 某 點 電 壓 範 例 :.meas tran result find vout when vin=2.5 rise=1.meas tran result find vout at=30n

381 PARAM 利 用 此 指 令 來 找 出 電 壓 差 範 例 :.meas tran VGS PARAM = V(VG) V(VS)

382 Off-line HSPICE Part 3

383 Optimization(1/7) 利 用 Hspice 來 做 電 路 最 佳 化 可 執 行. DC. AC. TRAN 等 分 析

384 Optimization(2/7) 變 數 設 定.PARAM parameter = OPTX(init,min,max,inc) EX:.PARAM wp = OPT1(2u,1u,10u,0.005u) Hspice 由 2u 開 始 猜 測 最 高 不 超 過 10u, 最 低 不 低 於 1u Wp 每 次 調 整 的 值 為 u 或 u 猜 測 值 必 須 介 於 最 高 值 與 最 低 值 之 間

385 Optimization(3/7) 最 佳 化 分 析 控 制 參 數.MODEL model_name OPT (parameter ) RELIN: 輸 入 變 數 變 異 容 忍 值, 預 設 為 RELOUT: 輸 出 變 數 變 異 容 忍 值, 預 設 為 ITROPT: 總 遞 迴 次 數, 預 設 為 20 次

386 Optimization(4/7) 各 種 分 析 控 制.DC(.TRAN,.AC).. SWEEP OPTIMIZE=OPTXXX RESULT = XXX MODEL = XXX.MEASURE 設 定.MEAS.. GOAL = XXX

387 Optimization(5/7) 範 例 : 定 義 反 相 器 的 rise time, 找 出 PMOS 寬 度

388 Optimization(6/7) 將 Wp = 2.63u 再 跑 一 次 最 佳 化

389 Optimization(7/7) Perfect!!,Wp = 2.865u

390 PVT corner

391 Why need PVT corner simulation? 預 先 模 擬 可 能 發 生 的 結 果 來 避 免 錯 誤 的 發 生, 以 提 高 晶 片 的 可 靠 度 模 擬 最 主 要 影 響 晶 片 效 能 的 三 個 參 數 (PVT) 製 程 (Process): (tt, ss, ff, [sf, fs]) 系 統 電 壓 (Voltage): (vdd ±10%) 溫 度 (Temperature)

392 製 程 (Process) 飄 移 TT FF SS FS SF Typical Fast Slow 指 nmos 指 pmos

393 PVT corner simulations (1/5) Display in Awaves Design browser window. Set 1.8 as a parameter VCCC.

394 PVT corner simulations (2/5) The temperature of tr0 TT model tr1: tr2: Change VCCC to 1.98 Change TEMP to 75 Change library model to FF.alter 代 表 模 擬 其 它 參 數 和 環 境 的 情 況

395 PVT corner simulations (3/5) awaves &

396 PVT corner simulations (4/5) cscope &

397 PVT corner simulations (5/5) sx -w &

398 量 測 檔 (ma,mt,ms) 合 併 將 HSPICE 執 行 後 產 生 的 量 測 檔 (ma,mt,ms) 合 併 與 整 理 成 單 一 檔 案 (*.csv Excel 可 讀 檔 案 ) mx2csv hspicefilename.m?# output.csv [-option] -A : 無 任 何 設 定 -C : 刪 除 註 解 (m? 檔 最 上 方 之 註 解 說 明 ) -T : 刪 除 標 題 ($.TITLE 開 頭 ) -M : 移 除 數 值 的 名 稱 ( 必 須 與 -R 一 起 使 用 ) -R # : 設 定 一 行 有 幾 個 項 目 -i # #: 批 次 處 理

399 量 測 檔 (ma,mt,ms) 合 併 mx2csv input.mt0 output.csv -R 6 -T C 一 行 有 6 個 項 目 移 除 註 解 與 標 題 將 input.mt0 檔 案 內 容 加 入 至 output.csv mx2csv input.mt output.csv -i 0 2 -R 6 -T C 將 input.mt0~2 檔 案 內 容 加 入 至 output.csv

400 Monte Carlo Method

401 Monte Carlo Method (1/3) 用 在 數 位 為 了 產 生 亂 數 區 間, 如 果 是 類 比 則 不 需 要 設 定 此 項, 而 有 設 定 亂 數 區 間 才 需 設 定 sweep monte limit(dc 電 壓 準 位, 最 大 隨 機 AC 振 幅 ) 因 此, 若 是 TSMC35 製 程 的 電 壓 為 3.3V 則 使 用 limit(1.65, 1.65)

402 Monte Carlo Method (2/3) Repeat 30 times Measure the average, maximum and minimum power. 類 比.meas average_power avg power.meas max_power max power.meas min_power min power

403 Monte Carlo Method (3/3) See the power consumption in XXX.mt? Ex: DFF.mt2

404 Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

405 PAD

406 TSMC PAD (.35) Input Cells: PDIZ, PDIANAx(P) Output Cells: PDTxxTZ, PDIANAx(P) VDD, VSS Cells: PVDDxZ, PVSSxZ Power Cut Cell: PRDIODEx Feeder Cells: PFEEDx, PCORNERx xx 表 示 數 字 部 分, 代 表 其 驅 動 能 力 或 類 型 可 以 做 DRC 驗 證 無 法 做 LVS 驗 證 post-sim!!

407 TSMC PAD (.35) Input PAD 的 接 法 PDIZ:C 接 core 的 輸 入 訊 號 只 能 接 在 X 範 圍 內 VSS VDD C

408 TSMC PAD (.35) Output PAD 的 接 法 PDTXXTZ:I 接 core 的 輸 出 OEN=0 為 啟 用,OEN=1 輸 出 為 高 阻 抗 I VSS OEN VDD

409 TSMC PAD (.35) Power PAD 的 接 法 PVDD1Z:VDD 接 到 core 的 VDD PVSS1Z :VSS 接 到 core 的 GND PVDD2Z: 僅 提 供 PAD 電 源 PVSS2Z : 僅 提 供 PAD 電 源 PVDD3Z: 同 時 提 供 core 與 PAD 電 源 PVSS3Z : 同 時 提 供 core 與 PAD 電 源

410 TSMC PAD (.35) Corner 與 Feeder 將 斷 開 之 Power line 連 接 起 來

411 TSMC PAD (.35) Power Cut 將 Power line 斷 開

412 TSMC PAD (.35) 紫 色 線 對 齊, 不 讓 PAD 重 疊

413 工 研 院 PAD (.18) Input Cells: AIN_18, DIN_18 Output Cells: OUxx_18, TRxx_18 Bidirectional Cells: BIxx_18 VDD, VSS Cells: VDDE, VDDI, VSSE, VSSI Power Cut Cell: Power_cut Feeder Cells: Feeder_xx, Corner xx 表 示 數 字 部 分, 代 表 其 驅 動 能 力 或 寬 度 可 以 做 DRC 驗 證 可 以 做 LVS 驗 證 post-sim!!

414 工 研 院 PAD (.18) Input PAD 的 接 法 AIN_18( 類 比 ):Z 連 接 輸 入, 使 用 Metal 2 也 能 用 來 做 類 比 輸 出

415 工 研 院 PAD (.18) Input PAD 的 接 法 DIN_18( 數 位 ):Z 接 輸 入, 可 使 用 Metal 1 或 Metal 2 包 含 輸 入 電 阻

416 工 研 院 PAD (.18) Output PAD 的 接 法 OUxx_18:I 接 core 的 輸 出, 可 使 用 Metal 1 或 Metal 2 包 含 輸 出 緩 衝 器, 故 輸 出 訊 號 為 反 相 ( 注 意!)

417 工 研 院 PAD (.18) Tri-State Output PAD 的 接 法 TRxx_18:IA 與 IB 接 core 的 輸 出, 可 使 用 Metal 1 或 Metal 2 包 含 輸 出 緩 衝 器

418 工 研 院 PAD (.18) Power PAD 的 接 法 VDDI:VDD 接 到 core 的 VDD VSSI :VSS 接 到 core 的 GND VDDE: 僅 提 供 PAD 電 源 VSSE : 僅 提 供 PAD 電 源

419 LVS 驗 證 先 做 完 CORE 的 LVS 再 進 行 whole chip LVS 將 CORE 的 電 源 修 改 成 其 它 名 字 (Ex. vddd 與 gndd).global vdd! gnd! vddd gndd NMOS 的 Bulk 端 還 是 必 須 要 是 gnd! 製 程 文 件 \IO

420 小 技 巧 (1/2) 運 用 熱 鍵 ctrl+f shift+f

421 小 技 巧 (2/2)

422 注 意 事 項 (1) 防 止 crosstalk

423 注 意 事 項 (2) 數 位 與 類 比 layout 分 開, 並 分 別 用 Guard Ring 圍 起 來, 且 各 自 有 VDD 與 GND Guard Ring 獨 自 接 一 個 GND 並 用 Power Cut 與 其 它 PAD 斷 開 數 位 的 VDD(GND) 用 電 感 與 類 比 的 VDD(GND) 連 接 VDD 與 GND 之 間 接 電 容 數 位 與 類 比 的 PAD 用 Power Cut 斷 開

424 注 意 事 項 (3)

425 注 意 事 項 (4) Cell name 命 名 時 不 可 命 名 為 PAD!! 仔 細 檢 查 訊 號 線 是 否 有 接 到 PAD 上 訊 號 接 PAD 時 盡 量 不 要 覆 蓋, 較 容 易 分 辨 出 是 否 為 PAD 內 的 DRC 錯 誤 Power ring 接 線 時 注 意 VDD 跟 GND 不 要 短 路 訊 號 線 Label 盡 量 打 在 PAD 連 接 處, 做 LVS 時 較 能 發 現 錯 誤

426 注 意 事 項 (5) Power ring 一 般 使 用 20 um 1 um 的 金 屬 線 約 可 承 受 1 ma 電 流 太 寬 之 金 處 線 (0.18 與 0.35 製 程 皆 為 35 um) 會 有 DRC 錯 誤, 若 須 較 大 電 流 需 將 金 屬 線 分 割

427 注 意 事 項 (6) 約 每 7~8 個 PAD 使 用 一 組 Power PAD 因 教 育 性 晶 片 有 面 積 限 制 (0.35:1500*1500 um 2, 0.18:1100*1100 um 2 ),0.35 um 製 程 只 能 使 用 36 個 PAD, 故 訊 號 腳 位 只 有 28 個

428 Bonding Wire

429 Agilent 與 Tektronix 示 波 器 電 壓 被 動 炭 棒 規 格 表

430 Layout post extract (LPE) using Calibre PEX Post-Layout Simulation Off-line HSPICE and PVT corner PAD GDS file

431 GDS FILE

432 What is GDS file? 最 後 下 線 要 交 給 CIC 的 檔 案 格 式 儲 存 layout 的 檔 案 格 式 Ex. PVDD2Z.gds, PDT16TZ.gds, ADDER.gds, STC18io_18T.db

433 如 何 使 用? 從 layout view 匯 出 成 為 GDS file icfb file export stream 從 GDS file 匯 入 成 為 layout view icfb file import stream

434 Stream out (1/2)

435 Stream out (2/2) 看 見 JC8.gds!!

436 1 Stream in (1/3)

437 Stream in (2/3) Library Name 另 外 命 名 Top Cell Name 必 須 與 原 本 相 同

438 Stream in (3/3) 看 見 JC8!! ( 打 開 layout 確 認 無 誤 )

439 Full Custom Flow Circuit Design (Composer) Circuit Simulation (SPICE) succeed Layout Design (Virtuoso) Layout Verification (Calibre) succeed Tape out Post Layout Simulation (SPICE) succeed fail fail fail