第 9 章 ZedBoard 入门前面大家已经对 ZYNQ 架构以及相应的开发工具有一定的认识, 接下来我们将带领大家来一起体验 ZYNQ, 体验软硬件协同设计的魅力由于时间的关系, 下面的一些实验 ( 本章及后续章节的实验 ) 可能有不完善的地方, 欢迎读者向我们反馈 9.1 跑马灯本实验将

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震莫
3 years ago
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1 第 9 章 ZedBoard 入门前面大家已经对 ZYNQ 架构以及相应的开发工具有一定的认识, 接下来我们将带领大家来一起体验 ZYNQ, 体验软硬件协同设计的魅力由于时间的关系, 下面的一些实验 ( 本章及后续章节的实验 ) 可能有不完善的地方, 欢迎读者向我们反馈 9.1 跑马灯本实验将指导大家使用 Vivado 集成设计环境创建本书的第一个 Zynq 设计这里, 我们使用跑马灯这个入门实验来向大家介绍 Vivado IDE 的 IP Integrator 环境, 并在 Zedboard 上实现这个简单的 Zynq 嵌入式系统之后, 我们将会使用 SDK 创建一个简单的软件应用程序, 并下载到 Zynq 的 ARM 处理器中, 对在 PL 端实现的硬件进行控制本实验我们分为三个小节来向大家进行介绍 : 第一节我们将使用 Vivado IDE 创建一个工程在第一节的基础上, 第二节我们将继续构建一个 Zynq 嵌入式处理系统, 并将完成后的硬件导入到 SDK 中进行软件设计最后一节我们将使用 SDK 编写 ARM 测试应用程序, 并下载到 ZedBoard 上进行调试实验环境 :Windows 7 x64 操作系统, Vivado2013.4,SDK Vivado 工程创建 1) 我们可以通过双击桌面 Vivado 快捷方式, 或者浏览 Start > All Programes > Xilinx Design Tools > Vivado > Vivado 来启动 Vivado. 2) 当 Vivado 启动后, 我们可以看到图 9-1 的 Getting Started 页面图 9-1 Vivado 开始界面

3) 选择 Create New Project 选项, 图 9-2 所示的 New Project 向导将会打开, 点击

first_zynq_design 作为 Project name, 选择 C:/XUP/Zed 作为 Project

9-3 Project Name 对话框 5) 在 Project Type 对话框中, 选择 RTL Project, 确保

2 3) 选择 Create New Project 选项, 图 9-2 所示的 New Project 向导将会打开, 点击 Next 图 9-2 New Project 对话框 4) 在 Project Name 对话框中, 输入 first_zynq_design 作为 Project name, 选择 C:/XUP/Zed 作为 Project location, 确保 Create project subdirectory 被勾选上, 如图 9-3, 点击 Next 图 9-3 Project Name 对话框 5) 在 Project Type 对话框中, 选择 RTL Project, 确保 Do not specify sources at this time 选项没有被勾选, 如图 9-4, 点击 Next 图 9-4 Project Type 对话框

添加源文件 7) 在 Add Existing IP 对话框中, 点击 Next 8) 在 Add Constraints 对话框中, 点击 Next 9) 在 Default Part 对话框中, 在

3 6) 在 Add Source 对话框中, 选择 Verilog 作为目标语言, 如果你对 VHDL 熟悉的话, 你也可以选择 VHDL, 如果这里你忘记了选择, 在工程创建完成后, 也可以在工程设置中选择你熟悉的 HDL 语言如果你已经有了源文件, 在这里就可以选择 Add file 或者 Add directory 进行添加, 由于我们没有任何的源文件, 所以这里我们直接点击 Next 即可, 如图 9-5 图 9-5 添加源文件 7) 在 Add Existing IP 对话框中, 点击 Next 8) 在 Add Constraints 对话框中, 点击 Next 9) 在 Default Part 对话框中, 在 Specify 框中选择 Boards 选项, 在下面的 Board 列表中选择 ZedBoard Zynq Evaluation and Development Kit, 点击 Next, 如图 9-6 图 9-6 芯片选择

10) 在 New Project Summary 对话框中, 点解 Finish 完成工程创建, 至此, 我们已经使用 Vivado 创建了一个 Zynq 设计的工程框架, 图 9-7 为 Vivado 的工程界面, 在第四章我们已经对该界面进行过介绍, 如果还不熟悉的读者再回到前面复习一下下面我将使用 Flow Navigator 的 IP Integrator

4 10) 在 New Project Summary 对话框中, 点解 Finish 完成工程创建, 至此, 我们已经使用 Vivado 创建了一个 Zynq 设计的工程框架, 图 9-7 为 Vivado 的工程界面, 在第四章我们已经对该界面进行过介绍, 如果还不熟悉的读者再回到前面复习一下下面我将使用 Flow Navigator 的 IP Integrator 功能完成第二节的嵌入式系统设计图 9-7 Vivado 工程界面在 Vivado 中创建 Zynq 嵌入式系统这一节我们将创建一个简单的 Zynq 嵌入式系统, 该系统使用 Zynq PL 部分实现一个通用 I/O 控制器 (GPIO), 控制器同 ZedBoard 上的 8 个 LED 相连接, 并且通过 AXI 总线连接到 PS 端, 这样我们就可以通过将要在第三小节中实现的 ARM 应用程序来对 LED 进行控制系统结构图如图 9-8 所示 ZYNQ PS AXI ZYNQ PL AXI GPIO Development Board 图 9-8 系统结构图 1) 创建一个 Block Design 在 Flow Navigator 窗口中展开 IP Intergrator, 选择 Create Block Design, 如图 9-9

图 9-9 创建 Block Design 2) 在 Block Design 对话框中输入 zynq_system_1 作为 Design name, 如图 9-10, 点击 OK 继续图 9-10 输入设计名称这时在 workplace 区域将会打开 IP Integrator 的图表画布, 我们将在这个空白区域中像画画一样的构建自己的系统在前面我们说过, 这里操作的最小单位是 IP

9-11 4) 这时一个 IP 核列表将会弹出, 在 Search 一栏输入 Zynq, 在搜索结果列表中双击 ZYNQ7 Processing System 添加 PS 端的 IP 核到画布中, 如图 9-12 所示由于我们使用的是 ZedBoard, 这一步完成后 Vivado 会对 Zynq 处理器进行相应的配置同时在 IDE 的下面, 选择 TCL Console

5 图 9-9 创建 Block Design 2) 在 Block Design 对话框中输入 zynq_system_1 作为 Design name, 如图 9-10, 点击 OK 继续图 9-10 输入设计名称这时在 workplace 区域将会打开 IP Integrator 的图表画布, 我们将在这个空白区域中像画画一样的构建自己的系统在前面我们说过, 这里操作的最小单位是 IP 核,Xilinx 官方还有一些第三方机构给我们提供了很多的免费 IP 核, 我们可以直接在这里添加使用, 当然, 用户也可以自定义自己的 IP 核, 然后添加到工程中使用, 或者提供给其他用户使用, 在 13 章第一节我们将会向大家介绍如何制作自己的 IP 核 3) 在空白画布中, 右键空白区域, 并选择 Add IP 选项, 或者点击画布最上方的绿色提示信息中的 Add IP 链接, 如图 ) 这时一个 IP 核列表将会弹出, 在 Search 一栏输入 Zynq, 在搜索结果列表中双击 ZYNQ7 Processing System 添加 PS 端的 IP 核到画布中, 如图 9-12 所示由于我们使用的是 ZedBoard, 这一步完成后 Vivado 会对 Zynq 处理器进行相应的配置同时在 IDE 的下面, 选择 TCL Console 你将看到如下的信息, 其实我们在 Vivado 图形化界面所做的所有操作都将转化为 TCL 命令来执行 Startgroup create_bd_cell -type ip -vlnv xilinx.com:ip:processing_system7:5.3 processing_system7_0 create_bd_cell: Time (s): cpu = 00:00:04 ; elapsed = 00:00:06. Memory (MB): peak = ; gain = endgroup

图 9-11 添加 IP 图 9-12 添加 PS IP 核在空白画布中, 我们可以看到 ZYNQ7 Processing System 被以图形化的方式添加进来, 当前的 IP 模块是一个初始化界面, 如果我们要使这个模块能在 ZedBoard 工作起来, 我们必须要对其进行一些配置, 下面我们就看一下如何在 Vivado 下对

模块的详细配置列表 Zynq Block Design 页面显示了 ZYNQ7 Processing System 的总体概貌, 我们可以通过点击绿色部分对相应的模块进行查看或者配置 ;PS-PL Configuration 页面提供了 PS 到 PL 的相关接口配置信息以及 PS 部分一些配置信息 ;Peripheral I/O

6 图 9-11 添加 IP 图 9-12 添加 PS IP 核在空白画布中, 我们可以看到 ZYNQ7 Processing System 被以图形化的方式添加进来, 当前的 IP 模块是一个初始化界面, 如果我们要使这个模块能在 ZedBoard 工作起来, 我们必须要对其进行一些配置, 下面我们就看一下如何在 Vivado 下对 ZYNQ7 Processing System 这个 IP 核进行配置 5) 双击 ZYNQ7 Processing System 模块, 打开其配置界面, 如图 9-13 所示, 首先先来熟悉一下这个界面 Documentation: 提供该 IP 模块相关的文档帮助 Page Navigator: 这里提供了该 IP 模块的详细配置列表 Zynq Block Design 页面显示了 ZYNQ7 Processing System 的总体概貌, 我们可以通过点击绿色部分对相应的模块进行查看或者配置 ;PS-PL Configuration 页面提供了 PS 到 PL 的相关接口配置信息以及 PS 部分一些配置信息 ;Peripheral I/O Pins 页面主要是对一些通过外设接口的配置 ;MIO Configuration 页面主要是对 MIO 以及 EMIO 的分配控制 Clock Configuration 页面主要是对 PS 端时钟资源的配置及管理 DDR Configuration 页面主要是对 DDR 控制器一些参数的配置 Interrupts 页面主要是对中断进行配置管理

Presets: 这里主要提供了一些开发板的预定义配置功能,Vivado 将会按照已经设置好的配置信息来对该 IP 核进行配置, 而不需要我手动的来配点击该按钮, 我们可以看到 Vivado 现在已经支持的开发板有 Microzed ZC702 ZC706 ZedBoard 以及一个 Default 配置选项 Import XPS Settings: 这个功能主要是将 XPS 中的 ZYNQ7

7 Presets: 这里主要提供了一些开发板的预定义配置功能,Vivado 将会按照已经设置好的配置信息来对该 IP 核进行配置, 而不需要我手动的来配点击该按钮, 我们可以看到 Vivado 现在已经支持的开发板有 Microzed ZC702 ZC706 ZedBoard 以及一个 Default 配置选项 Import XPS Settings: 这个功能主要是将 XPS 中的 ZYNQ7 Processing System 的配置信息导入进来, 其实就是导入一个 xml 文件图 9-13 ZYNQ7 Processing System 界面由于我们使用的是 ZedBoard 开发板, 且只用到 Vivado 提供的默认配置, 所以这里选择 Presets > Zedboard, 点击 OK 来完成对 ZYNQ7 Processing System 的配置下一步我们将要连接 PS 端的 DDR 与 FIXED_IO 接口到顶层接口 6) 左建选择 ZYNQ7 Processing System 模块上的 DDR 接口, 当光标变成笔装的时候右键并选择 Make External, 如图 9-14, 对于 FIXED_IO 使用同样的方法注 :5 6 两步更加简单的方法是点击 Diagram 顶端的 Run Block Automation 设计协助链接来完成对 ZYNQ7 Processing System IP 核的配置并将 DDR 与 FIXED_IO Make External, 如图 9-15 所示当我们选择 /processing_system7_0 的时候, 相应的 IP 核图形界面会变成高亮

Interface 操作图 9-15 Run Block Automation-ZYNQ 现在我们已经完成了 ZYNQ7 Processing System IP 核的添加并对其进行了配置, 你的 Block Design 应该如图 9-16 所示

8 显示, 表示其已被选中, 并将会被自动配置在弹出的 Run Block Automation 对话框中确保 Apply Board Preset 被勾选, 否则其只会将 DDR 与 FIXED_IO 连接到顶层端口, 而不会对 ZYNQ7 进行默认配置如果你在手动完成了 ZYNQ7 的配置又要使用 Run Block Automation 这个功能, 那么一定要确保 Apply Board Preset 没有被选中, 否则它将会使用默认配置来覆盖你原来的配置图 9-14 Make External Interface 操作图 9-15 Run Block Automation-ZYNQ 现在我们已经完成了 ZYNQ7 Processing System IP 核的添加并对其进行了配置, 你的 Block Design 应该如图 9-16 所示下面我将添加 AXI GPIO IP 核到系统中, 该 IP 核被放在 PL 端, 通过 AXI 总线同 ARM 相连接, 并通过 GPIO 接口控制 ZedBoard 上的 8 个 LED 小灯我们将使用 IP Integrator 的设计协助工具来将 AXI GPIO 连接到 PS 端

这时我们可以看到有两个新的 IP 模块自动被添加了进来 : Processor System Reset: 这个 IP 提供一个定制化的 Reset 功能, 包括所有外设, 互联以及处理器生 AXI Interconnect: 提供 AXI 总线互联控制, 它将 PL 端外设同 PS 端连接起来 9)

9 图 9-16 ZYNQ7 Processing System 外部连接 7) 右键 Diagram 窗口的空白区域, 在弹出的菜单列表中选择 Add IP 选项, 在搜索栏中输入 GPIO, 并在搜索结果列表中双击 AXI GPIO 将该 IP 添加到系统中 8) 在 Diagram 窗口顶部点击 Run Connection Automation 链接, 并选择 /axi_gpio_0/s_axi 选项, 这时我们可以看到 GPIO IP 核的 S_AXI 接口被高亮显示, 如图 9-17, 点击 OK 完成图 9-17 Run Connection Automation-GPIO 这时我们可以看到有两个新的 IP 模块自动被添加了进来 : Processor System Reset: 这个 IP 提供一个定制化的 Reset 功能, 包括所有外设, 互联以及处理器生 AXI Interconnect: 提供 AXI 总线互联控制, 它将 PL 端外设同 PS 端连接起来 9) 同样点击 Run Connection Automation 链接, 并选择 /axi_gpio_0/gpio,run Connection Automation 对话框将被打开, 在 Select Board Interface 的下拉菜单中选择 leds_8bit 选项, 点击 OK, 如图 9-18 所示

Connect System 11) IP Integrator 将会自动为挂在 AXI 总线上的 IP 设备分配地址空间, 这样我们才可以通过 ARM 寻址到 PL 端的逻辑设备选择 Address Editor 选项, 并展开 Data, 如图

10 图 9-18 Run Connection Automation-GPIO 注 : 这里需要注意, 当我们使用如上的方式来对 GPIO Make External 时,Vivado 会自动在系统中添加约束文件, 将 GPIO 连接到 ZedBoard 的 LED 引脚上, 但是如果我们是手动配置 IP 核并 Make External 的话, 请一定要自己添加相应的 LED 约束文件, 否则将会发生错误 10) 如图 9-19 所示, 为我们到这一步应该看到的模块连接界面图 9-19 Module Connect System 11) IP Integrator 将会自动为挂在 AXI 总线上的 IP 设备分配地址空间, 这样我们才可以通过 ARM 寻址到 PL 端的逻辑设备选择 Address Editor 选项, 并展开 Data, 如图 9-20, 可以看到 IP Integrator 已经为 AXI GPIO 分配了 64K 的地址空间, 基地址为 0x 由于 ARM 是统一编址的, 所以我们在编写 ARM 程序的时候就可以像读写内存一样直接对该地址进行读写, 从而实现对该 IP 核的控制

图 9-20 地址编辑器 12) 保存工程 :Ctrl + S 13) 在 Diagram 窗口的左面工具栏中选择 Validate Design 按钮检测设计的有效性, 这个操作将会调用一次 DRC 检测, 如果检测正确, 一个 Validation successful 对话框将会弹出, 否则根据错误信息进行改正, 点击 OK 完成设计有效性检测至此我们的系统已经设计完成,

Block Design 的 HDL 源文件以及相应端口的约束文件 16) 继续右键 zynq_system_1, 选择 Create HDL Wrapper, 保持默认选项, 点击 OK 关闭 Create HDL Wrapper 对话框这里,Vivado 会为我们完成的 IP 子系统生成一个顶层文件, 这样我们就可以该系统进行综合实现并生成 bit 流了 17) 在 Flow

11 图 9-20 地址编辑器 12) 保存工程 :Ctrl + S 13) 在 Diagram 窗口的左面工具栏中选择 Validate Design 按钮检测设计的有效性, 这个操作将会调用一次 DRC 检测, 如果检测正确, 一个 Validation successful 对话框将会弹出, 否则根据错误信息进行改正, 点击 OK 完成设计有效性检测至此我们的系统已经设计完成, 下面我们将设计完成 Block Design 生成可以综合的 HDL 设计文件 14) 在 Source 窗口中, 选择 Sources 选项, 右键 Block 设计 zynq_system_1, 选择 Generate Output Products, 如图 9-21 图 9-21 生成 HDL 文件 15) 在弹出的对话框中直接点击 Generate 这一步将会生成 Diagram Block Design 的 HDL 源文件以及相应端口的约束文件 16) 继续右键 zynq_system_1, 选择 Create HDL Wrapper, 保持默认选项, 点击 OK 关闭 Create HDL Wrapper 对话框这里,Vivado 会为我们完成的 IP 子系统生成一个顶层文件, 这样我们就可以该系统进行综合实现并生成 bit 流了 17) 在 Flow Navigator 中, 展开 Program and Debug, 点击 Generate Bitstream, 这时 No Implementation Result Available 对话框被打开, 点击 YES, 如图 ) 当 bit 流生成完成,Bitstream Generation successful completed 对话框被打开, 选择 Open Implementation Design 对话框, 点击 OK 完成, 如图 9-23 所示当 bit 流生成完成后, 在 Vivado 中最后的工作就是要将我们的设计导入到 SDK 中, 然后对 ARM 进行编程, 控制 ZedBoard 上的 LED 灯, 实现我们这次实验的目的

12 图 9-22 生成 bit 流图 9-23 打开实现设计 19) 在 IP Integrator 下点击 Open Block Design, 选择 zynq_system_1.bd, 重新打开前面我们创建的 Block Design, 如图 9-24 图 9-24 打开 Block Design

13 20) 选择 File > Export > Export Hardware for SDK.,Export Hardware for SDK 对话框将被打开, 确保 Include bitstream 和 Launch SDK 两个选项被选中, 如图 9-25, 点击 OK 图 9-25 将硬件设计导入到 SDK 注意 : 这里我们要导入的 Source 是 Block Design, 所以必须要先将 zynq_system_1.bd 打开, 否则会出现错误 ; 要想将 bitstream 导入到 SDK, 我们必须先打开 implementation design, 否则这里的 Include Bitstream 将会是 disable 的到此, 我们在 Vivado 下的工作就完成了, 如果没有出现错误, 说明我们的硬件工程总体上是没有问题的下面一节我们将在 SDK 中创建一个简单的应用程序, 来完成软硬件协同设计中的软件部分 SDK 应用程序编写这一节我们将讲解如何使用 SDK 来创建一个简单的软件应用程序, 并使用该程序来对 ZedBoard 上的 LED 进行控制前面我们已经看到, 系统已经为 AXI GPIO 分配了一个地址空间, ARM 处理器通过访问该地址空间中的寄存器就可以对 GPIO 进行控制寄存器, 从而达到控制 ZedBoard 上的 LED 如果你是接着来做这一节实验的话, 当你完成最后一步的时候,SDK 就会自动的启动了, 否则我们可以通过浏览 Start > All Programs > Xilinx Design Tools > Vivado > SDK > Xilinx SDK 来启动 SDK, 并将 Workspace 定位到 : C:\XUP\Zed\first_zynq_design\first_zynq_design.sdk\SDK\SDK_Export 当 SDK 打开后我们就可以创建自己的应用程序了 1) 选择 File > New > Application Project 2) 在 Application Project 对话框中输入 Marquee 作为 Project Name, 其他的保持默认设置, 如图 9-26, 点击 Next

14 图 9-26 新建 SDK 工程 3) 在 Templates 对话框中, 选择 Empty Application, 这里我们创建一个空工程, 如图 9-27 所示, 点击 Finish 完成工程创建图 9-27 创建一个空白模版

15 4) 当工程编译完成,SDK 会自动打开 System.mss 文件, 该文件存在于我们的板级支持包文件夹 Marquee_bsp 下这个文件提供了系统中所有的外设详细信息,Documentation 和 Example 提供了该外设很详细的设计参考, 包括相应的一些重要的数据结构以及 API, 或一些可用的参考例程, 如图 9-28 图 9-28 System.mss 文件 5) 选择 File > New > Source File, 在弹出的对话框中点击 Browse 按钮, 选择 Marquee/src 作为 Source Folder, 在 Source File 输入框中输入 Marquee.c, 点击 Finish 完成 Source File 的添加, 如图 9-29

图 9-29 新建 Source File 6) 下面我们来编写 Marquee.c, 具体代码如下所示 #include "xparameters.h" /* Peripheral parameters */ #include "xgpio.h" /* GPIO data struct and APIs */ #include "xil_printf.

16 图 9-29 新建 Source File 6) 下面我们来编写 Marquee.c, 具体代码如下所示 #include "xparameters.h" /* Peripheral parameters */ #include "xgpio.h" /* GPIO data struct and APIs */ #include "xil_printf.h" #include "xil_cache.h" #define GPIO_BITWIDTH 8 /* This is the width of the GPIO */ #define GPIO_DEVICE_ID XPAR_AXI_GPIO_0_DEVICE_ID //device id #define LED_DELAY /* times delay*/ #define LED_MAX_BLINK 0x1 /* Number of times the LED Blinks */ #define LED_CHANNEL 1 /* GPIO channel*/ #define printf xil_printf /* A smaller footprint printf */ XGpio Gpio; /* The Instance of the GPIO Driver */ XGpio GpioOutput; /* The driver instance for GPIO Device configured as O/P */ int GpioMarquee (u16 DeviceId, u32 GpioWidth) { volatile int Delay; u32 LedBit; u32 LedLoop; int Status; /* * Initialize the GPIO driver so that it's ready to use, * specify the device ID that is generated in xparameters.h */ Status = XGpio_Initialize(&GpioOutput, DeviceId); if (Status!= XST_SUCCESS) { return XST_FAILURE; } //Set the direction for all signals to be outputs XGpio_SetDataDirection(&GpioOutput, LED_CHANNEL, 0x0); // Set the GPIO outputs to low

$XGpio_DiscreteWrite(&GpioOutput, LED_CHANNEL, 0x0); for (LedBit = 0x0; LedBit < GpioWidth; LedBit++) { for (LedLoop = 0; LedLoop < LED_MAX_BLINK; LedLoop++) { //Set the GPIO Output to High$

17 XGpio_DiscreteWrite(&GpioOutput, LED_CHANNEL, 0x0); for (LedBit = 0x0; LedBit < GpioWidth; LedBit++) { for (LedLoop = 0; LedLoop < LED_MAX_BLINK; LedLoop++) { //Set the GPIO Output to High XGpio_DiscreteWrite(&GpioOutput, LED_CHANNEL, 1 << LedBit); //Wait a small amount of time so the LED is visible for (Delay = 0; Delay < LED_DELAY; Delay++); //Clear the GPIO Output XGpio_DiscreteClear(&GpioOutput, LED_CHANNEL, 1 << LedBit); // Wait a small amount of time so the LED is visible for (Delay = 0; Delay < LED_DELAY; Delay++); } } return XST_SUCCESS; } int main(void) {//Application start /* loop forever*/ while(1){ u32 status; status = GpioMarquee (GPIO_DEVICE_ID,GPIO_BITWIDTH); if (status == 0) printf("sucess!.\r\n"); else printf("failed.\r\n"); } return XST_SUCCESS; } 7) 保存工程, 等待编译结束该程序以 main 函数开始, 之后进入一个无限循环, 然后不断的调用 GpioMarquee 函数 Xgpio_Initialize 函数在 gpio.h 中被定义, 它的功能是对 XGpio 句柄进行初始化,XPAR_AXI_GPIO_0_DEVICE_ID 在 xparameters.h 文件中被定义, 该文件是 Vivado IDE 自动生成并导入到 SDK 中的, 它包含了所有的系统硬件设备参数 XGpio_SetDataDirection(&Gpio, LED_CHANNEL, 0xFF) 函数设置 GPIO 指定通道的 I/O 方向 XGpio_DiscreteWrite(&GpioOutput, LED_CHANNEL, 0x0) 函数将数据写入到设置好的通道中 8) 将 ZedBoard 同 PC 机相连接, 插上串口线与 Jtag 线, 如果是第一次连接请等待一段时间, 操作系统会自动安装所需的驱动单击 Xilinx Tools > Program FPGA 将 bit 流写入 FGPA 中右键工程目录中的 Marquee 目录, 选择 Run As > Run Configurations, 设置 STDIO Connection 为相应的串口, 如图 9-30 图 9-30 设置串口, 运行程序

18 9) 选择 Run As > Launch on Hardware 将程序下载到 ZedBoard 上运行, 稍等片刻我们可以看到 Console 窗口中不断的打印 SUCCESS! 此时 ZedBoard 上的跑马灯已经运行了起来图 9-31 运行程序, 查看结果 10) 如果到了这一步, 恭喜你, 你已经掌握了 ZYNQ 软硬件协同设计的基本流程这对于一个入门者来说是至关重要的, 就像我们刚学 C 语言时候运行出 Hello World 程序一样, 是多么的让人振奋 ZYNQ 软硬件协同设计的基本流程如下所示安装 Xilinx 设计工具 Vivado 创建工程框架 PlanAhead:Build RTL/IP XPS 构建 Block Design 创建系统顶层文件及约束文件 :Configure PS :Add/Integrate IP :Generate Bitstream :Export to SDK 综合实现生成 Bitstream 导入到 SDK SDK 构建并编译软件应用程序 Target Platform 图 9-32 ZYNQ 设计流程

9.2 ZYNQ 嵌入式系统调试方法在 ZYNQ 的软硬件协同设计中肯定会遇到各种问题, 这时需要我们有个很好的方法来对系统进行 Debug 在第四章中我们已经介绍了 Vivado 环境下的一些常用 Debug 核以及 Vivado 自带的逻辑分析器, 现在我们将用一个简单的事例来说明如何在 Vivado 下对我们的系统进行调试我们将分两个小节来对对这一问题进行概述第一节讲述如何在

19 9.2 ZYNQ 嵌入式系统调试方法在 ZYNQ 的软硬件协同设计中肯定会遇到各种问题, 这时需要我们有个很好的方法来对系统进行 Debug 在第四章中我们已经介绍了 Vivado 环境下的一些常用 Debug 核以及 Vivado 自带的逻辑分析器, 现在我们将用一个简单的事例来说明如何在 Vivado 下对我们的系统进行调试我们将分两个小节来对对这一问题进行概述第一节讲述如何在 Vivado 下建立硬件调试环境第二节将会介绍 SDK 使用, 并使用 SDK+Vivado 进行系统调试 Vivado 硬件调试 1) 这里, 我们将继续 9.1 节所构建的工程, 使用插入 Netlist 的方法对系统进行 Debug 将 C:\XUP\Zed\ 下的 first_zynq_design 文件夹复制到当前目录下并将其重命名为 zynq_debug 如图 9-33 所示图 9-33 新建工程 2) 进入 zynq_debug 目录, 双击 first_zynq_design Vivado 工程文件打开 first_zynq_design 工程主界面 3) 点击 Open Block Design, 选择 zynq_system_1.bd, 打开 Block Design, 如图 9-34 图 9-34 打开 Block Design 4) 选择 axi_gpio_0_gpio 接口连接, 右键并选择 Make Debug, 当综合完成后, 系统会自动将被标记的连接线的 Netlist 插入, 如图 ) 此时我们可以看到该接口连接被打上了 debug 标志如图 ) 用同样的方法将 M00_AXI 接口与 S00_AXI 接口之间的连接线也进行 Make Debug, 如图 9-37 所示 7) 保存工程 8) 点击 Run Synthesis 重新对系统进行综合 9) 当综合结束后会弹出 Synthesis successfully completed 对话框, 选择 Open Synthesized Design 选项查看综合结果, 点击 OK, 如图 9-38

20 图 9-35 Make Debug 图 9-36 GPIO Debug 图 9-37 AXI 总线 Debug 图 9-38 Open Synthesized Design

10) 如果 Debug 窗口没有打开, 点击 IDE 工具栏中的 Layout selector, 并在下拉菜单中选择 Debug

Debug 窗口, 该窗口列出了我们在第四步到第六步中标记的 Debug Net 在 Netlist 窗口中我们也能看到相应的 Net

不过这里我们什么都不做, 如图 9-40 9-41 图 9-40 取消 Debug 图 9-41 Netlist Make Debug

21 10) 如果 Debug 窗口没有打开, 点击 IDE 工具栏中的 Layout selector, 并在下拉菜单中选择 Debug 选项来打开 Debug 窗口, 如图 3-39 图 9-39 打开 Debug 窗口 11) 在 IDE 下方我们可以看到打开后的 Debug 窗口, 该窗口列出了我们在第四步到第六步中标记的 Debug Net 在 Netlist 窗口中我们也能看到相应的 Net 也被标记了, 这里我们还可以对被标记的 Net 取消 Debug, 也可以将新的 Net 插入 Debug 窗口, 不过这里我们什么都不做, 如图图 9-40 取消 Debug 图 9-41 Netlist Make Debug 注 : 在 Debug 窗口中的 Net 现在的状态仍然是 unassigned, 所以现在我们要添加一个 Debug IP 核来将这些 Net 连接上去

12) 在 Debug 窗口的工具栏上, 选择 Set Up Debug, 打开 Set Up Debug 向导,

Next 14) 在 Specify Net to Debug 对话框中, 选择 Clock Domain

图 9-43 关联 Clock 15) 在弹出的 Select Clock Domain 对话框中选择

22 12) 在 Debug 窗口的工具栏上, 选择 Set Up Debug, 打开 Set Up Debug 向导, 如图 9-42 图 9-42 Set Up Debug 13) 在 Set Up Debug 对话框中点击 Next 14) 在 Specify Net to Debug 对话框中, 选择 Clock Domain undefined 的 3 个选项并右键, 选择 Select Clock Domain 选项, 如图 9-43 图 9-43 关联 Clock 15) 在弹出的 Select Clock Domain 对话框中选择 zynq_system_1_i/processing_system7_0_ FCLK_CLK0, 如图 9-44 图 9-44 选择 Clock

23 16) 在 Trigger and Capture Modes 对话框中, 选择 Enable advanced trigger mode 和 Enable basic Capture mode 选项点击 Next 图 9-45 选择模式 17) 在 Setup Debug Summary 对话框中, 确保所有的信息如图 9-46 所示点击 Finish 图 9-46 Summary 18) 保存工程, 此时在 Source 窗口中的 Constraints 文件夹下会自动生成 Debug 相关的约束文件 zynq_system_1_wrapper.xdc 19) 在 Flow Navigator 窗口中点击 Generate Bitstream, 点击 Yes 当 No Implemetation Results Available 对话框弹出时, 等待 Generate Bitstream 完成 20) 当 Generate Bitstream completed 对话框弹出时, 保持默认选项, 点击 OK 打开 Implementation Design, 并在之后弹出的对话框中都点击 Yes

21) 按 9.1 节的方法将硬件设计导入到 SDK 中不要关闭 Vivado, 我们将在后面继续使用 9.2.2 使用 SDK 进行 ZYNQ debug 在 SDK 中对 ZYNQ 进行 Debug, 其实是对 ZYNQ 的 ARM 处理器进行 Debug, 在 ZYNQ 嵌入式系统中, 一般 PL 端的逻辑设备都被看成是 ARM 处理器的外设, 两者之间通过 AXI 总线接口进行通信

24 21) 按 9.1 节的方法将硬件设计导入到 SDK 中不要关闭 Vivado, 我们将在后面继续使用使用 SDK 进行 ZYNQ debug 在 SDK 中对 ZYNQ 进行 Debug, 其实是对 ZYNQ 的 ARM 处理器进行 Debug, 在 ZYNQ 嵌入式系统中, 一般 PL 端的逻辑设备都被看成是 ARM 处理器的外设, 两者之间通过 AXI 总线接口进行通信这样, 我们就可以通过软件的方式, 来实时对硬件流进行调试在 SDK 中已经集成了 GDB 工具我们可以很方便的对程序设置断点, 查看当前内存空间,ARM 寄存器以及对 ARM 进行单步调试这里我们将使用节导入的 SDK 工程为基础 1) 将 PC 机同 ZedBoard 连接起来 2) 选择 Xilinx Tools > Program FPGA 将 bit 文件下载到 ZedBoard 3) 在工程管理面板右键 Marquee 工程, 依次选择 Debug As > Launch On Hardware, 点击 Yes 关闭 Confirm Perspective Switch 对话框, 打开 SDK Debug 管理界面如图 9-46 所示图 9-47 SDK Debug 界面 4) 初始化状态, 程序指针指向 GpioMarquee 函数, 点击工具栏图标或者按进入 F5 键进入到 GpioMarquee 函数, 现在程序指针指向了 XGpio_Initialize 函数 5) 点击图标或者按下 F6 键执行下一条命令

25 6) 选择第一个 delay for 循环, 并在这一行前面的蓝色竖条上双击或者按下 Ctrl+Shift+B 设置断点如图 9-48 所示图 9-48 设置断点 7) 单击 Resume 按钮或者按下 F8 使程序运行到断点处, 此时我们的 ZedBoard 上的第一个小灯应该亮了起来继续点击 Resume 按钮, 可以依次点亮板子上的 8 个小灯 8) 在 Varibles 窗口中可以查看当前变量的值如图 9-49 图 9-49 查看变量 9) 在 Registers 窗口中可以查看 ARM 处理器内部寄存器的值如图 9-50 所示图 9-50 Register 10) 在 Memory 窗口可以查看内存空间的情况如图 9-51

图 9-51 Memory 现在我们已经知道了如何在 SDK 中进行一般的调试, 而且能够得到我们所预期的效果, 但是事情往往不是像我们想象的那么简单, 如果在第 7

决解这一问题的最好办法就是查看 AXI 总线是否有数据在流动, 所以前面我们所做的 Vivado Debug 工程就用到了请不要关闭 SDK, 且断点依然设置在相同的位置

Hardware Manager 12) 如果你的板子以此方式进行连接过, 请选择 open recent target 并选择相应的 target 即可, 否则点击 open

26 图 9-51 Memory 现在我们已经知道了如何在 SDK 中进行一般的调试, 而且能够得到我们所预期的效果, 但是事情往往不是像我们想象的那么简单, 如果在第 7 步的时候我们没有在 ZedBoard 上看到小灯被点亮, 那我们该怎么办? 决解这一问题的最好办法就是查看 AXI 总线是否有数据在流动, 所以前面我们所做的 Vivado Debug 工程就用到了请不要关闭 SDK, 且断点依然设置在相同的位置 11) 回到 Vivado IDE 界面在 Program and Debug 选项下点击 Open Hardware Manager 如图 9-52 图 9-52 Open Hardware Manager 12) 如果你的板子以此方式进行连接过, 请选择 open recent target 并选择相应的 target 即可, 否则点击 open a new hardware target, 并一直 Next, 最后 Finish 即可, 如图 9-53 图 9-53 open target 13) 由于我们已经在 SDK 中下载了 FPGA bit 流, 所以在 Hardware 面板中一个 ILA debug 核被系统检测到了如图 9-54

图 9-54 ILA core 检测注意 : 虽然我们可以在 Vivado 中对 FPGA 下载 Bitstream, 但请不要这样做, 经过我们的多次测试, 这样做会发生错误,Xilixn 官方的给出的决解方案是由于我们使用的 PS 端的时钟来接入 ILA, 所以要先在 SDK 中将 bit 流进行下载 14) 现在我们可以看到 Integrated Logic Analyzer

GPIO 的也是 0x01, 所以可以看出从 ARM 处理器写到 AXI GPIO 的数据被正确接收到了, 我们还可以看一下其他信号线的值, 做一些分析 17) 转到 SDK 界面中, 点击 Resume 按钮, 继续执行程序, 此时我们可以看到 led2 被点亮 18) 转到 VIvado 界面, 点击 Run Trigger Immediate 按钮, 查看状态改变后 GPIO

27 图 9-54 ILA core 检测注意 : 虽然我们可以在 Vivado 中对 FPGA 下载 Bitstream, 但请不要这样做, 经过我们的多次测试, 这样做会发生错误,Xilixn 官方的给出的决解方案是由于我们使用的 PS 端的时钟来接入 ILA, 所以要先在 SDK 中将 bit 流进行下载 14) 现在我们可以看到 Integrated Logic Analyzer 的窗口被打开, 如图 9-55 图 9-55Vivado 集成逻辑分析器窗口 15) 点击 Run Trigger Immediate 按钮来触发并捕捉 Debug probe 的数据 16) 在 Waveform 窗口中我们可以看到捕捉到的数据如图 9-56 所示这里我们注意到 GPIO 的值为 0x01, 说明第一个小灯是被点亮的, 同时 AXI 总线的 WDATA 的值同 GPIO 的也是 0x01, 所以可以看出从 ARM 处理器写到 AXI GPIO 的数据被正确接收到了, 我们还可以看一下其他信号线的值, 做一些分析 17) 转到 SDK 界面中, 点击 Resume 按钮, 继续执行程序, 此时我们可以看到 led2 被点亮 18) 转到 VIvado 界面, 点击 Run Trigger Immediate 按钮, 查看状态改变后 GPIO 的信号值, 如图 9-57 我们发现 0x01 变成了 0x02 19) 重复前面两步, 查看相应状态改变是否会引起相应的波形的变化, 并分析其原因 20) 至此, 我们在 Vivado 下对 ZYNQ 嵌入式系统的调试就讲到这里, 我们所讲的只是其中一个方法, Vivado 给我们提供多种方法对 ZYNQ 进行调试, 在第四章中我们也进行过简单的介绍, 详细的方法请参考 UG936 以及 UG908

28 图 9-56 Waveform 图 9-57 状态改变后的波形图

9.3 Booting Linux on ZedBoard 在第一章中我们带领大家体验了运行在 ZedBoard 上的 Linaro Ubuntu, 在第 7 章中我们介绍了 FSBL 引导程序, 并描述了 ZYNQ 下的 linux 启动过程大家也许会有很多疑问, 比如 FSBL 是怎么生成的, 如何来制作 BOOT.

29 9.3 Booting Linux on ZedBoard 在第一章中我们带领大家体验了运行在 ZedBoard 上的 Linaro Ubuntu, 在第 7 章中我们介绍了 FSBL 引导程序, 并描述了 ZYNQ 下的 linux 启动过程大家也许会有很多疑问, 比如 FSBL 是怎么生成的, 如何来制作 BOOT.BIN 启动镜像等等, 这里我们将为大家解答这些问题通过这一节的学习, 希望大家能够对 ZYNQ 下的 linux 启动过程有更深入的体会在 ZedBoard 中启动 Linux 有两种方式, 一种是将 ZedBoard 作为主设备来引导 Linux, 另一种则是将其作为从设备 Master Method: 这种方式是将启动镜像存储在非易失性存储器中, 如 QSPI NAND NOR flash 以及 SD 卡等 ARM 核从这些存储器中将启动镜像加载 PS 端, 并执行 boot 程序引导 linux 启动 Slave Method: 这种方式是将 PC 机作为主机, 通过 Jtag 或者网络将启动镜像加载到内存下面我们分别对从 SD 卡启动和从 QSPI 启动 linux 进行介绍首先得准备以下几个文件, 你可以直接从获取 fsbl_zynq.elf: FSBL 镜像文件, 用于创建 BOOT.BIN, 将在介绍 zynq_system_wrapper.bit: 硬件工程文件, 用于创建 BOOT.BIN u-boot.elf: linux BootLoader, 用于创建 BOOT.BIN, 将在 13 章进行介绍 uimage: Linux 内核镜像, 通过 U-boot 加载到内存, 将在 13 章进行介绍 uramdisk.image.gz: linux 文件系统, 通过 U-Boot 加载到内存, 将在 13 章进行介绍 devicetree.dtb:linux 系统设备树文件, 通过 U-boot 加载到内存, 将在 13 章介绍创建 FSBL.elf 1) 浏览 Start > All Programs > Xilinx Design Tools > Vivado > SDK >Xilinx SDK 启动 SDK, 设置 Workspace 为 9.1 节生成的 SDK_Export 目录, 如图 9-58 所示图 9-58 导入 SDK 工程

30 2) 在 SDK 中, 依次选择 File > new > Application Project, 在弹出的 Application Project 对话框中输入 fsbl_zynq 作为 Project Name, 其他选项保持默认设置, 点击 Next 3) 在 Templated 对话框中选择 Zynq FSBL 作为模版, 点击 Finish 完成工程创建, 如图 9-58 SDK 在工程浏览器中创建了 fsbl_zynq 应用工程以及 fsbl_zynq_bsp 板级支持包工程 SDK 将会自动构建工程, 并生成 fsbl_zynq.elf 文件图 9-58 选择 fsbl 模版从 SD 卡启动 linux 1) 将需要的 3 个文件拷贝到同一个文件夹中, 在上面的链接中我们也给出了这 3 个文件, 如图 9-59 所示图 9-59 准备需要的文件 2) 在 SDK 的菜单栏中选择 Tools > Create Zynq Boot Image 在弹出来的 Create Zynq Boot Image 对话框中将 Bit file path 设置为第一步 3 个文件所在的文件夹路径, 并在 Boot image partition 面板中点击 Add 按钮相继添加这 3 个文件, 这里一定要注意, 我们添加文件的顺

序必须按照 fsbl_zynq.elf > zynq_system_1_wrapper.bi > u-boot.elf 的顺序, 否则系统将不能够正常启动, 添加的过程中保持默认设置即可, 同时 Output path 也保持默认设置即可, 点击 Create Image 按钮生成.bin 文件, 如图 9-60 所示图 9-60 建立 SD 卡启动镜像文件 BOOT.

31 序必须按照 fsbl_zynq.elf > zynq_system_1_wrapper.bi > u-boot.elf 的顺序, 否则系统将不能够正常启动, 添加的过程中保持默认设置即可, 同时 Output path 也保持默认设置即可, 点击 Create Image 按钮生成.bin 文件, 如图 9-60 所示图 9-60 建立 SD 卡启动镜像文件 BOOT.bin 3) 这时, 我们在该文件夹下可以看到有个 output.bin 文件生成了, 将其重命名为 BOOT.BIN 4) 将 BOOT.BIN uimage uramdisk.image.gz devicetree.dtb 几个文件拷贝到 SD 卡 FAT 分区提示 : 这里千万不要改变这几个文件的文件名,u-boot 在 SD 卡中搜索这些文件名, 进而启动系统 5) 按照节内容设置 ZedBoard 跳线以及连接 ZedBoard 串口到 PC 机 6) 启动 ZedBoard, 观察串口终端的打印信息当 Zynq> 提示符在串口终端上显示时, 说明 Linux 已经在 ZedBoard 上启动了, 如图 9-61

图 9-61 启动 linux 9.3.3 从 QSPI 启动 Linux 1) 将所需的文件拷贝到同一个文件夹, 为了方便, 将 SDK_Export/hw_platform_0/ps7_init.

ZedBoard 的 JP7-11 全部为 0, 从 Jtag 启动 MIO02-06:000000 2) 连接 ZedBoard 与 PC 机, 启动 ZedBoard, 打开串口终端, 设置波特率为 115200 3)

32 图 9-61 启动 linux 从 QSPI 启动 Linux 1) 将所需的文件拷贝到同一个文件夹, 为了方便, 将 SDK_Export/hw_platform_0/ps7_init.tcl 文件也拷贝到同以文件夹, 如图 9-62 以下操作 XMD% 提示符表示在 XMD 窗口中,zynqboot> 提示符表示在串口终端中,bash$ 表示在 linux 系统中图 9-62 准备制作文件 1) 设置 ZedBoard 的 JP7-11 全部为 0, 从 Jtag 启动 MIO02-06: ) 连接 ZedBoard 与 PC 机, 启动 ZedBoard, 打开串口终端, 设置波特率为 ) 选择 Start > All Programs > Xilinx Design Tools >Vivado > SDK > Xilinx Microprocessor Debugger 启动 XMD 窗口 4) 手动编写.bif 文件

33 XMD% cd C:/XUP/boot/qspi/ XMD% notepad qspi_boot_image.bif 5) 在记事本中如下输入其中的 offset 的值是根据 u-boot 源码中的配置文件的值来设定的 the_rom_image: { [bootloader] fsbl_zynq.elf u-boot.elf [offset = 0x100000] uimage.bin [offset = 0x600000] devicetree.dtb [offset = 0x620000] uramdisk.image.gz } 6) 生成 boot.bin 文件 XMD% bootgen image qspi_boot_image.bif o i boot.bin 7) 连接并初始化 ARM XMD% connect arm hw XMD% source ps7_init.tcl XMD% ps7_init 8) 加载 u-boot.elf 到 QSPI Flash XMD% dow u-boot.elf 9) 将 boot.bin 先存放到内存 0x 处, 这个过程大概需要 5 分钟左右 XMD% dow -data boot.bin 0x ) 执行 U-boot XMD% con 11) 在串口终端中, 当 u-boot 在读秒的时候按下任意键进入 u-boot 命令行模式 12) 在 u-boot 命令行模式中, 对 QSPI 进行初始化 Zynq-boot> sf probe Zynq-boot> sf erase 0 0x ) 将 DDR 0x 处的 u-boot.bin 拷回 QSPI 的 0x0 处 Zynq-boot> sf write 0x xFFFFFF 14) 烧写 QSPI 完毕, 关闭 ZedBoard 电源 15) 设置 JP7-11 跳线从 QSPI 启动 MIO02-06: ) 连接串口终端, 启动 ZedBoard 17) 观察终端打印信息, 当出现 Zynq> 提示符时, 说明系统启动完成

34 这里需要注意几点在制作 boot.bin 的时候是不能够加入.bit 文件的否则 bootgen 命令会出错由于我们在启动 linux 的时候还未对 FPGA 进行配置, 故而我们的 devicetree 中是不能够有 PL 端的设备描述的, 否则内核不能够启动我们可以将 bitstream 放到文件系统中, 当 linux 系统启动后使用如下命令对 ZYNQ 进行配置即可 bash$ cat system.bit > /dev/xdevcfg

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untitled niosii H:\DB2005\project\niosDK\Example\NiosSmall QuartusII4.2 File -> New Project Wizard Diectory,Name,Top-Level Entity Add Files EDA Tools Setting Finish, OK H:\DB2005\project\niosDK\Example\NiosSmall