Cyclone V器件中的收发器协议配置

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1 4 订阅 专用收发器物理编码子层 (PCS) 和物理介质附加子层 (PMA) 电路支持以下通信协议 表 4-1: Cyclone V 器件的收发器 PCS 功能 PCS 支持 数据速率 (Gbps) 发送器数据通路 接收器数据通路 PCI Express (PCIe ) Gen1 (x1 x2 和 x4) 以及 Gen2 (x1 x2 和 x4) 2.5, 5 PIPE (PHY Interface for the PCIe architecture) 连接到 PCIe Hard IP PIPE 连接到 PCIe Hard IP 千兆以太网 (GbE) 1.25, 定制的单宽或双宽模式一样 定制的单宽或双宽模式一样, 加上速率匹配 串行数字接口 (SDI) 0.27 (1) 和 2.97 相位补偿 和字节串行器 相位补偿 和字节解串器 SATA, SAS 通用公共无线接口 (CPRI) 1.5 和 (2) 相位补偿 字节串行器和 8B/10B 编码器 定制的单宽或双宽模式一样, 加上发送器 (TX) 确定性延迟 相位补偿 解串行器 字对齐和 8B/10B 解码器 定制的单宽或双宽模式一样, 加上接收器 (RX) 确定性延迟 OBSAI 和定制的单宽或双宽模式一样, 加上 TX 确定性延迟 和定制的单宽或双宽模式一样, 加上 RX 确定性延迟 XAUI 使用 soft PCS 来实现 使用 soft PCS 来实现 相关链接 将本章节和 Altera Transceive PHY IP Core User Guide 一起使用 (1) (2) 0.27 千兆位每秒 (Gbps) 数据速率支持使用过采样用户逻辑, 必须由 FPGA 内核中的用户来实现 Cyclone V GT 器件仅在 CPRI 中支持大于 5.0 Gbps 的数据速率 2013 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Innovation Drive, San Jose, CA 95134

2 4-2 PCI Express Upcoming Cyclone V Device Features Cyclone V 器件手册 : 已知问题列出了对 Cyclone V 器件手册章节规划的更新 PCI Express Cyclone V 器件含有 PCIe Hard IP, 它设计用于性能 易于使用, 并增加了功能性 Hard IP 由介质访问控制层 (MAC) 通道 数据链路和传输层组成 PCIeHardIP 支持高达 x4 通道配置的 PCIeGen1 终端和根端口 PCIe 终端包括了对多达 8 种功能的多功能和 Gen2 x4 通道配置的支持 图 4-1: Cyclone V 器件的 PCIe 多功能 External System FPGA Device Host CPU Memory Controller Root Complex PCIe RP PCIe Link PCIe EP SPI GPIO I²C USB Local Peripheral 1 Local Peripheral 2 CAN GbE ATA Bridge to PCIe Cyclone V PCIe Hard IP 从内核逻辑中独立地进行操作, 它允许在小于 100 ms 的 PCIe 链路中唤醒和完成链路训练, 而 Cyclone V 器件对其余的器件完成加载编程文件 另外,Cyclone V 器件 PCIe Hard IP 使用错误校正代码 (ECC) 已经改善了端对端 (end-to-end) 的数据通路保护

3 PIPE 收发器数据通路 图 4-2: PCIe Hard IP 配置中的收发器 PIPE 收发器数据通路 4-3 Functional Mode PCIe HIP Data Rate (Gbps) 2.5 for Gen1 5 for Gen2 Number of Bonded Channels x1, x2, x4 PMA PCS Interface Width 10-Bit Word Aligner (Pattern) Automatic Synchronization State Machine (/K28.5+/K28.5-/) 8B/10B Encoder/Decoder Rate Match PCIe Hard IP Byte SERDES PCS Hard IP Interface Width (Per lane) 8-Bit PCS Hard IP Interface Frequency Gen1-250 MHz Gen2-500 MHz 注意 : 使用 PCIe HIP 时, 有关 mgmt_clk_clk 频率规范的信息, 请参考 Cyclone V 器件手册

4 4-4 PCIe 支持的功能 收发器通道数据通路 图 4-3: PIPE 配置中的收发器通道数据通路 Transmitter PMA Transmitter PCS PCIe hard IP TX Phase Receiver PMA Receiver PCS rx_serial_data CDR Deserializer PIPE Interface Word Aligner Deskew Rate Match 8B/10B Decoder Byte Deserializer Byte Ordering RX Phase tx_serial_data Byte Serializer Serializer TX Bit-Slip 8B/10B Encoder /2 pipe_rxdata pipe_pclk Byte Serializer pipe_txdata /2 Parallel and serial clocks (only from the central clock divider) Parallel Clock Serial Clock Parallel and Serial Clocks Clock Divider Central/ Local Clock Divider Parallel and serial clocks (from the 6 clock lines) CMU PLL Serial clock (from the 1 clock lines) 相关链接 Arria V 器件中的收发器体系结构 Cyclone V 器件数据表 PCIe 支持的功能 2.5 Gbps (Gen1) 和 5 Gbps (Gen2) 数据速率的 PIPE 配置支持这些功能 : PCIe- 兼容同步状态机 x1 和 x4 链路配置 ±300 百万分率 (ppm) 总共 600 ppm 时钟速率补偿 8-bit FPGA 架构 收发器接口 16-bit FPGA 架构 收发器接口 发送缓冲器电路空闲 接收器检测

5 PIPE 接口 4-5 发送兼容码型时的 8B/10B 编码器不均等性控制 电源状态管理 ( 仅在电路空闲 ) 接收器状态编码 PIPE 接口在 PIPE 配置中, 每个通道含有一个 PIPE 接口模块, 在 PHY-MAC 层和收发器通道 PCS 和 PMA 模块之间传输数据 控制和状态信号 注意 : PIPE 接口模块被用于 PIPE 配置, 并且不能被旁路 除了 PHY-MAC 层和收发器之间的传输数据 控制和状态信号之外,PIPE 接口模块在 PIPE- 兼容物理层器件中实现以下需要的功能 : 强制发送缓冲器处于电路空闲状态 启动接收器检测序列 当传输兼容码型时, 控制 8B/10B 编码器不均等性 管理 PIPE 电源状态 ( 仅在电路空闲 ) 表明各种 PHY 功能的完成, 例如 pipe_phystatus 信号上的接收器检测和电源状态跳变 编码 pipe_rxstatus[2:0] 信号上的接收器状态和错误条件, 符合 PCIe 规范指定的要求 发送器电路空闲生成当电路空闲输入信号被置位时,PIPE 接口模块将通道发送缓冲器布局在电路空闲状态 电路空闲状态期间, 发送缓冲器差分和共模配置输出电平兼容于 PCIe Gen2 数据速率的 PCIe Base Specification 2.1 PCIe 规范要求在特定的电源状态时发送缓冲器被设置为电路空闲 电源状态管理 PCIe 规范定义了四种电源状态 :P0 P0s P1, 和 P2 物理层器件必须支持这些电源状态, 从而使功耗最小化 : P0 是封装数据在 PCIe 链路上被发送期间的常规操作状态 P0 P1 和 P2 低电源状态, 其中物理层必须按 PHY-MAC 层的指示跳变到此电源状态以使功耗最小化 收发器中的 PIPE 接口对 PIPE 配置中所配置的收发器通道提供一个输入端口 注意 : 从 P0 电源状态到低电源状态 (P0 P1 和 P2) 进行跳变时,PCIe 规范需要物理层器件来实现功耗节省措施 收发器不实现这些功耗节省措施, 除了在较低的电源状态中将发送缓冲器设置在电路空闲状态以外 兼容码型传输支持的 8B/10B 编码器的使用情况当链路训练和状态机 (LTSSM) 输入一个轮询兼容 (polling compliance) 子状态时,PCIe 发送器发送一个兼容码型 轮询兼容子状态评估发送器是否电气兼容于 PCIe 电压和时序规范

6 4-6 接收器状态 接收器状态 PCIe 规范要求 PHY 在 3-bit 状态信号 (pipe_rxstatus[2:0]) 上对接收器状态进行编码 状态信号由 PHY-MAC 层用于它的操作上 PIPE 接口模块从收发器通道 PCS 和 PMA 模块中接收状态信号并且对转送到 FPGA 架构的信号 pipe_rxstatus[2:0] 的状态进行编码 pipe_rxstatus[2:0] 端口上的状态信号编码符合 PCIe 规范 接收器检测 Cyclone V 收发器中的 PIPE 接口模块对 LTSSM 状态机检测子状态期间的 PCIe 协议所要求的接收器检测操作提供了一个输入信号 (pipe_txdetectrx_loopback) 当 pipe_txdetectrx_loopback 信号在 P1 电源状态下置位时,PCIe 接口模块发送一个命令信号到那个通道中的发送缓冲器, 以启动接收器检测序列 在 P1 电源状态中, 发送缓冲器必须始终处于电路空闲状态中 接收这一命令信号后, 接收器检测电路在发送缓冲器的输出上创建一个阶跃电压 如果远端有一个符合 PCIe 输入阻抗要求的有效接收器, 那么走线上的阶跃电压时间常数比没有接收器时的高 接收器检测电路监控走线上侦测到的阶跃信号的时间常量, 以决定是否检测到了一个接收器 接收器检测电路监控要求一个 125-MHz 时钟用于 fixedclk 端口上驱动的操作 注意 : 要使接收器检测电路能够可靠地运行, 串行链路上的 AC 耦合电容和系统使用的接收器匹配值必须符合 PCIe Base Specification 2.1 根据 PIPE 规范,PCI Express PHY (PIPE) IP 内核提供一个 1-bit PHY 状态 (pipe_phystatus) 以及一个 3-bit 接收器状态信号 (pipe_rxstatus[2:0]) 来表明是否检测到接收器 时钟速率补偿高达 ±300 ppm 符合 PCIe 协议, 接收器通道配备速率匹配, 对上游发送器与本地接收器时钟之间高达 ±300ppm 的小的时钟频率差异进行补偿 相关链接 Arria V 器件中的收发器体系结构 PCIe 反向并行环回 PCIe 反向并行环回仅可用于 Gen1 数据速率的 PCIe 功能配置 接收到的串行数据将遍历接收器 CDR 解串器 字对齐和速率匹配 缓冲 然后被回送至发送串行器, 并且通过发送缓冲器发送出去 接收到的数据通过端口也可用于 FPGA 架构 PCIe 反向并行环回模式符合 PCIe specification 2.1 Cyclone V 器件提供 pipe_txdetectrx_loopback 输入信号来使能该回环模式 如果 pipe_txdetectrx_loopback 信号被置位在 P1 电源状态中, 那么执行接收器检测 如果信号被置位在 P0 电源功耗中, 那么执行反向并行环回 注意 : PCIe 反向并行环回是 PIPE 配置支持的唯一一个环回选项

7 PCIe 支持的配置和布局指南 4-7 图 4-4: PIPE 反向并行环回模式数据通路 Transmitter PMA Transmitter PCS PCIe hard IP TX Phase Receiver PMA Receiver PCS rx_serial_data CDR Deserializer PIPE Interface Word Aligner Deskew Rate Match 8B/10B Decoder Byte Deserializer Byte Ordering RX Phase tx_serial_data Byte Serializer Serializer 8B/10B Encoder Reverse Parallel Loopback Path /2 pipe_rxdata pipe_pclk Byte Serializer pipe_txdata /2 Parallel and serial clocks (only from the central clock divider) Parallel Clock Serial Clock Parallel and Serial Clocks Clock Divider Central/ Local Clock Divider Parallel and serial clocks (from the 6 clock lines) CMU PLL Serial clock (from the 1 clock lines) PCIe 支持的配置和布局指南 Quartus II 软件的布局随着设计和器件的不同而不同 下表显示了收发器通道和 PCIe Hard IP 模块位置的实例, 支持 x1 x2 和 x4 bonding 的配置, 以及通道布局指南 Quartus II 软件自动将 CMU PLL 放置在一个通道, 其布局不同于数据通道 注意 : 这一部分显示了在器件中单独地使用顶部和底部 PCIeHardIP 模块时, 所支持的 PCIe 通道的布局 在下图中, 蓝色阴影表示的通道提供了高速串行时钟 灰色阴影表示的通道是数据通道

8 4-8 PCIe 支持的配置和布局指南 图 4-5: 使用 PCIe x2 和 x4 通道布局的 12 个收发器通道和 2 个 PCIe HIP 模块 Transceiver Bank Ch5 Ch4 Ch3 CMU PLL PCIe x4 PCIe x2 Ch2 Ch1 Ch0 Master PCIe Hard IP Transceiver Bank Ch5 Ch4 Ch3 CMU PLL PCIe x4 PCIe x2 Ch2 Ch1 Ch0 Master PCIe Hard IP 图 4-6: 使用 PCIe x1 通道布局的 12 个收发器通道和 2 个 PCIe HIP 模块 Transceiver Bank Ch5 Ch4 Ch3 PCIe x1 Ch2 Ch1 Ch0 CMU PLL Master PCIe Hard IP Transceiver Bank Ch5 Ch4 Ch3 PCIe x1 Ch2 Ch1 Ch0 CMU PLL Master PCIe Hard IP

9 图 4-7: 使用 PCIe x2 和 x4 通道布局的 9 个收发器通道和 2 个 PCIe HIP 模块 灰色表示的 PCIe Hard IP 模块不用于这个实例 PCIe 支持的配置和布局指南 4-9 Transceiver Bank Ch2 Ch1 PCIe Hard IP Ch0 Transceiver Bank Ch5 Ch4 Ch3 CMU PLL PCIe x4 PCIe x2 Ch2 Ch1 Ch0 Master PCIe Hard IP 图 4-8: 使用 PCIe x1 通道布局的 9 个收发器通道和 2 个 PCIe HIP 模块 Transceiver Bank PCIe x1 Ch2 Ch1 Ch0 CMU PLL Master PCIe Hard IP Transceiver Bank Ch5 Ch4 Ch3 PCIe x1 Ch2 Ch1 Ch0 CMU PLL Master PCIe Hard IP

10 4-10 PCIe 支持的配置和布局指南 图 4-9: 使用 PCIe x2 和 x4 通道布局的 6 个收发器通道和 1 个 PCIe HIP 模块 灰色表示的 PCIe Hard IP 模块不用于这个实例 Transceiver Bank Ch5 Ch4 CMU PLL PCIe Hard IP Ch3 PCIe x4 PCIe x2 Ch2 Ch1 Ch0 Master PCIe Hard IP 图 4-10: 使用 PCIe x1 通道布局的 6 个收发器通道和 2 个 PCIe HIP 灰色表示的 PCIe Hard IP 模块不用于这个实例 PCIe x1 Transceiver Bank Ch5 Master Ch4 CMU PLL Ch3 PCIe Hard IP OR Transceiver Bank Ch5 Ch4 Ch3 PCIe Hard IP Ch2 Ch1 Ch0 PCIe Hard IP PCIe x1 Ch2 Ch1 Ch0 CMU PLL Master PCIe Hard IP 图 4-11: 使用 PCIe x1 通道布局的 3 个收发器通道和 1 个 PCIe HIP 模块 Transceiver Bank PCIe x1 Ch2 Ch1 CMU PLL PCIe Hard IP Ch0 Master 对于 PCIeGen1 和 Gen2, 如果想要使用器件中顶部和底部的 HardIP 模块, 那么在可实现的 x1 和 x4 bonding 配置上有限制

11 千兆以太网 4-11 表 4-2: PCIe Hard IP 配置 下表列出了在顶部和底部收发器 bank 上同时使用 PCIe Hard IP 模块时, 每个 Cyclone V 器件中支持的配置 顶部 PCIe Hard IP Gen1 x1 Gen1 x4 底部 PCIe Hard IP Gen1 x1 Gen1 x4 Gen1 x1 Gen1 x4 5CGXC4, 5CGXC5, 5CGTD5, 5CSXC5, 5CSTD5 No No No 5CGXC7, 5CGTD7, 5CSXC6, 5CSTD6 No No 5CGXC9, 5CGTD9 下表列出了可被使能用于确保通道满足 PCIeGen2 发送抖动规范的数据通道的最大数量 通过 Cyclone V GT 或者 Cyclone V ST 器件系列来规划 PCIe Gen2 的通道布局时, 可按照这些建议 表 4-3: PCIe Gen2 所建议的通道布局 CMU 通道不计为数据通道 器件 5CGTD7F672, 5CGTD7F896, 5CGTD9F672, 5CSTD5F896, 5CSTD6F896 5CGTD9F896, 5CGTD9F1152 最大化通道利用率 6 8 相关链接 Cyclone V 器件中的收发器体系结构 千兆以太网 IEEE 规格定义 1000BASE-X PHY 为千兆以太网 (GbE) 系统中连接各种物理介质和 MAC 的一个中间或过渡子层, 从特定的底层介质的性质中屏蔽 MAC 层 1000BASE-X PHY 被分成 PCS PMA 和 PMD 三个子层 PCS 子层通过千兆位介质独立接口 (GMII) 连接 MAC 1000BASE-X PHY 定义了 1 Gbps 和 2.5 Gbps 的物理接口数据速率

12 4-12 千兆以太网 图 4-12: GbE OSI 参考模型中的 1000 Base-X PHY OSI Reference Model Layers Application Presentation Session Transport Network Data Link Physical LAN CSMA/CD Layers Higher Layers GMII LLC MAC (Optional) MAC Reconciliation PCS PMA PMD 1000 Base-X PHY 该收发器在 GbE 功能模式中配置时, 具有内置电路来支持以下 PCS 和 PMA 功能, 如 IEEE 规范中所定义的 : 8B/10B 编码与解码 同步 上游发送器与本地接收器时钟频率补偿 ( 速率匹配 ) 从接收器 PMD 转发的编码数据进行时钟的恢复 串化和解串 注意 : 对于其它的 PCS 功能, 收发器没有提供内置的支持, 例如 : 自动协商状态机 碰撞检测以及载波检测等 如果需要这些功能, 在 FPGA 架构或外部电路中可以实现它们

13 千兆以太网收发器数据通路 4-13 图 4-13: GbE 配置中的收发器模块 Functional Mode Gbe PMA-PCS Interface Width 10 bit Data Rate (Gbps) Number of Bonded Channels x1 x1 Low Latency PCS Word Aligner (Pattern Length) Automatic Synchronization State Machine (7-bit Comma, 10-bit /K28.5/) Automatic Synchronization State Machine (7-bit Comma, 10-bit /K28.5/) 8B/10B Encoder/Decoder Rate Match Byte SERDES Byte Ordering FPGA Fabric-Transceiver Interface Width FPGA Fabric-Transceiver Interface Frequency (MHz) 8-bit bit 千兆以太网收发器数据通路 图 4-14: GbE-1.25 Gbps 配置中收发器数据通路 FPGA Fabric tx_coreclk[0] rx_coreclk[0] TX Phase wrclk rdclk tx_clkout[0] FPGA Fabric Transceiver Interface Clock RX Phase 8B/10B Encoder 8B/10B Decoder Transmitter Channel PCS Low-Speed Parallel Clock Rate Match Receiver Channel PCS Word Aligner Parallel Recovered Clock Serializer Local Clock Divider Deserializer Transmitter Channel PMA High-Speed Serial Clock Receiver Channel PMA CDR Low-Speed Parallel Clock

14 4-14 千兆以太网收发器数据通路 图 4-15: GbE Gbps 配置中收发器数据通路 FPGA Fabric tx_coreclk[0] rx_coreclk[0] TX Phase wrclk rdclk tx_clkout[0] FPGA Fabric Transceiver Interface Clock RX Phase Byte SERDES Byte SERDES 8B/10B Encoder Low-Speed Parallel Clock 8B/10B Decoder Transmitter Channel PCS Rate Match Receiver Channel PCS Word Aligner Parallel Recovered Clock Serializer Local Clock Divider Deserializer Transmitter Channel PMA High-Speed Serial Clock Receiver Channel PMA CDR Low-Speed Parallel Clock 表 4-4: GbE 配置中收发器数据通路时钟频率 功能模式 数据速率 高速串行时钟频率 并行恢复时钟和低速并行时钟频率 FPGA 内核 - 逻辑收发器接口时钟频率 GbE-1.25 Gbps 1.25 Gbps 625 MHz 125 MHz 125 MHz GbE Gbps Gbps MHz MHz MHz 8B/10B 编码器 在 GbE 配置中 8B/10B 编码器每个时钟输入一个 8-bit 的数据和 1-bit 的来自发送器相位补偿 的数据, 产生一个 10-bit 的编码数据 10-bit 编码的数据供给串行器 要了解关于 8B/10B 编码器功能性的详细信息, 请参考 Cyclone V 器件的收发器体系结构章节 速率匹配 在 GbE 配置中, 速率匹配 能够对上游发送器与本地接收器参考时钟之间高达 ±100 ppm ( 总共 200ppm) 的差异进行补偿 GbE 协议要求发送器在数据包间隔期间发送空闲有序集 /I1/(/K28.5/D5.6/) 和 /I2/ (/K28.5/D16.2/), 并符合 IEEE P802.3 规范中列出的各项准则 字对齐器中的同步状态机驱动 rx_syncstatus 信号为高电平指示已获得同步之后, 开始速率匹配操作 速率匹配器总是删除或插入 /I2/ 有序集的两个符号 (/K28.5/ 和 /D16.2/), 即使仅需要删除一个符号来防止速率匹配 上溢或下溢 速率匹配器能够插入或删除必要数量的 /I2/ 有序集, 以执行速率匹配操作 两个标志被转送至 FPGA 架构 : rx_rmfifodatadeleted - 对于每个删除的 /I2/ 有序集置位两个时钟周期来表明速率匹配 的删除事件 rx_rmfifodatainserted- 对于每个插入的 /I2/ 有序集置位两个时钟周期来表明速率匹配 的插入事件

15 千兆以太网收发器数据通路 要了解关于速率匹配 的详细信息, 请参考 Cyclone V 器件的收发器体系结构章节 4-15 GbE 协议 - 有序集和特殊代码组 表 4-5: GIGE 有序集 下面的有序集和特殊代码组在 IEEE 规范中指定 代码 有序集 代码组的数量 /C/ 配置 (Configuration) 交互 /C1/ 和 /C2/ 编码 /C1/ 配置 1 4 /K28.5/D21.5/ Config_Reg (3) /C2/ 配置 2 4 /K28.5/D2.2/ Config_Reg /I/ IDLE 连接 /I1/, 保持 /I2/ /I1/ IDLE 1 2 /K28.5/D5.6/ /I2/ IDLE 2 2 /K28.5/D16.2/ - 封料 /R/ Carrier_Extend 1 /K23.7/ /S/ Start_of_Packet 1 /K27.7/ /T/ End_of_Packet 1 /K29.7/ /V/ Error_Propagation 1 /K30.7/ 表 4-6: GbE 模式中的同步状态机参数 同步状态机参数所接收到的用于实现同步的有效 {/K28.5/, /Dx,y/} 有序集的数量判断丢失同步的接收的错误数量用于减少接收一次错误计数的连续接收良好代码组的数量 设置 (3) 两个数据代码组表示 Config_Reg 值

16 4-16 XAUI 图 4-16: GbE 模式中的同步状态机 该图是 IEEE 规范中的 图 36 9 要了解关于 1000BASE-X 实现的详细信息, 请参考 IEEE 规范的 36 条 (PUDI * signal_detect=fail * mr_loopback=false + PUDI(![/COMMA/]) PUDI(![/D/]) LOSS_OF_SYNC power_on=true + mr_main_reset=true + (signal_detectchange=true mr_loopback=false PUDI) sync_status FAIL rx_even! rx_even SUDI (signal_detect=ok + mr_loopback=true) PUDI([/COMMA/]) COMMA_DETECT_1 rx_even TRUE SUDI PUDI([/D/]) cgbad ACQUIRE_SYNC_1 rx_even! rx_even SUDI rx_even=false COMMA_DETECT_2 rx_even TRUE SUDI PUDI(![/D/]) PUDI([/D/]) PUDI(![/COMMA/] PUDI([/COMMA/]) [/INVALID/]) 2 3 SYNC_ACQUIRED_2 rx_even! rx_even SUDI good_cgs 0 cgbad SYNC_ACQUIRED_3 rx_even! rx_even SUDI good_cgs 0 cgbad SYNC_ACQUIRED_4 rx_even! rx_even SUDI good_cgs 0 cgbad cgbad PUDI(![/D/]) ACQUIRE_SYNC_2 rx_even! rx_even SUDI COMMA_DETECT_3 rx_even TRUE SUDI cggood cggood cggood rx_even=false PUDI([/COMMA/]) cgbad cgbad SYNC_ACQUIRED_2A SYNC_ACQUIRED_3A rx_even! rx_even SUDI good_cgs good_cgs + 1 cgbad PUDI([/D/]) rx_even! rx_even SUDI good_cgs good_cgs + 1 SYNC_ACQUIRED_4A rx_even! rx_even SUDI good_cgs good_cgs + 1 cgbad PUDI(![/COMMA/] [/INVALID/]) SYNC_ACQUIRED_1 sync_status OK rx_even! rx_even SUDI 2 cggood good_cgs = 3 3 cggood good_cgs = 3 cggood cggood good_cgs 3 good_cgs = 3 cggood cggood good_cgs 3 cggood good_cgs 3 相关链接 请参考 Altera Transceiver PHY IP Core User Guide 中的 "Custom PHY IP Core" 和 "Native PHY IP Core" 章节 XAUI 在 XAUI 配置中, 收发器通道数据路径使用 softpcs 进行配置 它提供收发器通道数据通路的描述 时钟和通道布局指南 通过 MegaWizard Plug-In Manager, 可以实现一个 XAUI 链路 在 Interfaces 菜单的 Ethernet 下, 选择 XAUI PHY IP core XAUI PHY IP core 在软核逻辑中实现 XAUI PCS XAUI 是 IEEE 802.3ae-2002 规范中一个特定的 10 Gigabit Ethernet 链路的物理层实现 XAUI PHY 使用 XGMII 接口来连接 IEEE802.3 MAC 和 Reconciliation Sublayer (RS) IEEE 802.3ae-2002 规范要求 XAUI PHY 链路来支持 XGMII 接口上的 10 Gbps 数据速率和 PMD 接口上每个 Gbps 的 4 个通道

17 XAUI 配置中的收发器数据通路 4-17 图 4-17: XAUI 和 XGMII 层 LAN Carrier Sense Multiple Access/Collision Detect (CSMA/CD) Layers Higher Layers Logical Link Control (LLC) OSI Reference Model Layers MAC Control (Optional) Application Presentation Media Access Control (MAC) Reconciliation 10 Gigabit Media Independent Interface Session Transport Network Optional XGMII Extender XGMII Extender Sublayer XGMII Extender Sublayer 10 Gigabit Attachment Unit Interface 10 Gigabit Media Independent Interface Data Link PCS PMA Physical Layer Device Physical PMD Medium Dependent Interface Medium 10 Gbps 相关链接 请参考 Altera Transceiver PHY IP Core User Guide 中的 "XAUI PHY IP Core" 章节 XAUI 配置中的收发器数据通路 使用 XAUI PHY IP core 时,XAUI PCS 在 FPGA 核内部的软核逻辑中实现 必须确保通道布局与 soft PCS 实现相兼容

18 4-18 XAUI 配置中的收发器数据通路 图 4-18: XAUI 配置数据通道 Transceiver PHY IP XAUI PHY IP Lane Data Rate Gbps Number of Bonded Channels 4 PCS-PMA Interface Width 10-Bit Word Aligner (Pattern Length) (1) 10-Bit/K28.5 8B/10B Encoder/Decoder (1) Deskew (1) \\pg-itpc22-v Rate Match (1) Byte SERDES (1) Byte Ordering (1) FPGA Fabric-to-Transceiver Interface Width 16-Bit FPGA Fabric-to-Transceiver Interface Frequency MHz 注意 : 1. 在软核逻辑中实现

19 XAUI 支持的功能 4-19 图 4-19: XAUI 配置的收发器数据通路 采用低延时配置的标准 PCS 用于这个配置中 除此之外,PCS 的一部分在软核逻辑中实现 FPGA Fabric Channel 3 Soft PCS Channel 3 Transmitter Standard PCS Transmitter PMA Ch3 Channel 2 Soft PCS Channel 2 Transmitter Standard PCS Transmitter PMA Ch2 Channel 1 Soft PCS Channel 1 Transmitter Standard PCS Transmitter PMA Ch1 Channel 0 Soft PCS Channel 0 Transmitter Standard PCS Transmitter PMA Ch0 8B/10B Encoder TX Phase Byte Serializer 10 Serializer tx_serial_data Receiver Standard PCS Receiver PMA 8B/10B Decoder Rate Match Deskew Word Aligner RX Phase 20 Byte Deserializer 10 Deserializer CDR rx_serial_data XAUI 支持的功能 64-Bit SDR 连接 MAC/RS IEEE 规范的第 46 条定义了 XAUI PCS 和 Ethernet MAC/RS 之间的 XGMII 接口 这个规范要求每四个 XAUI 通道在 MHz 接口时钟的上升沿和下降沿 (DDR) 上传输 8-bit 数据和 1-bit 宽度控制代码 Cyclone V 收发器和 XAUI 配置中的 soft PCS 解决方案不支持 XGMII 连接到如 IEEE 规范所定义的 MAC/RS 反之, 它们支持在每四个 XAUI 通道上传输 16-bit 数据和 2-bit 控制代码, 只有 MHz 的上升沿 (SDR) 连接时钟

20 4-20 XAUI 支持的功能 图 4-20: 在 Cyclone V 器件配置中实现 XGMII 规范 XGMII Transfer (DDR) Interface Clock ( MHz) Lane 0 8-bit D0 D1 D2 D3 Lane 1 D0 D1 D2 D3 Lane 2 D0 D1 D2 D3 Lane 3 D0 D1 D2 D3 Cyclone V Soft PCS Interface (SDR) Interface Clock ( MHz) 16-bit Lane 0 {D1, D0} {D3, D2} Lane 1 {D1, D0} {D3, D2} Lane 2 {D1, D0} {D3, D2} Lane 3 {D1, D0} {D3, D2} 8B/10B 编码 / 解码 如 IEEE 的第 48 条所指定,XAUI 配置中的每四个通道支持一个独立的 8B/10B 编码器 / 解码器 8B/10B 编码限制了串行数据流中连续 1 或者 0 的最大数量为 5, 从而确保了 DC 平衡以及对接收器 CDR 足够的跳变, 最终保持对输入数据的锁定 XAUI PHY IP 内核提供状态信号来表明运行不均等性以及 8B/10B 代码组错误 发送器与接收器状态机 同步 在 XAUI 配置中,Cyclone V soft PCS 实现了 IEEE 规范的图 48-6 和图 48-9 所显示的发送器和接收器状态图 除了编码 XGMII 数据到 PCS 代码组以外, 按照 10GBASE-X PCS, 发送器状态图执行功能, 例如, 将空闲 I 有序集转换成 Sync K Align A 和 Skip R 有序集 除了解码 PCS 代码组到 XGMII 数据以外, 按照 10GBASE-X PCS, 接收器状态图执行功能, 例如, 将 Sync K Align A 和 R 有序集转换成空闲 I 有序集 每四个 XAUI 通道的接收器 PCS 中的字对齐模块实现接收器同步状态图, 如 IEEE 规范的图 48-7 所显示的

21 XAUI 支持的功能 4-21 XAUI PHY IP 内核每个通道提供一个状态信号来表明字对齐器是否被同步到一个有效的字边界 偏移校正 接收器 PCS 中的通道对齐器模块实现接收器偏移校正状态图, 如 IEEE 规范的图 48-8 所显示的 只有在每四个 XAUI 通道中的字对齐器模块表明对一个有效的字边界成功的同步后, 通道对齐器才能开始偏移校正过程 XAUI PHY IP 内核提供一个状态信号以表明接在收器 PCS 中成功的通道偏移校正 时钟速率补偿 接收器 PCS 数据通道中的时钟速率 对远程发送器与本地接收器之间高达 ±100ppm 的差异进行补偿 根据 ppm 的差异, 通过插入或删除 Skip R 列来完成它 完成下面操作后, 时钟补偿操作开始 : 所有四个 XAUI 通道中的字对齐器表明成功地同步到一个有效的字边界 通道对齐器表明通道偏移校准成功 速率匹配 提供状态信号来表明时钟速率补偿的 Skip R 列的插入和删除

22 4-22 XAUI 配置中的收发器时钟和通道布局指南 XAUI 配置中的收发器时钟和通道布局指南 收发器时钟 图 4-21: XAUI 配置的收发器时钟 两个通道 PLL 的其中一个在收发器 bank 中配置成一个 CMU PLL, 生成用于四个 XAUI 通道的发送器串行和并行时钟 x6 时钟线将发送器时钟发送到四个通道的每个 PMA 和 PCS 上 FPGA Fabric Channel 3 Soft PCS Channel 3 Transmitter Standard PCS Transmitter PMA Ch 3 Channel 2 Soft PCS Channel 2 Transmitter Standard PCS Transmitter PMA Ch 2 Channel 1 Soft PCS Channel 1 Transmitter Standard PCS Transmitter PMA Ch 1 Channel 0 Soft PCS Channel 0 Transmitter Standard PCS Transmitter PMA Ch B/10B Encoder 20 TX Phase 20 Byte Serializer 10 Serializer tx_serial_data xgmii_tx_clk /2 Parallel Clock Receiver Standard PCS Receiver PMA 16 8B/10B Decoder 20 Rate Match Deskew Word Aligner RX Phase 20 Byte Deserializer 10 Deserializer CDR rx_serial_data xgmii_rx_clk /2 Parallel Clock Parallel Clock (Recovered) from Channel 0 Parallel Clock (Recovered) (1) CMU PLL / fpll Serial Clock (From the 1 Clock Lines) Central/ Local Clock Divider Clock Divider Parallel and Serial Clocks (From the 6 or N Clock Lines) Parallel Clock Serial Clock Parallel and Serial Clocks 注意 : 1. fpll 或者 CMU PLL 可被用作 Cyclone V 器件中 XAUI 支持的发送 PLL 将 fpll 用作 TX PLL 用于 XAUI 时, 请注意通道布局指南 表 4-7: 输入参考时钟频率和 XAUI 配置的接口速率规范 输入参考时钟频率 (MHz) FPGA 架构收发器接口宽度 16-bit 数据,2-bit 控制 FPGA 内核逻辑收发器接口频率 (MHz) Soft PCS 实现的收发器时钟指南在 XAUI 配置的 soft PCS 实现中, 必须将 xgmii_rx_clk 布线到 xgmii_tx_clk, 如下图所示 这一方法使用 xgmii_rx_clk 对 TX 侧上的相位差异进行补偿 如果不使用这一方法,tx_digitalreset 信号可能遭遇间歇的失败

23 XAUI 配置中的收发器时钟和通道布局指南 4-23 图 4-22: XAUI Soft PCS 实现的收发器时钟 FPGA Fabric Channel 3 Soft PCS Channel 3 Transmitter Standard PCS Transmitter PMA Ch 3 Channel 2 Soft PCS Channel 2 Transmitter Standard PCS Transmitter PMA Ch 2 Channel 1 Soft PCS Channel 1 Transmitter Standard PCS Transmitter PMA Ch 1 Channel 0 Soft PCS Channel 0 Transmitter Standard PCS Transmitter PMA Ch B/10B Encoder 20 TX Phase 20 Byte Serializer 10 Serializer tx_serial_data xgmii_tx_clk /2 Parallel Clock Receiver Standard PCS Receiver PMA 16 8B/10B Decoder 20 Rate Match Deskew Word Aligner RX Phase 20 Byte Deserializer 10 Deserializer CDR rx_serial_data xgmii_rx_clk Parallel Clock Parallel Clock (Recovered) from Channel 0 /2 Parallel Clock (Recovered) (1) CMU PLL / fpll Serial Clock (From the 1 Clock Lines) Central/ Local Clock Divider Clock Divider Parallel and Serial Clocks (From the 6 or N Clock Lines) Parallel Clock Serial Clock Parallel and Serial Clocks 注意 : 1. fpll 或者 CMU PLL 可被用作 Cyclone V 器件中 XAUI 支持的发送 PLL 将 fpll 用作 TX PLL 用于 XAUI 时, 请注意通道布局指南 收发器通道布局指南 在 XAUI 配置的 soft PCS 实现中,4 个通道必须连续的进行布局 该通道可能被布局在一个 bank 或者可能跨越两个 bank 仅允许下图中所显示的布局 当 fpll 用作 TX PLL 时,XAUI 配置的 soft PCS 实现具有通道布局限制 对于 bonded x4 配置, 通道必须是连续的, 而 Ch1 或者 Ch4 必须被选择作为逻辑通道 0, 如下图布局 2 所显示

24 4-24 串行数字接口 图 4-23: XAUI 配置中的收发器通道布局指南 当使用 CMUPLL 来驱动 XAUI 链接时, 使用两个所允许的通道布局中的一个 QuartusII 软件在软核逻辑中实现 XAUI PCS Placement 1 Placement 2 XCVR Channel 5 XCVR Channel 5 XCVR Channel 4 XCVR Channel 4 XCVR Channel 3 XCVR Channel 3 XCVR Channel 2 XCVR Channel 2 XCVR Channel 1 CMU PLL Bank 1 XCVR Channel 0 XCVR Channel 0 Bank 0 XCVR Channel 5 XCVR Channel 4 XCVR Channel 3 XCVR Channel 2 CMU PLL Bank 0 XCVR Channel 0 相关链接 要使用 Assignment Editor 实现 QSF 分配解决方案, 请参考 Altera Transceiver PHY IP Core User Guide 中的 "XAUI PHY IP Core" 章节 串行数字接口 电影与电视工程师协会 (SMPTE) 为传输未压缩的视频定义了各种串行数字接口 (SDI) 标准 以下的 SMPTE 标准广泛地应用在视频广播中 : SMPTE 259M 标准 - 通常称为标准清晰度 (SD) SDI; 定义以 270 Mbps 速率传输视频数据 SMPTE 292M 标准 - 通常称为高清晰 (HD) SDI; 定义以 1485 Mbps 或 Mbps 速率传输视频数据 SMPTE 424M 标准 - 通常称为第三代 (3G) SDI; 定义以 2970 Mbps 或 2967 Mbps 速率传输视频数据

25 SDI 模式下支持的配置 表 4-8: SDI 模式下支持的配置 SDI 模式下支持的配置 4-25 配置 数据速率 (Mbps) REFCLK 频率 (MHz) FPGA 架构收发器接口宽度 HD 1,485 1, , , bit 和 20 bit 10 bit 和 20 bit 3G 2,970 2, , , 仅 20-bit 接口可以配置 3G 仅 20-bit 接口可以配置 3G 图 4-24: SDI 模式 Functional Mode SDI PMA-PCS Interface Width 10 bit Data Rate (Gbps) HD-SDI (1.485/1.4835) 3G-SDI (2.97/2.967) Number of Bonded Channels x1 x1 Low Latency PCS Word Aligner (Pattern Length) Bit-Slip Bit-Slip 8B/10B Encoder/Decoder Rate Match Byte SERDES Byte Ordering FPGA Fabric-Transceiver Interface Width 10-bit 20-bit 20-bit FPGA Fabric-Transceiver Interface Frequency (MHz) 148.5/ / /148.35

26 4-26 串行数字接口收发器数据通路 串行数字接口收发器数据通路 图 4-25: SDI 模式收发器数据通路 FPGA Fabric Transmitter Channel PCS Transmitter Channel PMA tx_coreclk FPGA Fabric Transceiver Interface Clock TX Phase wrclk rdclk tx_clkout Byte Serializer wrclk /2 rdclk Low-Speed Parallel Clock Receiver Channel PCS Serializer Local Clock Divider High-Speed Serial Clock Receiver Channel PMA rx_coreclk RX Phase Byte Deserializer /2 Word Aligner Parallel Recovered Clock Deserializer CDR rx_clkout 发送器数据通路 具有 10-bit 宽的 FPGA 架构收发器接口的 HD-SDI 配置中的发送器数据通路由发送器相位补偿 和 10:1 串行器组成 在具有 20-bit 宽 FPGA 架构收发器接口的 HD-SDI 和 3G-SDI 配置中, 发送器数据通路也包括字节串行器 注意 : 在 SDI 模式下, 发送器就是一个并行到串行的转换器 必须实现 SDI 发送器功能, 例如 : 加扰和循环冗余校验 (CRC) 代码生成, 都必须在 FPGA 逻辑阵列中实现 接收器数据通路 在 10-bit 通道宽度 SDI 配置中, 接收器数据通路由时钟恢复单元 (CRU) 1:10 解串器 bit-slip 模式中的字对齐器以及接收器相位补偿 组成 在 20-bit 通道宽度 SDI 配置中, 接收器数据通路也包括字节解串器 注意 : 必须实现 SDI 接收器功能, 例如 : 解扰 图像定位以及 CRC 检查器, 都必须在 FPGA 逻辑阵列中实现 接收器字对齐和定帧 在 SDI 系统中, 接收器数据通路中的字对齐器是没有用的, 因为在解拢才发生字对齐和图像定位 Altera 建议将 PHY MegaWizard 的 rx_bitslip 信号驱动到低电平以避免字对齐器在已接收的数据流中插入 bit

27 串行数据转化器 (SDC) JESD 串行数据转化器 (SDC) JESD204 SDC (JESD204) 协议符合 JESD204,JEDEC 标准只使用一个双线高速串行接口使能模拟到数字转换器和逻辑器件之间的一个高速串行连接 支持 312.5Mbps 至 3.125Gbps 的 SDC(JESD204) 数据速率范围 支持的最小数据范围是 611 Mbps, 因此,5x 过采样因子用于 Mbps 的 SDC (JESD204) 数据速率, 导致 Gbps 的数据速率 图 4-26: SDC (JESD204) 协议的配置 Functional Modes Configuration option for data rate range of Mbps Gbps Single Width Configuration option for data rate range of Gbps Gpbs Single Width PMA-PCS Interface Width 10-bit Functional Modes Basic Single-Width 10-bit PMA-PCS Interface Width Basic Single-Width 10-bit PMA-PCS Interface Width Data Rate (Gbps) Channel Bonding x1 x1 Word Aligner (Pattern Length) (Manual) (Manual) 8B/10B Encoder/Decoder Rate Match Byte SERDES Byte Ordering FPGA Fabric-Transceiver Interface Width FPGA Fabric-Transceiver Interface Frequency (MHz) 8-bit bit SATA 和 SAS 协议 Serial ATA (SATA) 和 Serial Attached SCSI (SAS) 是主系统和大容量器件之间具有主功能的发送数据 ( 直接或间接 ) 的数据存储协议标准, 例如硬盘驱动器, 光盘驱动器和固态磁盘 与早期的并行存储协议 (ATA 和 SCSI) 接口相比, 这些串行存储协议具有以下优点 :

28 4-28 SATA 和 SAS 协议 更快的数据传输 热交换 ( 操作系统支持时 ) 更细的电缆以提高冷却效果 提高了操作的可靠性 表 4-9: SATA 与 SAS 协议的串行数据速率 Gen1 Gen2 协议 SATA (Gbps) SAS (Gbps) 3.0

29 确定性延迟协议 CPRI 和 OBSAI 4-29 图 4-27: SATA 与 SAS 协议的配置 Cyclone V Configurations Basic Functional Modes Single Width Double Width PMA-PCS Interface Width 10-Bit 20-Bit Functional Modes Basic Single-Width 10-Bit PMA-PCS Interface Width Basic Single-Width 10-Bit PMA-PCS Interface Width Basic Double-Width 20-Bit PMA-PCS Interface Width Basic Double-Width 20-Bit PMA-PCS Interface Width Data Rate (Gbps) Reference Clock (MHz) Channel Bonding x1 x1 x1 x1 Low Latency PCS Word Aligner (Pattern Length) (Manual, 10-Bit) (Manual, 10-Bit) (Manual, 10-Bit) (Manual, 10-Bit) 8B/10B Encoder/ Decoder Rate Match Byte SERDES Byte Ordering FPGA Fabric-Transceiver Interface Width 8-Bit 16-Bit 16-Bit 16-Bit 16-Bit 16-Bit 16-Bit FPGA Fabric-Transceiver Interface Frequency (MHz) Configuration Option for SATA/SAS 1.5 Gbps Data Rate Configuration Option for SATA/SAS 3.0 Gbps Data Rate Configuration Option for SATA/SAS 1.5 Gbps Data Rate Configuration Option for SATA/SAS 3.0 Gbps Data Rate 确定性延迟协议 CPRI 和 OBSAI 一个确定性延迟选项可在高速串行接口, 例如通用公共无线接口 (CPRI) 和 OBSAI 参考点 3 (OBSAI RP3) 中使用 CPRI 和 OBSAI RP3 协议布局在延迟变化的数量上严格要求, 它允许通过一个链接来实现这些协议

30 4-30 在寄存器模式下去除了相位补偿 导致的延时不确定性 图 4-28: 确定性延迟模式下的收发器数据通路 Transmitter Channel PCS Transmitter Channel PMA FPGA Fabric PCIe hard IP PIPE Interface TX Phase wrclk rdclk Byte Serializer wrclk rdclk Receiver Channel PCS 8B/10B Encoder Serializer Receiver Channel PMA RX Phase Byte Ordering Byte Deserializer 8B/10B Decoder Rate Match Deskew Word Aligner Deserializer tx_dataout CDR rx_datain Transmitter Channel Datapath Receiver Channel Datapath 在寄存器模式下去除了相位补偿 导致的延时不确定性 要删除通过接收器的相位补偿 的延迟不确定性, 接收器和发送器相位补偿 始终设成寄存器模式 在寄存器模式下, 相位补偿 作为寄存器使用, 从而移除了延迟中的不确定性 在寄存器模式下, 通过发送器和接收器相位补偿 的延迟是一个时钟周期 可用以下选项 : 使能 8B/10B 编码器的 8-bit 通道宽度的单宽度模式或者不使能 8B/10B 编码器的 10-bit 单宽度模式 使能 8B/10B 编码器的 16-bit 通道宽度的双宽度模式或者不使能 8B/10B 编码器的 20-bit 双宽度模式 确定性关系的通道 PLL 要实现确定性延迟功能模式, 低速并行时钟和通道 PLL 输入参考时钟之间的相位关系必须是确定的 路径能够确保低速并行时钟和通道 PLL 输入参考时钟之间的确定关系 要通过收发器实现确定性延迟, 通道 PLL 的参考时钟必须与低速并行时钟相同 例如, 如果需要对 CPRI 协议实现 Gbps 的数据速率, 它在延迟变化的数量上的布局要求严格, 必须选择参考时钟 MHz, 使得通道 PLL 中的路径可以使用 该路径减少了延迟的变化 当使能路径时, 必须提供一个输入参考时钟到 CMU PLL, 这个 CMU PLL 与低速并行时钟具有相同的频率 CPRI 和 OBSAI 使用确定性延迟功能模式来实现协议, 例如,CPRI 和 OBSAI CPRI 接口对无线设备控制中心 (REC) 和无线设备 (RE) 之间的一个数字的点到点接口进行了定义, 支持位于同一地点的 REC 和 RE, 或者远程位置 RE

31 CPRI 和 OBSAI 4-31 图 4-29: CPRI 拓扑 多数情况下,CPRI 链路在链配置中处于 REC 和 RE 模块或者两个 RE 模块之间 RE RE RE Ring RE Tree and Branch RE REC Radio Equipment Control RE RE RE Chain Point-to-Point RE RE 如果离开 REC 的高速串行数据的目的地是第一个 RE, 那么它是一个单跳连接 如果 REC 的串行数据在到达目的地 RE 之前必须游历多个 RE, 那么它是一个多跳连接 远程地定位主基站中的 RF 收发器引入了整体的系统延时的复杂性 CPRI 规范要求单跳和多跳连接上双向延迟的测量的准确性在 ± ns 之内, 以正确地估计电缆延迟 对于单跳 (single-hop) 系统, 在双向延迟中允许高达 ± ns 的变化 不过, 对于多跳 (multi-hop) 系统, 所允许的延迟变化除以连接中的跳数 通常情况下, 等于 ± ns/( 跳数 ), 但并不总是均分跳数 CPRI 链接上的确定性延迟还使能了调用程序位置的高度准确的三角测量 OBSAI 由几个 OEM 建立以开发一套可用于配置和连接通用模块到基站台收发器 (BTS) 的规范 BTS 有四种主要的模型 : 射频 (RF) 基带 控制 传送 在典型的 BTS 中, 射频模块 (RFM) 使用便携式器件接收信号, 并将信号转换成数字数据 基带模型处理所编码的信号, 并且在使用传送模块发送到地面网络之前将其转换到基带 一个控制模型维持这三种功能之间的协调

32 4-32 Cyclone V GT 器件中的 Gbps 支持功能 图 4-30: OBSAI BTS 体系结构的实例 System Software Transport Module RP2 (1) Baseband Module RP3 (1) RF Module Interface Switch BB RFM Proprietary Module(s) Control & Clock Clock and Sync Control Module RP1 (1) Power System (1) RP = 参考点 使用确定性延迟选项, 可以在以下模式中实现 CPRI 数据速率 : 单宽模式 具有 8/10-bit 通道宽度 双宽模式 具有 16/20-bit 通道宽度 表 4-10: 所支持的串行数据速率的通道宽度选项的实例 通道宽度 (FPGA-PCS 架构 ) 串行数据速率 (Mbps) 单宽 双宽 8-Bit 16-Bit 16-Bit 32-Bit No No No 3072 No No No No 6144 (4) No No No Cyclone V GT 器件中的 Gbps 支持功能 Cyclone V GT 器件仅支持 CPRI 协议的 Gbps 数据速率 对于 CPRI Gbps 发送抖动兼容, Altera 建议对每两个收发器 bank 最多使用三个全双工通道 收发器以 bank 分组, 每个 bank 三个通道 有关收发器 bank 的信息, 请参考 Cyclone V 器件中的收发器体系结构章节 9 通道和 12 通道器件支持的 CPRI 通道的最大数量如下所示 这些限制对于具有更少收发器通道的器件同样适用 (4) 6144 Mbps 仅支持 C5 和 I5 速率等级的 CPRI 协议

33 CPRI 增强 4-33 对于 9 通道的器件, 可以实现最多 4 个全双工 Gbps CPRI- 兼容通道 对于 12 通道的器件, 可以实现最多 6 个全双工 Gbps CPRI- 兼容通道 在 VCCE_GXB 和 VCCL_GXB 上必须将电压增加到 1.2 V 以支持最大数量的通道 基于以下条件可达到 Gbps CPRI 兼容性的 Cyclone V GT 器件中收发器通道的最大数量 : 满足 TX 抖动规范 Gbps CPRI 的收发器性能 具有自动速率协商的性能 ( Mbps 到 Gbps) 的 CPRI 通道 基于下图的 Gbps CPRI 通道限制 图 4-31: Gbps CPRI 通道布局限制 CPRI 增强 PCIe Hard IP 模块旁边的通道对于 Gbps CPRI 数据速率没有时序优化 受影响的通道在上图中以阴影表示 在所受影响的通道中避免布局 GbpsCPRI 通道 受影响的通道仍然可以作为 CMU 用于 CPRI 通道 相关链接 Arria V 器件中的收发器体系结构 字对齐器中的确定性延迟状态机减少了字对齐处理的延迟变化, 并通过在解串器中滑过一个时钟周期自动同步和对齐字边界 输入数据到字对齐器被对齐到字对齐码型的边界 (K28.5) 用户逻辑不需要操作 TX 位滑码器以实现恒定的双向总延迟 在手动模式中,TX 位滑码器可以补偿一个单元间隔 (UI) 字对齐码型 (K28.5) 位置因不同的字节解串数据而有所不同 延迟变化高达 ½ 个并行时钟周期 必须添加额外的用户逻辑以手动检查 K28.5 位置在字节解串的数据中的实际延迟

34 4-34 文档修订历史 图 4-32: 字对齐器中的确定性延迟状态机 Clock-slip Control To 8B/10B Decoder Deterministic Latency Synchronization State Machine Deserializer From RX CDR Word Aligner 表 4-11: 实现 Cyclone V 器件中的确定性延迟模式的方法 说明 通过位位置指示器的手动对齐提供确定性延迟 延迟变化高达 1 个并行时钟周期 现有的功能 要求 额外的用户逻辑通过字对齐器上的位位置指示器来操作 TX 位滑码器以实现恒定的双向总延迟 说明 确定性延迟状态机对齐减少了字对齐操作中已知的延迟变化 (5) 增强的功能 无 要求 相关链接 请参考 Altera Transceiver PHY IP Core User Guide 中的 " 确定性延迟 PHY IP 内核 " 章节 文档修订历史 表 4-12: 文档修订历史 日期 版本 修订内容 2013 年 5 月 在知识库中添加了已知文档问题的链接 移除了 " 接收器电路空闲接口 " 部分 添加了 "PCIe Gen2 所建议的通道布局 " 的表格 对 "PCIe 支持的配置和布局指南 " 部分中的图进行了更新 添加了 "Soft PCS Implementation 的收发器时钟指南 " 部分 添加了 "Cyclone V GT 器件中 6-Gbps 支持的功能 " 部分 (5) Cyclone V 器件中增强的确定性延迟功能

35 文档修订历史 4-35 日期 版本 修订内容 2012 年 11 月 2012 年 6 月 2011 年 10 月 重组内容并更新模板 添加了 "XAUI" 部分 添加了 "PCI Express" 部分 针对 Quartus II 12.0 的发布进行的更新 更新了表 4 1 更新了图 4-2 更新了图 4-18 添加了 千兆以太网 部分 添加了 串行数字接口 部分 添加了 串行数据转换器 (SDC) JESD204 部分 添加了 SATA 和 SAS 协议 部分 首次发布